JPH073760B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH073760B2 JPH073760B2 JP21060187A JP21060187A JPH073760B2 JP H073760 B2 JPH073760 B2 JP H073760B2 JP 21060187 A JP21060187 A JP 21060187A JP 21060187 A JP21060187 A JP 21060187A JP H073760 B2 JPH073760 B2 JP H073760B2
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- JP
- Japan
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- transistor
- voltage
- high voltage
- control circuit
- gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は不揮発性半導体記憶装置に関し、特にメモリ
トランジスタの欠陥検出等のテスト機能を有する不揮発
性半導体記憶装置に関する。
トランジスタの欠陥検出等のテスト機能を有する不揮発
性半導体記憶装置に関する。
第４図は従来の不揮発性半導体記憶装置を示す回路図で
ある。同図に示すように、メモリセル１は選択トランジ
スタQ1,Q2とメモリトランジスタQ3から構成されてお
り、選択トランジスタQ1,Q2の各ゲートにはワード線WL
が接続され、選択トランジスタQ1のソースはメモリトラ
ンジスタQ3のコントロールゲートに、選択トランジスタ
Q2のソースはメモリトランジスタQ3のドレインに各々接
続される。また、選択トランジスタQ1のドレインはコン
トロールゲート線CGLに、選択トランジスタQ2のドレイ
ンはビット線BLに接続され、メモリトランジスタQ3のソ
ースはトランジスタQ6を介して接地されている。なお、
トランジスタQ6のゲートには、信号Ｓが印加される。
ある。同図に示すように、メモリセル１は選択トランジ
スタQ1,Q2とメモリトランジスタQ3から構成されてお
り、選択トランジスタQ1,Q2の各ゲートにはワード線WL
が接続され、選択トランジスタQ1のソースはメモリトラ
ンジスタQ3のコントロールゲートに、選択トランジスタ
Q2のソースはメモリトランジスタQ3のドレインに各々接
続される。また、選択トランジスタQ1のドレインはコン
トロールゲート線CGLに、選択トランジスタQ2のドレイ
ンはビット線BLに接続され、メモリトランジスタQ3のソ
ースはトランジスタQ6を介して接地されている。なお、
トランジスタQ6のゲートには、信号Ｓが印加される。
コントロールゲート線CGLの一端は選択トランジスタQ4
を介して高電圧（ＶPP）スイッチ２に接続され、一方、
ビット線BLの一端は選択トランジスタQ5を介して高電圧
スイッチ３に接続されている。また選択トランジスタQ4
のゲートは消去制御線ELを介して消去電圧制御回路４
に、選択トランジスタQ5のゲートは書込制御線PLを介し
て書込み電圧制御回路５に接続される。
を介して高電圧（ＶPP）スイッチ２に接続され、一方、
ビット線BLの一端は選択トランジスタQ5を介して高電圧
スイッチ３に接続されている。また選択トランジスタQ4
のゲートは消去制御線ELを介して消去電圧制御回路４
に、選択トランジスタQ5のゲートは書込制御線PLを介し
て書込み電圧制御回路５に接続される。
消去電圧制御回路４及び書込み電圧制御回路５は各々メ
モリトランジスタQ3の消去時，書込み時において、高電
圧スイッチ2,3より発生される高電圧ＶPPをコントロー
ルゲート線CGL及びビット線BLに伝達する際に、高電圧
波形の整形を行う回路である。
モリトランジスタQ3の消去時，書込み時において、高電
圧スイッチ2,3より発生される高電圧ＶPPをコントロー
ルゲート線CGL及びビット線BLに伝達する際に、高電圧
波形の整形を行う回路である。
また、コントロールゲート線CGL及びビット線BLの他端
はトランジスタQ7,Q8を介して図示しないデコーダ及びI
/O線IOLにそれぞれ接続されており、トランジスタQ7,Q8
のゲートにはＹゲート線YLが接続される。なお、高電圧
スイッチ2,3は各々図示しないコラムラッチと接続され
ている。
はトランジスタQ7,Q8を介して図示しないデコーダ及びI
/O線IOLにそれぞれ接続されており、トランジスタQ7,Q8
のゲートにはＹゲート線YLが接続される。なお、高電圧
スイッチ2,3は各々図示しないコラムラッチと接続され
ている。
なお、第４で示したメモリセル１は、通常１バイト程度
を組にしてワード線方向に沿って設けられており、Q1相
当する選択トランジスタは各組毎に１つ設けられ、該選
択トランジスタQ1のゲート及びQ2に相当する選択トラン
ジスタのゲートは共通にワード線WLに接続されている。
また、Q3に相当するメモリトランジスタのコントロール
ゲートは各組毎に共通に選択トランジスタQ1に接続され
る。
を組にしてワード線方向に沿って設けられており、Q1相
当する選択トランジスタは各組毎に１つ設けられ、該選
択トランジスタQ1のゲート及びQ2に相当する選択トラン
ジスタのゲートは共通にワード線WLに接続されている。
また、Q3に相当するメモリトランジスタのコントロール
ゲートは各組毎に共通に選択トランジスタQ1に接続され
る。
第５図は第４図で示したメモリトランジスタQ3の構造を
示す断面図である。同図に示すように、Ｐ型半導体基板
10の表面部にn+型拡散層11,12を間隔を隔てて形成し、n
+型拡散層11をドレイン領域、n+型拡散層12をソース領
域として働かせる。このＰ型半導体基板10上をゲート酸
化膜13で覆い、ドレイン領域11上の一部を薄くしてトン
ネル酸化膜13aとして利用する。このゲート酸化膜13上
にフローティングゲート14を形成する。従ってフローテ
ィングゲート14はトンネル酸化膜13a上のみ凹部を有す
る構造となる。このフローティングゲート14上を薄い酸
化膜15で覆い、さらに酸化膜15上をコントロールゲート
16で覆っている。
示す断面図である。同図に示すように、Ｐ型半導体基板
10の表面部にn+型拡散層11,12を間隔を隔てて形成し、n
+型拡散層11をドレイン領域、n+型拡散層12をソース領
域として働かせる。このＰ型半導体基板10上をゲート酸
化膜13で覆い、ドレイン領域11上の一部を薄くしてトン
ネル酸化膜13aとして利用する。このゲート酸化膜13上
にフローティングゲート14を形成する。従ってフローテ
ィングゲート14はトンネル酸化膜13a上のみ凹部を有す
る構造となる。このフローティングゲート14上を薄い酸
化膜15で覆い、さらに酸化膜15上をコントロールゲート
16で覆っている。
このような構造のメモリトランジスタQ3へのデータの書
込みは、フローティングゲート14に電子を注入，除去す
ることによって行なわれる。フローティングゲート14へ
の電子の注入，除去は、フローティングゲート14とドレ
イン領域11間のトンネル酸化膜13aを介して行われる。
フローティングゲート14に電子が注入されると、メモリ
トランジスタQ3の閾値電圧は高くなり（消去状態）、フ
ローティングゲート14から電子が除去されるとメモリト
ランジスタQ3の閾値電圧は低くなる（プログラム状
態）。
込みは、フローティングゲート14に電子を注入，除去す
ることによって行なわれる。フローティングゲート14へ
の電子の注入，除去は、フローティングゲート14とドレ
イン領域11間のトンネル酸化膜13aを介して行われる。
フローティングゲート14に電子が注入されると、メモリ
トランジスタQ3の閾値電圧は高くなり（消去状態）、フ
ローティングゲート14から電子が除去されるとメモリト
ランジスタQ3の閾値電圧は低くなる（プログラム状
態）。
前述したフローティングゲート14への電子の注入はメモ
リトランジスタQ3のコントロールゲート16に高電圧ＶPP
を印加し、メモリトランジスタQ3のドレイン11を接地す
ることにより、フローティングゲート14の電位を高電位
にし、ドレイン11からフローティングゲート14へトンネ
ル電流を流すことで実現する。またフローティングゲー
ト14からドレイン11に電子を引き抜く場合はメモリトタ
ンジスタのドレイン11を高電圧ＶPPに、コントロールゲ
ート16を接地レベルに設定することにより同様に行なわ
れる。
リトランジスタQ3のコントロールゲート16に高電圧ＶPP
を印加し、メモリトランジスタQ3のドレイン11を接地す
ることにより、フローティングゲート14の電位を高電位
にし、ドレイン11からフローティングゲート14へトンネ
ル電流を流すことで実現する。またフローティングゲー
ト14からドレイン11に電子を引き抜く場合はメモリトタ
ンジスタのドレイン11を高電圧ＶPPに、コントロールゲ
ート16を接地レベルに設定することにより同様に行なわ
れる。
このように、メモリトランジスタQ3の閾値電圧を変更す
るにはメモリトランジスタQ3のコントロールゲート16あ
るいはドレイン11に高電圧ＶPPを印加しなければならな
い。このため、高電圧スイッチ2,3により昇圧された高
電圧ＶPPを、消去電圧制御回路４あるいは書込み電圧制
御回路５により高電圧ＶPPがゲートに印加されるトラン
ジスタQ4あるいはQ5を介して、メモリトランジスタQ3の
コントロールゲート16あるいはドレイン11に与えてい
る。
るにはメモリトランジスタQ3のコントロールゲート16あ
るいはドレイン11に高電圧ＶPPを印加しなければならな
い。このため、高電圧スイッチ2,3により昇圧された高
電圧ＶPPを、消去電圧制御回路４あるいは書込み電圧制
御回路５により高電圧ＶPPがゲートに印加されるトラン
ジスタQ4あるいはQ5を介して、メモリトランジスタQ3の
コントロールゲート16あるいはドレイン11に与えてい
る。
しかしながら、高電圧スイッチ2,3の出力を、そのまま
メモリトランジスタQ3のコントロールゲート16あるいは
ドレイン11に印加すると、高電圧ＶPPの出力波形の立上
がりの時定数は小さく急峻に立上るためトンネル酸化膜
13aに与えるダメージが大きく、最悪の場合、トンネル
酸化膜13aを破壊してしまう問題点があった。
メモリトランジスタQ3のコントロールゲート16あるいは
ドレイン11に印加すると、高電圧ＶPPの出力波形の立上
がりの時定数は小さく急峻に立上るためトンネル酸化膜
13aに与えるダメージが大きく、最悪の場合、トンネル
酸化膜13aを破壊してしまう問題点があった。
そこで、立上がりの時定数を適当に大きく設定すること
でトンネル酸化膜13aに与えるダメージを軽減する必要
があり、消去電圧制御回路４及び書込み電圧制御回路５
中に波形整形回路を設けている。
でトンネル酸化膜13aに与えるダメージを軽減する必要
があり、消去電圧制御回路４及び書込み電圧制御回路５
中に波形整形回路を設けている。
第６図は消去電圧制御回路４及び書込み電圧制御回路５
中に設けられれた波形整形回路を示す回路図である。
中に設けられれた波形整形回路を示す回路図である。
同図において高電圧発生回路20の出力電圧を、キャパシ
タC1,C2により分圧し、これをサンプル信号として接続
線L1を介してコンパレータ21の正入力部に入力してい
る。一方、OVから電源電圧ＶCCに急峻に立上る信号はス
イッチキャパシタ22および接続線L2を介してコンパレー
タ21の負入力部に入力されている。また、接続線L2には
一方電極が接地されたキャパシタC3の他方電極を接続し
ている。
タC1,C2により分圧し、これをサンプル信号として接続
線L1を介してコンパレータ21の正入力部に入力してい
る。一方、OVから電源電圧ＶCCに急峻に立上る信号はス
イッチキャパシタ22および接続線L2を介してコンパレー
タ21の負入力部に入力されている。また、接続線L2には
一方電極が接地されたキャパシタC3の他方電極を接続し
ている。
スイッチトキャパシタ22は、OVから電源電圧ＶCCに急峻
に立上る信号接続線L2間に直列に接続されたトランジス
タT1,T2およびこれらのトランジスタT1,T2間に一方電極
が接続され、他方電極が接地されたキャパシタC4より成
つている。トランジスタT1,T2のゲートには各々クロッ
クφ，反転クロックが印加され、トランジスタT1のド
レインには電源電圧ＶCCがトランジスタT2のソースには
接続線L2が接続されている。
に立上る信号接続線L2間に直列に接続されたトランジス
タT1,T2およびこれらのトランジスタT1,T2間に一方電極
が接続され、他方電極が接地されたキャパシタC4より成
つている。トランジスタT1,T2のゲートには各々クロッ
クφ，反転クロックが印加され、トランジスタT1のド
レインには電源電圧ＶCCがトランジスタT2のソースには
接続線L2が接続されている。
このように構成することで、スイッチトキャパシタ22の
抵抗成分（キャパシタC4の容量とは負の相関がある）お
よびキャパシタC3で決定する時定数に従い電源電圧ＶCC
の出力電圧の立上りが波形整形されコンパレータ21の負
入力部に参照電圧として入力される。
抵抗成分（キャパシタC4の容量とは負の相関がある）お
よびキャパシタC3で決定する時定数に従い電源電圧ＶCC
の出力電圧の立上りが波形整形されコンパレータ21の負
入力部に参照電圧として入力される。
従って、コンパレータ21は、この参照電圧と前述した高
電圧発生回路20のサンプル信号との差をフィードバック
信号ＳＦとして高電圧発生回路20に与えることで、参照
電圧と同様な立上り波形で高電圧発生回路20の出力が高
電圧ＶPPレベルに立上がる。この高電圧ＶPPは第４図の
トランジスタQ4あるいはQ5のゲートに与えられその導通
を制御するので、該トランジスタQ4あるいはQ5を介して
メモリセル１に与えられる高電圧スイッチ２あるいは３
の出力高電圧ＶPPは上記参照電圧に従って波形整形され
ることになる。
電圧発生回路20のサンプル信号との差をフィードバック
信号ＳＦとして高電圧発生回路20に与えることで、参照
電圧と同様な立上り波形で高電圧発生回路20の出力が高
電圧ＶPPレベルに立上がる。この高電圧ＶPPは第４図の
トランジスタQ4あるいはQ5のゲートに与えられその導通
を制御するので、該トランジスタQ4あるいはQ5を介して
メモリセル１に与えられる高電圧スイッチ２あるいは３
の出力高電圧ＶPPは上記参照電圧に従って波形整形され
ることになる。
従来の不揮発性半導体記憶装置は以上のように構成され
ているので、データ書込み時においてメモリセル１には
常に、波形整形された立上りの鈍い高電圧ＶPPが印加さ
れることになる。したがってテスト時において、メモリ
トランジスタのトンネル酸化膜に強いストレスを与える
ことができず、欠陥のあるメモリセルをスクリーニング
しにくいという問題点があった。
ているので、データ書込み時においてメモリセル１には
常に、波形整形された立上りの鈍い高電圧ＶPPが印加さ
れることになる。したがってテスト時において、メモリ
トランジスタのトンネル酸化膜に強いストレスを与える
ことができず、欠陥のあるメモリセルをスクリーニング
しにくいという問題点があった。
この発明は、上記した問題点を解決するためになさたも
ので、必要に応じてメモリトランジスタのトンネル酸化
膜に強いストレスを与える，与えないを選択することが
できる不揮発性半導体記憶装置を得ることを目的とす
る。
ので、必要に応じてメモリトランジスタのトンネル酸化
膜に強いストレスを与える，与えないを選択することが
できる不揮発性半導体記憶装置を得ることを目的とす
る。
この発明にかかる不揮発性半導体記憶装置は、高電圧発
生回路の出力を参照電圧に追従して変化させる電圧制御
回路を有し、前記電圧制御回路中の参照電圧の変化の時
定数を決定するキャパシタを複数個設け、これらを選択
することにより、該時定数を変更できるようにしてい
る。
生回路の出力を参照電圧に追従して変化させる電圧制御
回路を有し、前記電圧制御回路中の参照電圧の変化の時
定数を決定するキャパシタを複数個設け、これらを選択
することにより、該時定数を変更できるようにしてい
る。
この発明における電圧制御回路中の参照電圧の変化の時
定数を決定するキャパシタを複数個のうちから適当に選
択することにより、該時定数を変更できるため、参照電
圧に追従して変化する高電圧発生回路の出力波形を必要
に応じて整形することができる。
定数を決定するキャパシタを複数個のうちから適当に選
択することにより、該時定数を変更できるため、参照電
圧に追従して変化する高電圧発生回路の出力波形を必要
に応じて整形することができる。
第１図はこの発発明の一実施例である不揮発性半導体記
憶装置中おける消去電圧制御回路及び書込み電圧制御回
路中に設けられた波形整形回路を示す回路図である。以
下、第６図で示した従来例と異なる箇所のみ述べる。
憶装置中おける消去電圧制御回路及び書込み電圧制御回
路中に設けられた波形整形回路を示す回路図である。以
下、第６図で示した従来例と異なる箇所のみ述べる。
新たに一方電極が接地されたキャパシタC5の他方電極を
トランジスタT3を介して接続線L2に接続している。この
トランジスタT3のゲートにはメモリセルテスト時に“L"
レベルとなるテストモード反転信号▲▼が印加され
ている。
トランジスタT3を介して接続線L2に接続している。この
トランジスタT3のゲートにはメモリセルテスト時に“L"
レベルとなるテストモード反転信号▲▼が印加され
ている。
このような構成において、テストモード反転信号▲
▼が“H"レベル、つまり通常の書込み動作時は、トラン
ジスタT3が導通しスイッチトキャパシタ22の抵抗成分，
キャパシタC3及びキャパシタC5の合成容量により、コン
パレータ21の負入力部に入力される参照電圧の比較的大
きな立上がり時定数が決定する。
▼が“H"レベル、つまり通常の書込み動作時は、トラン
ジスタT3が導通しスイッチトキャパシタ22の抵抗成分，
キャパシタC3及びキャパシタC5の合成容量により、コン
パレータ21の負入力部に入力される参照電圧の比較的大
きな立上がり時定数が決定する。
一方、テストモード反転信号▲▼が“L"レベル、つ
まりメモリセルテスト時は、トランジスタT3が非導通と
なり、スイッチトキャパシタ22の抵抗成分及びキャパシ
タC3の容量により、コンパレータ21の負入力部に入力さ
れる参照電圧の比較的小さな立上がり時定数が決定す
る。
まりメモリセルテスト時は、トランジスタT3が非導通と
なり、スイッチトキャパシタ22の抵抗成分及びキャパシ
タC3の容量により、コンパレータ21の負入力部に入力さ
れる参照電圧の比較的小さな立上がり時定数が決定す
る。
そこで、前者の時定数を、結果として得られる高電圧Ｖ
PPがメモリトランジスタのトンネル酸化膜にほとんどス
トレスを与えないようにゆるやかに立上がるように設定
し、後者の時定数を、結果として得られる高電圧ＶPPが
メモリトランジスタのトンネル酸化膜に大きなストレス
を与えるほど急峻に立上がるように設定する。これによ
り、テストモード反転信号▲▼に応じ高電圧発生回
路20の出力電圧の立上がりを変化させることで、必要に
応じてメモリトランジスタのコントロールゲートあるい
はドレインに与える高電圧ＶPPの立上り波形を使いわけ
ることができる。すなわち、通常の書込み動作時はメモ
リトランジスタのトンネル酸化膜に比較的弱いストレス
しかかからないため損傷を与えることはなく、一方メモ
リセルテスト時はメモリトランジスタのトンネル酸化膜
に比較的強いストレスがかかるため欠陥のあるメモリセ
ルを容易にスクリーニングすることができる。
PPがメモリトランジスタのトンネル酸化膜にほとんどス
トレスを与えないようにゆるやかに立上がるように設定
し、後者の時定数を、結果として得られる高電圧ＶPPが
メモリトランジスタのトンネル酸化膜に大きなストレス
を与えるほど急峻に立上がるように設定する。これによ
り、テストモード反転信号▲▼に応じ高電圧発生回
路20の出力電圧の立上がりを変化させることで、必要に
応じてメモリトランジスタのコントロールゲートあるい
はドレインに与える高電圧ＶPPの立上り波形を使いわけ
ることができる。すなわち、通常の書込み動作時はメモ
リトランジスタのトンネル酸化膜に比較的弱いストレス
しかかからないため損傷を与えることはなく、一方メモ
リセルテスト時はメモリトランジスタのトンネル酸化膜
に比較的強いストレスがかかるため欠陥のあるメモリセ
ルを容易にスクリーニングすることができる。
なお、第２図に示すように、トランジスタT3とキャパシ
タC5を入れ替えた構成にしても同様の効果を奏する。
タC5を入れ替えた構成にしても同様の効果を奏する。
また、第３図に示すように、スイッチトキャパシタ22内
にトランジスタT3とキャパシタC5を設けている。このよ
うに構成すると、トランジスタT3が導通時にキャパシタ
C5が有効となり、スイッチトキャパシタ22内の容量は大
きくなる。その結果、スイッチトキャパシタ22の抵抗成
分は小さくなり、参照電圧の立上りの時定数をトランジ
スタT3非導通時より小さくすることができる。そこで第
１図および第２図で示した実施例とは逆に、トランジス
タT3導通時の時定数を、結果として得られる高電圧ＶPP
がメモリトランジスタのトンネル酸化膜に大きなストレ
スを与えるほど急峻に立上がるように設定し、トランジ
スタT3非導通時の時定数を、結果として得られる高電圧
ＶPPがメモリトランジスタのトンネル酸化膜にほとんど
ストレスを与えないようにゆるやかに立上がるように設
定する。そして、テストモード信号TEをトランジスタT3
のゲートに印加することでテストモード信号TEに応じ高
電圧発生回路20の出力電圧の立上がりを変化させること
もできる。
にトランジスタT3とキャパシタC5を設けている。このよ
うに構成すると、トランジスタT3が導通時にキャパシタ
C5が有効となり、スイッチトキャパシタ22内の容量は大
きくなる。その結果、スイッチトキャパシタ22の抵抗成
分は小さくなり、参照電圧の立上りの時定数をトランジ
スタT3非導通時より小さくすることができる。そこで第
１図および第２図で示した実施例とは逆に、トランジス
タT3導通時の時定数を、結果として得られる高電圧ＶPP
がメモリトランジスタのトンネル酸化膜に大きなストレ
スを与えるほど急峻に立上がるように設定し、トランジ
スタT3非導通時の時定数を、結果として得られる高電圧
ＶPPがメモリトランジスタのトンネル酸化膜にほとんど
ストレスを与えないようにゆるやかに立上がるように設
定する。そして、テストモード信号TEをトランジスタT3
のゲートに印加することでテストモード信号TEに応じ高
電圧発生回路20の出力電圧の立上がりを変化させること
もできる。
なお、この実施例では、消去電圧制御回路及び書込み電
圧制御回路中に設けられた波形整形回路について述べた
が、第４図の高電圧スイッチ2,3に入力される高電圧Ｖ
PPパルスを整形するように波形整形回路設けることもで
きる。
圧制御回路中に設けられた波形整形回路について述べた
が、第４図の高電圧スイッチ2,3に入力される高電圧Ｖ
PPパルスを整形するように波形整形回路設けることもで
きる。
以上説明したように、この発明によれば、電圧制御回路
中の参照電圧の変化の時定数を決定するキャパシタを複
数個のうちから適当に選択することにより、該時定数を
変更できるため、参照電圧に追従して変化する高電圧発
生回路の出力波形を必要に応じて整形することで、必要
に応じメモリトランジスタのトンネル酸化膜に強いスト
レスを与える，与えないを選択することができる。
中の参照電圧の変化の時定数を決定するキャパシタを複
数個のうちから適当に選択することにより、該時定数を
変更できるため、参照電圧に追従して変化する高電圧発
生回路の出力波形を必要に応じて整形することで、必要
に応じメモリトランジスタのトンネル酸化膜に強いスト
レスを与える，与えないを選択することができる。
第１図はこの発明の一実施例である不揮発性半導体記憶
装置中における消去電圧制御回路及び書込み電圧制御回
路中に設けられた波形整形回路を示す回路図、第２図及
び第３図はこのの発明の他の実施例である不揮発性半導
体記憶装置中における消去電圧制御回路及び書込み電圧
制御回路中に設けられた波形整形回路を示す回路図、第
４図は従来の不揮発性半導体記憶装置を示す回路構成
図、第５図は第４図で示したメモリトランジスタQ3の構
造を示す断面図、第６図は第４図消去電圧制御回路及び
書込み電圧制御回路中に設けられた波形整形回路を示す
回路図である。 図において、20は高電圧発生回路、21はコンパレータ、
22はスイッチトキャパシタ、C1〜C5はキャパシタ、T3は
トランジスタ、TEはテストモード信号、▲▼はテス
トモード反転信号である。 なお、各図中同一符号は同一または相当部分を示す。
装置中における消去電圧制御回路及び書込み電圧制御回
路中に設けられた波形整形回路を示す回路図、第２図及
び第３図はこのの発明の他の実施例である不揮発性半導
体記憶装置中における消去電圧制御回路及び書込み電圧
制御回路中に設けられた波形整形回路を示す回路図、第
４図は従来の不揮発性半導体記憶装置を示す回路構成
図、第５図は第４図で示したメモリトランジスタQ3の構
造を示す断面図、第６図は第４図消去電圧制御回路及び
書込み電圧制御回路中に設けられた波形整形回路を示す
回路図である。 図において、20は高電圧発生回路、21はコンパレータ、
22はスイッチトキャパシタ、C1〜C5はキャパシタ、T3は
トランジスタ、TEはテストモード信号、▲▼はテス
トモード反転信号である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 和男 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 寺田 康 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (1)
- 【請求項１】高電圧発生回路の出力を参照電圧に追従し
て変化させる電圧制御回路を有する不揮発性半導体記憶
装置において、 前記電圧制御回路中の参照電圧の変化の時定数を決定す
るキャパシタを複数個設け、これらを選択することによ
り、該時定数を変更できるようにしたことを特徴とする
不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21060187A JPH073760B2 (ja) | 1987-08-25 | 1987-08-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21060187A JPH073760B2 (ja) | 1987-08-25 | 1987-08-25 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453400A JPS6453400A (en) | 1989-03-01 |
| JPH073760B2 true JPH073760B2 (ja) | 1995-01-18 |
Family
ID=16592028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21060187A Expired - Lifetime JPH073760B2 (ja) | 1987-08-25 | 1987-08-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073760B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9251905B2 (en) | 2013-03-25 | 2016-02-02 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including a voltage boosting or lowering circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5375083A (en) * | 1993-02-04 | 1994-12-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including a substrate having a memory cell array surrounded by a well structure |
| JPH0721790A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1987
- 1987-08-25 JP JP21060187A patent/JPH073760B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9251905B2 (en) | 2013-03-25 | 2016-02-02 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including a voltage boosting or lowering circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453400A (en) | 1989-03-01 |
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