JPS62154786A

JPS62154786A - 不揮発性半導体メモリ

Info

Publication number: JPS62154786A
Application number: JP60293151A
Authority: JP
Inventors: Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-12-27
Filing date: 1985-12-27
Publication date: 1987-07-09
Also published as: US4845680A; JPH0436467B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は電気的にデータの書換えが可能な不揮発性半
導体メモリに関する。

［発明の技術的背景とその問題点］例えば１・００人程度の薄いシリコン酸化膜を介して浮
遊ゲートに電子を注入したり、放出したりすることによ
りデータのプログラムを行なう不連発性半導体メモリ（
以下、ＥＥＰＲＯＭと称する）はよく知られている。こ
のようなＥＥＰＲＯＭのメモリセルは従来第１１図に示
すように、浮遊ゲ−ト及び制御ゲートを持つデータ記憶
用の二重ゲート構造ＭＯＳトランジスタ１と、これに直
列接続された選択用のエンハンスメント型のＭＯＳトラ
ンジスタ２とから構成されている。また、選択用のＭＯ
Ｓトランジスタ２のドレインは列線３に接続され、デー
タ記憶用のＭＯＳトランジスタ１のソースは例えばアー
スに接続されている。

このような構成のメモリセルの素子構造の一例を第１２
図に示ず。第１２図（ａ）はこのメモリセルのパターン
平面図であり、第１２図（ｂ）は同図（ａ）のａ−ａ’
線に添った断面図である。

第１２図において、ｐ型のシリコン半導体基板１１の表
面にはｎ＋半導体領域１２．１３及び１４が互いに分離
して形成されている。このうち一つの領域１２は上記選
択用のＭＯＳトランジスタ２のドレインと列Ｉ！３の配
線を構成している。領域１３は上記選択用のＭ　ＯＳ　
Ｉ−ランジスタ２のソース及び上記データ記憶用のＭＯ
Ｓトランジスタ１のドレインを構成している。さらに領
１１＠１４は上記トランジスタ１のソースを構成してい
る。上記領域１２と１３との間の基板１１上には、図示
しないゲート絶縁膜を介して、不純物がドープされて低
抵抗化された多結晶シリコン層で構成されたトランジス
タ２のゲート電極１５が横方向に延長して形成されてい
る。上記領域１３と１４との間の基板１１上には、図示
しないゲート絶縁膜を介して、不純物がドープされて低
抵抗化され、電気的に浮遊状態にされＣいる多結晶シリ
コン層で構成されたトランジスタ１の浮遊ゲート電極１
６が形成されている。なお、この浮遊ゲート電極１６に
は図中左下がりの斜め線が施しである。ざらに領域１３
と１４との間の上記浮遊ゲート電極１６上には、図示し
ないゲート絶縁膜を介して、不純物がドープされて低抵
抗化された多結晶シリコン層で構成されたトランジスタ
１の制御ゲート電極１７が横方向に延長して形成されて
いる。また、上記ｎ＋型半導体領域１３と上記浮遊ゲー
ト電極１６とは一部分で、前記したように　１００人程
程度薄い絶縁膜１８を介して重なり合っている。

第１２図のような構造のメモリセルにおいて、トランジ
スタ１の浮遊ゲート電極１６に電子を注入してデータの
書込みを行なう場合には、制御ゲート電極１７を高電位
、例えば＋２０Ｖに設定する。これにより、容量結合に
よって浮遊ゲート電極１６の電位が高められ、浮遊ゲー
ト電極１６とｎ１型半導体領域１３との間の電界が強（
なり、薄い絶縁膜１８を通じて浮遊ゲート電極１６に電
子の注入が起こる。

この結果、このトランジスタ１の閾値電圧が上昇する。

他方、データの消去を行なう場合、すなわち浮遊ゲート
電極１６に捕獲されている電子を放出する場合には、制
御ゲート電極１７を低電位、例えばアースのＯＶ　ｆ、
：　８９定し、かつトランジスタ２のゲート電極１５及
びｎ＋型半導体領域１２を高電位に設定する。これによ
りトランジスタ２がオン状態となってｎ１型半導体領域
１３が高電位にされ、浮遊ゲート電極１６とｎ＋型半導
体領域１３との間にはデータの書込み時とは反対の向き
で電界が強くなり、この結果、薄い絶縁膜１８を通じて
浮遊ゲート電極１６から電子の放出が起こり、トランジ
スタ１の閾値電圧が降下する。

第１３図は上記第１１図に示すような構成のメモリセル
内のトランジスタ１の制御ゲート電圧ＶＣＧとドレイン
電流ＩＤの関係を示す特性曲線図である。図中の曲線２
１はデータのプログラムが行われていないときの初期状
態での特性であり、曲線２２は？！ｉ１Ｍゲート電橋に
電子が注入されてデータが書き込まれた後の特性であり
、曲線２３は浮遊ゲート電極から電子が放出されてデー
タが消去された後の特性である。このようなメモリセル
において、データのプログラムを行なうことにより、始
め第１３図の曲線２１の特性であったものが順次平行移
動して曲線２２もしくは曲線２３の特性に移る。

第１４図は上記従来のＥＥＰＲＯＭセルをマトリクス状
に配列して集積回路する場合の、従来のセルアレイの構
成を示す回路図である。すなわち藁複数のＥＥＰＲＯＭ３０が行方向及び列方向にマトリク
ス状に配列されている。そして同一行に配列された複数
のセル３０のトランジスタ２のゲート電極は複数の行線
３１１．３１２・・・のうらの一つに共通に接続されて
いる。さらに同一行に配列された複数のセル３０のトラ
ンジスタ１の制（財）ゲート電極は複数の制御ゲート線
３２１．３２２・・・のうらの一つに共通に接続されて
いる。また同一列に配列された複数のセル３０のトラン
ジスタ２のドレインは複数の列線３３１．３３２・・・
３３ｎのうちの一つに共通に接続されている。

次にこのようなセルアレイを持つメモリのデータの書込
み及び消去動作を第１５図のタイミングチャートを用い
て説明する。いま例えば一つの行線３１１と一つの列線
３３．どの交差点に位置しているセル３０についてはデ
ータの書き込みを行ない、一つの行線３１１と一つの列
線３３２との交差点に位置しているセル３０については
データの消去を行なうものとする。まず１行線３１１が
選択されてその電位が高電位にされる。これと同時にこ
の行線３１１に対応した行の制御ゲート＠３２．の電位
も高電位にされる。このとき、データの自込み、消去に
かかわらず二つの列線３３１．３３２の電位は例えば低
電位にされる。このとき上記二つのセル３０では前記の
ようにして浮遊ゲート電極に電子の注入が行われる。こ
の盪、制御ゲート線３２１の電位を低電位に戻し、さら
に列ａ３３２の電位を高電位にする。これにより行線３
１１　と列線３３２との交差点に位置しているセルでは
前記のようにして浮遊ゲート電極から電子が放出され、
データの消去が行われる。このようにしてメモリセル３
０に対するデータの書込み及び消去が行われる。

しかしながら、上記の説明から明らかなように、従来の
ＥＥＰＲＯＭセルを使用したセルアレイでは、データの
霞込みの期間と消去の期間とが別々に必要である。つま
り異なるセルの浮遊ゲート電極について同時に電子の注
入と放出を行なうことができず、データの書き換えに時
間がかかるという欠点がある。

またこのようなセルでは、トンネル効果を利用して浮遊
ゲート電極との間で電子の授受を行なうことによってデ
ータの書込み及び消去を行なうようにしている。このた
め、電子が前記絶縁膜１８（第１２図）中を通過し、こ
の絶縁膜に電子がトラップされたりすることによってこ
の絶縁膜が劣化する。このため、通常のＥＥＰＲＯＭで
はデータの書換え回数が１０番ないし１０６程度しか保
障されていない。ところが、従来のような構造のセルで
は、マトリクス状に配列して集積回路化すると、制御ゲ
ート電極（第１２図の１７）を打線毎に共通化する必要
があるため、データの書込みと消去を行なおうとすると
、電子を放出してデータを消去をすべきセルについても
いったん書込みが行われてしまう。すなわち電子の放出
の前に必ず電子の注入という過程が存在する。従って、
最悪の場合は１回のデータの書換えで、前記絶縁膜中を
電子が２回通過することになる。仮にこれが１回で済む
ようになれば、データの書換え回数は２倍に増加するこ
とになる。

［発明の目的］この発明は上記のような事情を考慮してなされたもので
あり、その目的は１回のデータ書換えの際に電子が絶縁
膜を通過する回数を最大で１回とし、これによってデー
タの再換え回数を従来よりも増加さぼることができ、さ
らに各セルに対して同時にデータの書込みもしくは消去
を行なうことができ、これによってデータの書換え時間
の短縮を図ることができる不揮発性半導体メモリを提供
することにある。

［発明の概要］上記目的を達成するため、この発明にあっては、第１の
導電体層をゲート電極とする第１のＭＯＳトランジスタ
、電気的に浮遊状態にされた第２の導電体層をゲート電
極とする第２のＭＯＳトランジスタ及び第３の導電体層
をゲート電極とする第３のＭＯＳトランジスタそれぞれ
のソース、ドレイン間の電流通路を直列接続して直列回
路を構成し、上記第１と第２の導電体層間を第１の容量
で結合し、上記第２と第３の導電体層間を第２の容量で
結合し、上記第２の導電体層と上記第２のＭＯＳトラン
ジスタのソース間を第３の容量で結合し、第１の導電体
層は打線に、第１のＭＯＳトランジスタのトレインは列
線に、第３のＭＯＳトランジスタのソースは共通ソース
線にそれぞれ接続し、列線及び第３の導電体層の電位を
低電位に、かつ行線の電位を高電位に設定して第２の導
電体層から第１の導電体層に電荷を放出させ、列線及び
行線の電位を高電位に、かつ第３の導電体層の電位を低
電位に設定して第３の導電体層から第２の導電体層に電
荷を注入することによって、データのプログラムを行な
うようにしている。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る不揮発性半導体メモリで使用さ
れるメモリセルの１個分の構成を示すものであり、第１
図（ａ）はパターン平面図、第１図（ｂ）は同図（ａ）
のａ−ａ’線に添った断面図、第１図（Ｃ）は同図（ａ
）のｂ−ｂ’線に添った断面図である。ｐ型のシリコン
半導体基板４１の表面にはｎ＋半導体領域４２．４３．
４４ａ及び４４ｂと４５が互いに分離して形成されてい
る。上記領域４２と４３との間の基板４１上にはゲート
絶縁Ｉ！１４６を介して、不純物がドープされて低抵抗
化された多結晶シリコン層４７が横方向に延長して形成
されている。また上記領域４４ａ及び４４ｂと４５との
間の基板４１上にはゲート絶縁膜４８を介して、不純物
がドープされて低抵抗化された多結晶シリコン層４９が
横方向に延長して形成されている。さらに、上記領域４
３と４４ａ及び４４ｔ）との間の基板４１上、並びに上
記ｎ＋半導体領域４３上にはゲート絶縁膜５０を介して
、電気的に浮遊状態にされている多結晶シリコン層５１
が一体的に形成されている。

さらに上記多結晶シリコン届４７の一部は比較的膜厚が
薄くされた絶縁膜５２を介して上記多結晶シリコン１１
５１と重なり合っていると共に、この多結晶シリコン層
５１の一部は比較的膜厚が薄くされた絶縁１１５３を介
して上記多結晶シリコン１１４９と重なり合っている。

このよう°な構成のメモリセルの等両回路を第２図に示
す。第２図中のエンハンスメント型のＭＯＳトランジス
タ６１ハ上記ｎ　”　半導体Ｈｊｉｉ！　４２ヲドレイ
ンＤ１、ｎ＋半導体領域４３をソースＳ１とし、上記多
結晶シリコン層４７をゲート電極Ｇ１として構成されて
いる。またＭＯＳトランジスタ６２は上記ｎ＋半導体領
域４３をドレインＤ２、ｎ１半導体領１ｇ４４ａ及び４
４ｂをソースＳ２とし、上記多結晶シリコンＷ１５１を
ゲート電極Ｇ２として構成されている。ただし、このト
ランジスタ６２では多結晶シリコン１ｉ１５１が電気的
に浮遊状態にされており、このゲート電極Ｇ２は一般に
いわれる浮遊ゲート電極となっている。エンハンスメン
［・型のＭＯＳトランジスタ６３は上記ｎ＋半導体領域
４４ａ及び４４ｂをドレインＤ３、ｎ＋半導体領域４５
をソース＄３とし、上記多結晶シリコン層４９をゲート
電極Ｇ３どして構成されている。さらに上記多結晶シリ
コン層４１の一部と上記多結晶シリコン層５１との重な
り部分において構成される容量結合により、トランジス
タ６１のゲート電極Ｇ１とトランジスタ６２の浮遊ゲー
ト電極Ｇ２との間には容量６４が接続されている。同様
に、上記多結晶シリコン層５１の一部と上記多結晶シリ
コン層４９との重なり部分において構成され５．８容量
結合により、トランジスタ６２の浮遊ゲート・電極Ｇ２
とトランジスタ６３のゲート電極Ｇ３との間には容量６
５が接続されている。

さらに上記多結晶シリコン層５１はトランジスタ６２の
ドレインＤ２となるｎ＋半導体領ｉＩｉ！４３上にも形
成されているので、この多結晶シリコン１ｌｉ５１とこ
のｎ十半導体領域４３との重なり部分において構成され
る容量結合により、トランジスタ６２の浮遊ゲート電極
Ｇ２とドレインＤ２との間には容量６６が接続されてい
る。なお、上記ｎ＋半導体領域４２と４５とは配線とし
ても使用される。

このように上記第１図のメモリセルは、３個のＭＯＳト
ランジスタ６１ないし６３のソース、ドレイン間を直列
接続した直列回路と、３＃Ａの容量６４ないし６６と″
Ｃ構成されている。なお、上記トランジスタ６２のソー
ス＄２もしくはトランジスタ６３のドレインＤ３である
ｎ＋半導体領ｂｙ、４４ａ及び４４ｂは二つの領域に分
離されているが、これは一つの領域として構成するよう
にしてもよい。

次にこのような構成のセルにおけるデータの読み出し、
書込み及び消去動作について説明する。

まず、データの読み出しはトランジスタ６１のゲート電
極Ｇ１とトランジスタ６３のゲート電＆Ｇ３とを“１ｎ
レベルに設定する。これによりトランジスタ６１及び６
３がオンする。すなわち、前記第１図（ｂ）の断面図に
おいて多結晶シリコン層４７と４９の下部の基板４１の
表面に反転層が形成される。このとき、トランジスタ６
２の浮遊ゲート電極Ｇ２に予め電子が注入されていると
する。このときこのトランジスタ６２の閾値電圧は高く
されているように見える。このとき、このトランジスタ
６２の浮遊ゲート電極Ｇ２、すなわち第１図（ｂ）の断
面図に６いて多結晶シリコン層５１の下部のｎ＋半導体
領域４３と４４ａ及び４４ｂとの間の基板４１の表面に
は反転層は形成されない。すなわち、このトランジスタ
６２はオフのままである。よってトランジスタ６１ない
し６３を介して流れる電流パスはできない。

゛このとき、予めトランジスタ６１のドレインＤ１を１
４１１ルベルに設定しておけば、読み出しデータとして
このパ１”レベルが得られる。

他方、データの読み出し時にトランジスタ６２の浮遊ゲ
ート電極Ｇ２からは予め電子が放出されている場合、こ
のトランジスタ６２の浮遊ゲート電極Ｇ２は正極性に帯
電し、その閾値電圧は低くされているように児える。こ
のとぎこのトランジスタ６２はオン状態になっている。

従って、この場合にはトランジスタ６１ないし６３を介
して流れる電流バスができる。そして、予めトランジス
タ６１のドレインＤ１を゛１パレベルに、トランジスタ
６３のソースをアース電位（Ｏｖ）にそれぞれ設定して
おけば、トランジスタ６１のドレインＤ１の゛１″レベ
ルがトランジスタ６１ないし６３を介してアースに放電
され、読み出しデータとしてＯ１１レベル（アース電位
）が得られる。

上記セルに対するデータの書込みもしくは消去は、トラ
ンジスタ６２の浮遊ゲート電極Ｇ２に電子を注入するか
もしくは浮遊ゲート電極Ｇ２から電子を放出させること
により行われる。そして、この電子の注入、放出はトラ
ンジスタ６１のドレインＤ１、すなわち第１図（ａ）の
ｎ１半導体ｆａ域４２の電位の設定のみにより行われる
。このとぎ、トランジスタ６１のゲート電極Ｇ１は高電
位に、トランジスタ６３のゲート電極Ｇ３はＯＶにそれ
ぞれ保つ。

ここで、電子の放出を行なう場合にはｎ＋半導体領域４
２をＯＶに設定する。いま容量６４により容量結合で、
トランジスタ６１のゲート電極Ｇ１の高電位によってト
ランジスタ６２の浮遊ゲート電極Ｇ２の電位が上昇しよ
うとする。ところが、この容量６４による容量結合が小
さいため、浮遊ゲート電極Ｇ２の電位の上昇は極くわず
かである。このため、前記多結晶シリコン層４７と５１
との重なり部分で電界が高くなり、浮遊ゲート電極Ｇ２
からグー１〜電極Ｇ１に対して電子の放出が行われる。

他方、電子の注入を行なう場合には０３半導体領１４４
２を高電位に設定する。するとオン状態にされているト
ランジスタ６１を介してトランジスタ６２のドレインＤ
２に領域４２の高電位が供給され、さらに容量６６を介
してこのトランジスタ６１の浮遊ゲート電極Ｇ２の電位
が容量結合により上昇する。

このため、前記多結晶シリコン層４１と５１との重なり
部分での電界は低くなるが、前記多結晶シリコン層５１
と４９との重なり部分での電界が高くなり、ゲート電極
Ｇ３から浮遊ゲート電極Ｇ２に対して電子の注入が行わ
れる。

このように上記セルでは、トランジスタ６１のドレイン
Ｄ１の電位の高低のみによって浮遊ゲート電極Ｇ２で電
子の授受ができるため、複数のセルをマトリクス状に配
列し、集積回路化したとぎに、各セル毎に電子の注入、
放出を同時に行なうことが可能である。

第３図は上記第２図に示すメモリセルを複数個用いて構
成されるメモリセルアレイを備えたメモリのブロック図
である。第３図において７０はそれぞれ上記第２図に示
すように３個のＭＯＳトランジスタ６１ないし６３と３
個の容量６４ないし６６で構成されたメ［リセルである
。これら複数個のメモリセルフ０は行方向及び列方向に
マトリクス状に配列されている。同一行に配列された複
数のセルフ０の前記ゲート電極Ｇ１は複数の行線７１．
．７１２・・・７１Ｍのうちの一つに共通に接続されて
いる。また同一列に配列された複数のセルフ０のトラン
ジスタ６１のドレイン０１は複数の列線７２１．７２２
・・・７２Ｎのうちの一つに共通に接続されている。ま
た全てのセルフ０のトランジスタ６３のソースＳ３は所
定の電位ｖＳが供給される共通ソース線７３に接続され
、ざらに全てのセルフ０のトランジスタ６３のゲート電
極Ｇ３はデータの読み出し時に“０”レベル、書き込み
及び消去時に゛１″レベルにされる制御信号Ｗ／１’７
を反転するインバータ７４の出力線７５に接続されてい
る。そして上記各行線７１には行線デコーダ７６からの
デコード出力が供給される。

次にこのようなメモリセルアレイを持つメモリのデータ
の読み出し動作を説明する。まず共通ソース線７３の電
位ｖＳをＯＶに設定し、かつ信号Ｗ／Ｒを゛０″レベル
（ＯＶ）に設定して出力線７ｊＦを゛１″レベルにし、
各セルフ０内のトランジスタ６３のゲート電極Ｇ３を“
１″レベルにする。

そして、行デコーダ７６で選択された行線７１を′″１
°゛１°゛レベルすると選択された行線７１と列線７２
の交点に位置しているメモリセルフ０内の浮遊ゲート電
極Ｇ２の電子の有無に応じ、前記第２図回路の動作説明
と同様にしてデータが読み出される。

次にこのようなメモリセルアレイを持つメモリのデータ
の書込み及び消去動作を第４図のタイミングチャー１へ
を用いて説明する。なお、このとき共通ソース線７３の
電位ＶＳはどのような電位であってもよい。まず、制御
信号Ｗ／Ｍを゛１パレベルにしてインバータ７４の出力
線７５を＋１０　ＩＩレベルに設定する。そして次に選
択された打線、例えば行線７１１のみを高電位に設定す
る。さらに電子を放出したいセル、例えば行線７１１と
列線７２２との交点に位置しているセルフ０に対応した
列線７２２の電位はＯＶのまま保ち、他方、電子を注入
したいセル、例えば行線７１１と列線７２１との交点に
位置しているセルフ０に対応した列＠７２１の電位は高
電位に設定する。すると前記第２図の等何回路の動作に
おいて説明されているように、電子が放出もしくは注入
され、上記二つのセルにおいて並列的に、すなわち同時
にデータの書込み、消去が行われる。従って、従来のよ
うにデータの書込みの期間と消去の期間とを別々に設け
る必要がなくなる。

この結果、データの書き換えに要する時間を短縮するこ
とができる。ざらに異なるセルでデータの書込みと消去
を同時に行なっても一つのセルでは１回のデータの書換
えで前記第２図（１））中のゲート絶縁膜４６．４８中
それぞれを電子が通過する回数は１回で済む。これによ
り、データの書換え回数は従来の２倍に増加することに
なる。

第５図は上記第２図に示すメモリセルを複数個用いて構
成されるメモリセルアレイを備えた上記とは異なるメモ
リのブロック図である。このメモリでは、４ビット単位
でデータを取り汲う４ビット並列型のメモリが示されて
いる。第５図中、７０はそれぞれメモリセルである。メ
モリセルアレイは４×（行線７１の本数）個毎にメモリ
ブロックとして分割されている。それぞれのメモリブロ
ックでは同一行に４個単位で配列されたセルフ０の前記
ゲート電極Ｇ１（第５図では省略）が複数の行線７１１
．７１２・・・７１Ｍのうちの一つに共通に接続されて
いる。また同一列に配列された複数のセルフ０のトラン
ジスタ６１のドレインＤＩ（第５図では省略）はそれぞ
れ４本を一組とする列線７２Ａ１ないし７２Ａ４．７２
Ｂ１ないし７２Ｂ４・・・のうちのそれぞれ対応する一
つに共通に接続されている。

上記各メモリブロックに接続されたそれぞれ４本の列線
７２それぞれと４本のデータ入出力線７８１ないし７８
４それぞれとの間には列線選択用のそれぞれ４個のＭＯ
Ｓトランジスタ７９Ａ１ないし７９Ａ４．７９Ｂｔない
し７９Ｂ４・・・が接続されている。

そしてこれらトランジスタ７９の各ゲート電極には列デ
コーダ８０の複数のデコード出力信号の一つがメ［リブ
ロック毎に並列に供給される。

また上記各メモリブロックにおいて同一行に配列された
各４個のセルフ０内の前記ゲート電極Ｇ３（第５図では
省略）は共通に接続されている。これら電極Ｇ３の各共
通接続点には、ゲート電極が対応する行°線７１に接続
された複数の各ＭＯＳトランジスタ８１の一端が接続さ
れ、これら各トランジスタ８１の他端には書込み用列デ
コーダ８２の複数のデコード出力信号の一つが各メモリ
ブロック毎に並列に供給される。また全てのセルフ０の
ソースＳ３（第５図では省略）は共通ソース線７３に接
続されている。

次に上記のような構成のメモリにおけるデータの読み出
し、書込み及び消去動作を説明する。まず、データの読
み出し時に選択された行＃！１１のみが“′１″レベル
になる。このとき、書込み用列デコーダ８２のデコーダ
出力信＠ＣＥｉ　（ｉ−１，２・・・）は全て“１″レ
ベルになっている。また共通ソース線７３の電位ｖＳは
ｉｔ　Ｏｎレベルになっている。従って、行線７１が°
゛１″１″レベルば、この行線７１に接続されているト
ランジスタ８１がオン状態となる。ここで書込み用列デ
コーダ８２のデコーダ出力信号ＣＥｉが１１１１＋レベ
ルなので、各メモリセルフ０内のトランジスタ６１と６
３（第２図）がオン状態になり、選択された行線７１に
接続された各メモリブロック内のそれぞれ４個のセルフ
０で浮遊ゲート電極Ｇ２の電子の蓄積状態に応じたデー
タがそれぞれの列線７２に読み出される。そしてメモリ
ブロックの選択が列デコーダ８０及び列ｌｆａ選択用の
トランジスタ７９によってなされ、ここで選択されたメ
モリブロックの４個のセルデータが４本のデータ入出力
線７８に並列に読み出される。

次にデータの書込み及び消去動作を第６図のタイミング
チャートを用いて説明する。まず、共通ソース線７３の
電位ｖＳは高電位にしておく。そして選択された行線７
１、例えば７１１のみを゛１″レベルにする。このとき
、書込み用列デコーダ８２のデコーダ出力信号ＣＥ１が
選択されると、この信号がｌ　Ｏｎレベルになる。この
とき、これ以外の非選択のデコーダ出力信号ＣＥ２・・
・は全で“１″レベルになる（ただし第６図ではＣＦ２
のみを示している）。ここで上記行＠　７１．の電位が
゛１パレベルになっているので、各メモリブロック内で
この行＠　７１１に接続されている各４個のセルフ０そ
れぞれのゲート電極Ｇ１が“１″レベルにされ、各セル
フ０内のトランジスタ６１（第２図に図示）がオンする
。これによりトランジスタ８１を介して書込み用列デコ
ーダ８２のデコード出力信号ＣＥＩのＯｖが一つのメモ
リブロック内の４個のセルフ０のゲート！！ＷＡＧ３に
供給される。従って、これら４個のセルフ０では、デー
タ入出力線７８に供給され、列線選択用のトランジスタ
７９Ａ１ないし７９Ａ４を介して設定された列線７２Ａ
１ないし７２Ａ４の電位にそれぞれ基づき、先に説明し
たようにデータの書込みもしくは消去が行われる。なお
、この例では列線７２Ａ１に接続されたセルフ０ではデ
ータの書込みが行われ、列線７２Ａ２に接続されたセル
フ０ではデータの消去が行われる。

他方、同一行線７１１に接続された他のメモリ１０ツク
については、行ａ７１１が°゛１″１″レベルているが
、書込み用列デコーダ８２のデコード出力信号、例えば
ＣＦ２も゛１″レベルになっている。このため、セルフ
０のゲート電極Ｇ３も′１°。

レベルになっているので、これらセルフ０内のトランジ
スタ６１．６３はオン状態になっている。また、共通ソ
ース１！７３の電位ｖＳは高電位になっている。

ところが、列デコーダ８０のデコード出力信号が供給さ
れているトランジスタ７９のうち７９Ａ１ないし７９Ａ
４以外、例えば７９Ｂ工ないし７９Ｂ４はオフしている
。このため、浮遊ゲート電極Ｇ２の電位もドレインＤ２
との容量結合によって上昇し、ゲート電極Ｇ１とＧ２と
の間及びゲート電ＩＧ２とＧ３との間それぞれの電界は
低いものとなり、電子の注入もしくは放出は行われない
。なお、上記複数のメモリブロックにおいて、データの
書き込み及び消去時に非選択のメモリブロックについて
は、非選択メモリブロックのもののみがオンするような
トランジスタを介して列線７２と共通ソース線７３とを
接続し、列ａ電位と共通ソース線電位とを同電位にする
ような構成にしてもよい。

第７図ないし第１０図はそれぞれ前記第１図に示すメモ
リセルの代わりに使用可能なセルのパターン平面図であ
る。これら第７図ないし第１０図それぞれで示されるセ
ルは第１図のものと置換えが可能であり、第１図と対応
する箇所には同一符号を付してその説明は省略する。

［発明の効采コ以上説明したようにこの発明によれば、１回のデータ書
換えの際に電子が絶縁膜を通過する回数を最大で１回と
し、これによってデータの書換え回数を従来よりも増加
させることができ、ざらに各セルに対して同時にデータ
の書込みもしくは消去を行なうことができ、これによっ
てデータの書換え時間の短縮を図ることができる不揮発
性半導体メモリを提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る不揮発性半導体メモリで使用さ
れるメモリセルの１個分の構成を示すものＣあり、第７
図（ａ）はパターン平１２ｉ７図、第７図（ｂ）及び第
１図（Ｃ）はそれぞれ断面図、第２図は上記第１図のメ
モリセルの等価回路図、第３図は上記第２図のメモリセ
ルを用いたメモリのブロック図、第４図はその動作を示
すタイミングチャート、第５図は上記第２図のメモリセ
ルを用いた他のメモリのブロック図、第６図はその動作
を示すタイミングチャート、第７図ないし第１０図はそ
れぞれこの発明に係る不揮発性半導体メモリで使用され
る他のメモリセルのパターン平面図、第１１図は従来の
メモリセルの回路図、第１２図は上記従来セルの構造を
示すパターン平面図及び断面図、第１３図は上記第１１
図のメモリセルの特性曲線図、第１４図は上記従来セル
を使用したセルアレイの回路図、第１５図は第１４図の
セルアレイを持つメモリの動作を示すタイミングチャー
トである。４１・・・ｐ型のシリコン半導体基板、４２．４３．４
４゜４５・・・ｎ１半導体領域、４６．４８．５０・・
・ゲート絶Ｒ膜、５２、５３・・・絶Ｒ膜、４７．４９
．５１・・・多結晶シリコン層、６１、６２．６３・・
・ＭＯＳトランジスタ、６４．　ｆ３５．６６・・・容
量、Ｄｉ、Ｄ２．Ｄ３・・・ドレイン、Ｓｌ、３２゜Ｇ
３・・・ソース、Ｇ１．Ｇ３・・・ゲート電極、Ｇ２・
・・浮遊ゲート電極、７０・・・メモリセル、７１・・
・行線、７２・・・列線、７３・・・共通ソース線、７
４・・・インバータ、７５・・・インバータの出力線、
７６・・・行デコーダ、８０・・・列デコーダ、８２・
・・書込み用列デコーダ。

Claims

【特許請求の範囲】

（１）第１の導電体層をゲート電極とする第１のＭＯＳ
トランジスタ、電気的に浮遊状態にされた第２の導電体
層をゲート電極とする第２のＭＯＳトランジスタ及び第
３の導電体層をゲート電極とする第３のＭＯＳトランジ
スタそれぞれのソース、ドレイン間の電流通路を直列接
続して構成される直列回路と、上記第１と第２の導電体
層間を結合する第１の容量と、上記第２と第３の導電体
層間を結合する第２の容量と、上記第２の導電体層と上
記第２のＭＯＳトランジスタのドレイン間を結合する第
３の容量とを具備したことを特徴とする不揮発性半導体
メモリ。
（２）前記第１の導電体層が行線に接続され、前記第１
のＭＯＳトランジスタのドレインが列線に接続され、前
記第３のＭＯＳトランジスタのソースが共通ソース線に
接続され、上記列線及び前記第３の導電体層の電位を低
電位に、かつ上記行線の電位を高電位に設定して前記第
２の導電体層から前記第１の導電体層に電荷を放出させ
、上記列線及び行線の電位を高電位に、かつ前記第３の
導電体層の電位を低電位に設定して前記第３の導電体層
から前記第２の導電体層に電荷を注入することによって
、データのプログラムを行なうようにした特許請求の範
囲第１項に記載の不揮発性半導体メモリ。