JPH0436467B2

JPH0436467B2 -

Info

Publication number: JPH0436467B2
Application number: JP29315185A
Authority: JP
Inventors: Hiroshi Iwahashi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1985-12-27
Filing date: 1985-12-27
Publication date: 1992-06-16
Also published as: JPS62154786A; US4845680A

Description

【発明の詳細な説明】［発明の技術分野］この発明は電気的にデータの書換えが可能な不
揮発性半導体メモリに関する。

［発明の技術的背景とその問題点］例えば100Å程度の薄いシリコン酸化膜を介し
て浮遊ゲートに電子を注入したり、放出したりす
ることによりデータのプログラムを行なう不揮発
性半導体メモリ（以下、EEPROMと称する）は
よく知られている。このようなEEPROMのメモ
リセルは従来第１１図に示すように、浮遊ゲート
及び制御ゲートを持つデータ記憶用の二重ゲート
構造MOSトランジスタ１と、これに直列接続さ
れた選択用のエンハンスメント型のMOSトラン
ジスタ２とから構成されている。また、選択用の
MOSトランジスタ２のドレインは列線３に接続
され、ゲート記憶用のMOSトランジスタ１のソ
ースは例えばアースに接続されている。

このような構成のメモリセルの素子構造の一例
を第１２図に示す。第１２図ａはこのメモリセル
のパターン平面図であり、第１２図ｂは同図ａの
ａ−a′線に添つた断面図である。第１２図におい
て、ｐ型のシリコン半導体基板１１の表面には
n⁺半導体領域１２，１３及び１４が互いに分離
して形成されている。このうち一つの領域１２は
上記選択用のMOSトランジスタ２のドレインと
列線３の配線を構成している。領域１３は上記選
択用のMOSトランジスタ２のソース及び上記デ
ータ記憶用のMOSトランジスタ１のドレインを
構成している。さらに領域１４は上記トランジス
タ１のソースを構成している。上記領域１２と１
３との間の基板１１上には、図示しないゲート絶
縁膜を介して、不純物がドープされて低抵抗化さ
れた多結晶シリコン層で構成されたトランジスタ
２のゲート電極１５が横方向に延長して形成され
ている。上記領域１３と１４との間の基板１１上
には、図示しないゲート絶縁膜を介して、不純物
がドープされて低抵抗化され、電気的に浮遊状態
にされている多結晶シリコン層で構成されたトラ
ンジスタ１の浮遊ゲート電極１６が形成されてい
る。なお、この浮遊ゲート電極１６には図中左下
がりの斜め線が施してある。さらに領域１３と１
４との間の上記浮遊ゲート電極１６上には、図示
しないゲート絶縁膜を介して、不純物がドープさ
れて低抵抗化された多結晶シリコン層で構成され
たトランジスタ１の制御ゲート電極１７が横方向
に延長して形成されている。また、上記n⁺型半
導体領域１３と上記浮遊ゲート電極１６とは一部
分で、前記したように100Å程度の薄い絶縁膜１
８を介して重なり合つている。

第１２図のような構造のメモリセルにおいて、
トランジスタ１の浮遊ゲート電極１６に電子を注
入してデータの書込みを行なう場合には、制御ゲ
ート電極１７を高電位、例えば＋20Vに設定す
る。これにより、容量結合によつて浮遊ゲート電
極１６の電位が高められ、浮遊ゲート電極１６と
n⁺型半導体領域１３との間の電界が強くなり、
薄い絶縁膜１８を通じて浮遊ゲート電極１６に電
子の注入が起こる。この結果、このトランジスタ
１の閾値電圧が上昇する。

他方、データの消去を行なう場合、すなわち浮
遊ゲート電極１６に捕獲されている電子を放出す
る場合には、制御ゲート電極１７を低電位、例え
ばアースの0Vに設定し、かつトランジスタ２の
ゲート電極１５及びn⁺型半導体領域１２を高電
位に設定する。これによりトランジスタ２がオン
状態となつてn⁺型半導体領域１３が高電位にさ
れ、浮遊ゲート電極１６とn⁺型半導体領域１３
との間にはデータの書込み時とは反対の向きで電
界が強くなり、この結果、薄い絶縁膜１８を通じ
て浮遊ゲート電極１６から電子の放出が起こり、
トランジスタ１の閾値電圧が降下する。

第１３図は上記第１１図に示すような構成のメ
モリセル内のトランジスタ１の制御ゲート電圧
VCGとドレイン電流IDの関係を示す特性曲線図
である。図中の曲線２１はデータのプログラムが
行われていないときの初期状態での特性であり、
曲線２２は浮遊ゲート電極に電子が注入されてデ
ータが書き込まれた後の特性であり、曲線２３は
浮遊ゲート電極から電子が放出されてデータが消
去された後の特性である。このようなメモリセル
において、データのプログラムを行なうことによ
り、始めて第１３図の曲線２１の特性であつたも
のが順次平行移動して曲線２２もしくは曲線２３
の特性に移る。

第１４図は上記従来のEEPROMセルをマトリ
クス状に配列して集積回路する場合の、従来のセ
ルアレイの構成を示す回路図である。すなわち複
数のEEPROMセル３０が行方向及び列方向にマ
トリクス状に配列されている。そして同一行に配
列された複数のセル３０のトランジスタ２のゲー
ト電極は複数の行線３１₁，３１₂…のうちの一つ
に共通に接続されている。さらに同一行に配列さ
れた複数のセル３０のトランジスタ１の制御ゲー
ト電極は複数の制御ゲート線３２₁，３２₂…のう
ちの一つに共通に接続されている。また同一列に
配列された複数のセル３０のトランジスタ２のド
レインは複数の列線３３₁，３３₂…３３_oのうち
の一つに共通に接続されている。

次にこのようなセルアレイを持つメモリセルの
データの書込み及び消去動作を第１５図のタイミ
ングチヤートを用いて説明する。いま例えば一つ
の行線３１₁と一つの列線３３₁との交差点に位置
しているセル３０についてはデータの書き込みを
行ない、一つの行線３１₁と一つの列線３３₂との
交差点に位置しているセル３０についてはデータ
の消去を行なうものとする。まず、行線３１₁が
選択されてその電位が高電位にされる。これと同
時にこの行線３１₁に対応した行の制御ゲート線
３２₁の電位も高電位にされる。このとき、デー
タの書込み、消去にかかわらず二つの列線３３₁，
３３₂の電位は例えば低電位にされる。このとき
上記二つのセル３０では前記のようにして浮遊ゲ
ート電極に電子の注入が行われる。この後、制御
ゲート線３２₁の電位を低電位に戻し、さらに列
線３２₂の電位を高電位にする。これにより行線
３１₁と列線３３₂との交差点に位置しているセル
では前記のようにして浮遊ゲート電極から電子が
放出され、データの消去が行われる。このように
してメモリセル３０に対するデータの書込み及び
消去が行われる。

しかしながら、上記の説明から明らかなよう
に、従来のEEPROMセルを使用してセルアレイ
では、データの書込みの期間と消去の期間とが
別々に必要である。つまり異なるセルの浮遊ゲー
ト電極について同時に電子と放出を行なうことが
できず、データの書き換えに時間がかかるという
欠点がある。

またこのようなセルでは、トンネル効果を利用
して浮遊ゲート電極との間で電子の授受を行なう
ことによつてデータの書込み及び消去を行なうよ
うにしている。このため、電子が前記絶縁膜１８
（第１２図）中を通過し、この絶縁膜に電子がト
ラツプされたりすることによつてこの絶縁膜が劣
化する。このため、通常のEEPROMではデータ
の書換え回数が10⁴ないし10⁵程度しか保障されて
いない。ところが、従来のような構造のセルで
は、マトリクス状に配列して集積回路化すると、
制御ゲート電極（第１２図の１７）を行線毎に共
通化する必要があるため、データの書込みと消去
を行なおうとすると、電子を放出してデータを消
去をすべきセルについてもいつたん書込みが行わ
れてしまう。すなわち電子の放出の前に必ず電子
の注入という過程が存在する。従つて、最悪の場
合は１回のデータの書換えで、前記絶縁膜中を電
子が２回通過することになる。仮にこれが１回で
済むようになれば、データの書換え回数は２倍に
増加することになる。

［発明の目的］この発明は上記のような事情を考慮してなされ
たものであり、その目的は１回のデータ書換えの
際に電子が絶縁膜を通過する回数を最大で１回と
し、これによつてデータの書換え回数を従来より
も増加させることができ、さらに各セルに対して
同時にデータの書込みもしくは消去を行なうこと
ができ、これによつてデータの書換え時間の短縮
を図ることができる不揮発性半導体メモリセルを
提供することにある。

［発明の概要］上記目的を達成するため、この発明にあつて
は、第１の導電体層をゲート電極とする第１の
MOSトランジスタ、電気的に浮遊状態にされた
第２の導電体層をゲート電極とする第２のMOS
トランジスタ及び第３の導電体層をゲート電極と
する第３のMOSトランジスタそれぞれのソース、
ドレイン間の電流通路を直列接続して直列回路を
構成し、上記第１と第２の導電体層間を第１の容
量で結合し、上記第２と第３の導電体層間を第２
の容量で結合し、上記第２の導電体層と上記第２
のMOSトランジスタのソース間を第３の容量で
結合し、第１の導電体層は行線に、第１のMOS
トランジスタのドレインは列線に、第３のMOS
トランジスタのソースは共通ソース線にそれぞれ
接続し、列線及び第３の導電体層の電位を低電位
に、かつ行線の電位を高電位に設定して第２の導
電体層から第１の導電体層に電荷を放出させ、列
線及び行線の電位を高電位に、かつ第３の導電体
層の電位を低電位に設定して第３の導電体層から
第２の導電体層に電荷を注入することによつて、
データのプログラムを行なうようにしている。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明に係る不揮発性半導体メモリ
セルで使用されるメモリセルの１個分の構成を示
すものであり、第１図ａはパターン平面図、第１
図ｂは同図ａのａ−a′線に添つた断面図、第１図
ｃは同図ａのｂ−b′線に添つた断面図である。ｐ
型シリコン半導体基板４１の表面にはn⁺型半導
体領域４２，４３，４４ａ及び４４ｂと４５が互
いに分離して形成されている。上記領域４２と４
３との間の基板４１上にはゲート絶縁膜４６を介
して、不純物がドープされて低抵抗化された多結
晶シリコン層４７が横方向に延長して形成されて
いる。また上記領域４４ａ及び４４ｂと４５との
間の基板４１上にはゲート絶縁膜４８を介して、
不純物がドープされて低抵抗化された多結晶シリ
コン層４９が横方向に延長して形成されている。
さらに、上記領域４３と４４ａ及び４４ｂとの間
の基板４１上、並びに上記n⁺型半導体領域４３
上にはゲート絶縁膜５０を介して、電気的に浮遊
状態にされている多結晶シリコン層５１が一体的
に形成されている。

さらに上記多結晶シリコン層４７の一部は比較
的膜厚が薄くされた絶縁膜５２を介して上記多結
晶シリコン層５１と重なり合つていると共に、こ
の多結晶シリコン層５１の一部は比較的膜厚が薄
くされた絶縁膜５３を介して上記多結晶シリコン
層４９と重なり合つている。

このような構成のメモリセルの等価回路を第２
図に示す。第２図中のエンハンスメント型の
MOSトランジスタ６１は上記n⁺型半導体領域４
２をドレインＤ１、n⁺型半導体領域４３をソー
スＳ１とし、上記多結晶シリコン層４７をゲート
電極Ｇ１として構成されている。またMOSトラ
ンジスタ６２は上記n⁺型半導体領域４３をドレ
インＤ２、n⁺型半導体領域４４ａ及び４４ｂを
ソースＳ２とし、上記多結晶シリコン層５１をゲ
ート電極Ｇ２として構成されている。ただし、こ
のトランジスタ６２では多結晶シリコン層５１が
電気的に浮遊状態にされており、このゲート電極
Ｇ２は一般にいわれる浮遊ゲート電極となつてい
る。エンハンスメント型のMOSトランジスタ６
３は上記n⁺型半導体領域４４ａ及び４４ｂをド
レインＤ３、n⁺型半導体領域４５をソースＳ３
とし、上記多結晶シリコン層４９をゲート電極Ｇ
３として構成されている。さらに上記多結晶シリ
コン層４７の一部と上記多結晶シリコン層５１と
の重なり部分において構成される容量結合によ
り、トランジスタ６１のゲート電極Ｇ１とトラン
ジスタ６２の浮遊ゲート電極Ｇ２との間には容量
６４が接続されている。同様に、上記多結晶シリ
コン層５１の一部と上記多結晶シリコン層４９と
の重なり部分において構成される容量結合によ
り、トランジスタ６２の浮遊ゲート電極Ｇ２とト
ランジスタ６３のゲート電極Ｇ３との間には容量
６５が接続されている。さらに上記多結晶シリコ
ン層５１はトランジスタ６２のドレインＤ２とな
るn⁺型半導体領域４３上にも形成されているの
で、この多結晶シリコン層５１とこのn⁺型半導
体領域４３との重なり部分において構成される容
量結合により、トランジスタ６２の浮遊ゲート電
極Ｇ２とドレインＤ２との間には容量６６が接続
されている。なお、上記n⁺型半導体領域４２と
４５とは配線としても使用される。

このように上記第１図のメモリセルは、３個の
MOSトランジスタ６１ないし６３のソース、ド
レイン間を直列接続した直列回路と、３個の容量
６４ないし６６とで構成されている。なお、上記
トランジスタ６２のソースＳ２もしくはトランジ
スタ６３のドレインＤ３であるn⁺型半導体領域
４４ａ及び４４ｂは二つの領域に分離されている
が、これは一つの領域として構成するようにして
もよい。

次にこのような構成のセルにおけるデータの読
み出し、書込み及び消去動作について説明する。
まず、データの読み出しはトランジスタ６１のゲ
ート電極Ｇ１とトランジスタ６３のゲート電極Ｇ
３とを“１”レベルに設定する。これによりトラ
ンジスタ６１及び６３がオンする。すなわち、前
記第１図ｂの断面図において多結晶シリコン層４
７と４９の下部の基板４１の表面に反転層が形成
される。このとき、トランジスタ６２の浮遊ゲー
ト電極Ｇ２に予め電子が注入されているとする。
このときこのトランジスタ６２の閾値電圧は高く
されているように見える。このとき、このトラン
ジスタ６２の浮遊ゲート電極Ｇ２、すなわち第１
図ｂの断面図において多結晶シリコン層５１の下
部のn⁺半導体領域４３と４４ａ及び４４ｂとの
間の基板４２の表面には反転層は形成されない。
すなわち、このトランジスタ６２はオフのままで
ある。よつてトランジスタ６１ないし６３を介し
て流れる電流パスはできない。このとき、予めト
ランジスタ６１のドレインＤ１を“１”レベルに
設定しておけば、読み出しデータとしてこの
“１”レベルが得られる。

他方、データの読み出し時にトランジスタ６２
の浮遊ゲート電極Ｇ２からは予め電子が放出され
ている場合、このトランジスタ６２の浮遊ゲート
電極Ｇ２は正極性に帯電し、その閾値電圧は低く
されているように見える。このときこのトランジ
スタ６２はオン状態になつている。従つて、この
場合にはトランジスタ６１ないし６３を介して流
れる電流パスができる。そして、予めトランジス
タ６１のドレインＤ１を“１”レベルに、トラン
ジスタ６３のソースをアース電位（0V）にそれ
ぞれ設定しておけば、トランジスタ６１のドレイ
ンＤ１の“１”レベルがトランジスタ６１ないし
６３を介してアースに放電され、読み出しデータ
として“０”レベル（アース電位）が得られる。

上記セルに対するデータの書込みもしくは消去
は、トランジスタ６２の浮遊ゲート電極Ｇ２に電
子を注入するかもしくは浮遊ゲート電極Ｇ２から
電子を放出させることにより行われる。そして、
この電子の注入、放出はトランジスタ６１のドレ
インＤ１、すなわち第１図ａのn⁺半導体領域４
２の電位の設定のみにより行われる。このとき、
トランジスタ６１のゲート電極Ｇ１は高電位に、
トランジスタ６３のゲート電極Ｇ３は0Vにそれ
ぞれ保つ。

ここで、電子の放出を行なう場合にはn⁺半導
体領域４２を0Vに設定する。いま容量６４によ
り容量結合で、トランジスタ６１のゲート電極Ｇ
１の高電位によつてトランジスタ６２の浮遊ゲー
ト電極Ｇ２の電位が上昇しようとする。ところ
が、この容量６４による容量結合が小さいため、
浮遊ゲート電極Ｇ２の電位の上昇は極くわずかで
ある。このため、前記多結晶シリコン層４７と５
１との重なり部分で電界が高くなり、浮遊ゲート
電極Ｇ２からゲート電極Ｇ１に対して電子の放出
が行われる。

他方、電子の注入を行なう場合にはn⁺型半導
体領域４２を高電位に設定する。するとオン状態
にされているトランジスタ６１を介してトランジ
スタ６２のドレインＤ２に領域４２の高電位が供
給され、さらに容量６６を介してこのトランジス
タ６１の浮遊ゲート電極Ｇ２の電位が容量結合に
より上昇する。このため、前記多結晶シリコン層
４７と５１との重なり部分での電界が低くなる
が、前記多結晶シリコン層５１と４９との重なり
部分での電界が高くなり、ゲート電極Ｇ３から浮
遊ゲート電極Ｇ２に対して電子の注入が行われ
る。

このように上記セルでは、トランジスタ６１の
ドレインＤ１の電位の高低のみによつて浮遊ゲー
ト電極Ｇ２で電子の授受ができるため、複数のセ
ルをマトリクス状に配列し、集積回路化したとき
に、各セル毎に電子の注入、放出を同時に行なう
ことが可能である。

第３図は上記第２図に示すメモリセルを複数個
用いて構成されるメモリセルアレイを備えたメモ
リのブロツク図である。第３図において７０はそ
れぞれ上記第２図に示すように３個のMOSトラ
ンジスタ６１ないし６３と３個の容量６４ないし
６６で構成されたメモリセルである。これらの複
数個のメモリセル７０は行方向及び列方向にマト
リクス状に配列されている。同一行に配列された
複数のセル７０の前記ゲート電極Ｇ１は複数の行
線７１₁，７１₂…７１_Mのうちの一つに共通に接
続されている。また同一列に配列された複数のセ
ル７０のトランジスタ６１のドレインＤ１は複数
の列線７２₁，７２₂…７２_Nのうちの一つに共通
に接続されている。また全てのセル７０のトラン
ジスタ６３のソースＳ３は所定の電位VSが供給
される共通ソース線７３に接続され、さらに全て
のセル７０のトランジスタ６３のゲート電極Ｇ３
はデータの読み出し時に“０”レベル、書き込み
及び消去時“１”レベルにされる制御信号Ｗ／
を反転するインバータ７４の出力線７５に接続さ
れている。そして上記各行線７１には行線デコー
ダ７６からのデコード出力が供給される。

次にこのようなメモリセルアレイを持つメモリ
のデータの読み出し動作を説明する。まず共通ソ
ース線７３の電位VSを0Vに設定し、かつ信号
Ｗ／を“０”レベル（0V）に設定して出力線
７５を“１”レベルにし、各セル７０内のトラン
ジスタ６３のゲート電極Ｇ３を“１”レベルにす
る。そして、行デコーダ７６で選択された行線７
１を“１”レベルにする。すると選択された行線
７１と列線７２の交点に位置しているメモリセル
７０内の浮遊ゲート電極Ｇ２の電子の有無に応
じ、前記第２図回路の動作説明と同様にしてデー
タが読み出される。

次にこのようなメモリセルアレイを持つメモリ
のデータの書込み及び消去動作を第４図のタイミ
ングチヤートを用いて説明する。なお、このとき
共通ソース線７３の電位VSはどのような電位で
あつてもよい。まず、制御信号Ｗ／を“１”レ
ベルにしてインバータ７４の出力線７５を“０”
レベルに設定する。そして次に選択された行線、
例えば行線７１₁のみを高電位に設定する。さら
に電子を放出したいセル、例えば行線７１₁と列
線７２₂との交点に位置しているセル７０に対応
した列線７２₂の電位は0Vのまま保ち、他方、電
子を注入したいセル、例えば行線７１₁と列線７
２₁との交点に位置しているセル７０に対応した
列線７２₁の電位は高電位に設定する。すると前
記第２図の等価回路の動作において説明されてい
るように、電子が放出もしくは注入され、上記二
つのセルにおいて並列的に、すなわち同時にデー
タの書込み、消去が行われる。従つて、従来のよ
うにデータの書込みの期間と消去の期間とを別々
に設ける必要がなくなる。この結果、データの書
き換えに要する時間を短縮することができる。さ
らに異なるセルでデータの書込みと消去を同時に
行なつても一つのセルでは１回のデータの書換え
で前記第２図ｂの中のゲート絶縁膜４６，４８中
それぞれを電子が通過する回数は１回で済む。こ
れにより、データの書換え回数は従来の２倍に増
加することになる。

第５図は上記第２図に示すメモリセルを複数個
用いて構成されるメモリセルアレイを備えた上記
とは異なるメモリのブロツク図である。このメモ
リでは、４ビツト単位でデータを取り扱う４ビツ
ト並列型のメモリが示されている。第５図中、７
０はそれぞれメモリセルである。メモリセルアレ
イは４×（行線７１の本数）個毎にメモリブロツ
クとして分割されている。それぞれのメモリブロ
ツクでは同一行に４個単位で配列されたセル７０
の前記ゲート電極Ｇ１（第５図では省略）が複数
の行線７１₁，７１₂…７１_Mのうちの一つに共通
に接続されている。また同一列に配列された複数
のセル７０のトランジスタ６１のドレインＤ１
（第５図では省略）はそれぞれ４本を一組とする
列線７２A₁ないし７２A₄，７２B₁ないし７２B₄
…のうちのそれぞれ対応する一つに共通に接続さ
れている。

上記各メモリブロツクに接続されたそれぞれ４
本の列線７２それぞれと４本のデータ入出力線７
８₁ないし７８₄それぞれとの間には列線選択用の
それぞれ４個のMOSトランジスタ７９A₁ないし
７９A₄，７９B₁ないし７９B₄…が接続されてい
る。そしてこれらトランジスタ７９の各ゲート電
極には列デコーダ８０の複数のデコード出力信号
の一つがメモリブロツク毎に並列に供給される。

また上記各メモリブロツクにおいて同一行に配
列された各４個のセル７０内の前記ゲート電極Ｇ
３（第５図では省略）は共通に接続されている。
これら電極Ｇ３の各共通接続点には、ゲート電極
が対応する行線７１に接続された複数の各MOS
トランジスタ８１の一端が接続され、これら各ト
ランジスタ８１の他端には書込み用列デコーダ８
２の複数のデコード出力信号の一つが各メモリブ
ロツク毎に並列に供給される。また全てのセル７
０のソースＳ３（第５図では省略）は共通ソース
線７３に接続されている。

次に上記のような構成のメモリにおけるデータ
の読み出し、書込み及び消去動作を説明する。ま
ず、データの読み出し時に選択された行線７１の
みが“１”レベルになる。このとき、書込み用列
デコーダ８２のデコーダ出力信号CEi（ｉ＝１、
２…）は全て“１”レベルになつている。また共
通ソース線７３の電位VSは“０”レベルになつ
ている。従つて、行線７１が“１”レベルになれ
ば、この行線７１に接続されているトランジスタ
８１がオン状態となる。ここで書込み用例デコー
ダ８２のデコーダ出力信号CEiが“１”レベルな
ので、各メモリセル７０内のトランジスタ６１と
６３（第２図）がオン状態になり、選択された行
線７１に接続された各セルブロツク内のそれぞれ
４個のセル７０で浮遊ゲート電極Ｇ２の電子の蓄
積状態に応じたデータがそれぞれの列線７２に読
み出される。そしてメモリブロツクの選択が列デ
コーダ８０及び列線選択用のトランジスタ７９に
よつてなされ、ここで選択されたメモリブロツク
の４個のセルデータが４本のデータ入出力線７８
に並列に読み出される。

次にデータの書込み及び消去動作を第６図のタ
イミングチヤートを用いて説明する。まず、共通
ソース線７３の電位VSは高電位にしておく。そ
して選択された行線７１、例えば７１₁のみを
“１”レベルにする。このとき、書込み用列デコ
ーダ８２のデコーダ出力信号CE１が選択される
と、この信号が“０”レベルになる。このとき、
これ以外の非選択のデコーダ出力信号CE２…は
全て“１”レベルになる（ただし第６図ではCE
２のみを示している）。ここで上記行線７１₁の電
位が“１”レベルになつているので、各メモリブ
ロツク内でこの行線７１₁に接続されている各４
個のセル７０それぞれのゲート電極Ｇ１が“１”
レベルにされ、各セル７０内のトランジスタ６１
（第２図に図示）がオンする。これによりトラン
ジスタ８１を介して書込み用列デコーダ８２のデ
コード出力信号CE１の0Vが一つのメモリブロツ
ク内の４個のセル７０のゲート電極Ｇ３に供給さ
れる。従つて、これら４個のセル７０では、デー
タ入出力線７８に供給され、列線選択用のトラン
ジスタ７９A₁ないし７９A₄を介して設定された
列線７２A₁ないし７２A₄の電位にそれぞれ基づ
き、先に説明したようにデータの書込みもしくは
消去が行われる。なお、この例では列線７２A₁
に接続されたセル７０ではデータの書込みが行わ
れ、列線７２A₂に接続されたセル７０ではデー
タの消去が行われる。

他方、同一行線７１₁に接続された他のメモリ
ブロツクについては、行線７１₁が“１”レベル
になつているが、書込み用列デコーダ８２のデコ
ード出力信号、例えばCE２も“１”レベルにな
つている。このため、セル７０のゲート電極Ｇ３
も“１”レベルになつているので、これらセル７
０内のトランジスタ６１，６３はオン状態になつ
ている。また、共通ソース線７３の電位VSは高
電位になつている。ところが、列デコーダ８０の
デコード出力信号が供給されているトランジスタ
７９のうち９９A₁ないし７９A₄以外、例えば７
９B₁ないし７９B₄はオフしている。このため、
浮遊ゲート電極Ｇ２の電位もドレインＤ２との容
量結合によつて上昇し、ゲート電極Ｇ１とＧ２と
の間及びゲート電極Ｇ２とＧ３との間それぞれの
電界は低いものとなり、電子の注入もしくは放出
は行われない。なお、上記複数のメモリブロツク
において、データの書き込み及び消去時に非選択
のメモリブロツクについては、非選択メモリブロ
ツクのもののみがオンするようなトランジスタを
介して列線７２と共通ソース線７３とを接続し、
列線電位と共通ソース線電位とを同電位にするよ
うな構成にしてもよい。

第７図ないし第１０図はそれぞれ前記第１図に
示すメモリセルの代わりに使用可能なセルのパタ
ーン平面図である。これら第７図ないし第１０図
それぞれで示されるセルは第１図のものと置換え
が可能であり、第１図と対応する箇所には同一符
号を付してその説明は省略する。例えば、第７
図、第８図のメモリセルでは、第１層目の多結晶
シリコン層４９を第３層目の多結晶シリコン層４
７の下側に配置している。フローテイングゲート
への電子の注入、あるいは放出を行なうときは、
トランジスタ６１のゲート電極Ｇ１を高電位に、
すなわち、第３層目の多結晶シリコン層４７を高
電位に設定している。このとき、トランジスタ６
１のドレイン（半導体領域４２）を0Vに設定す
ればフローテイングゲートから電子が放出され、
ドレインを高電位に設定すればフローテイングゲ
ートへ電子が注入される。このようなメモリセル
をマトリクス状に配置したときは、トランジスタ
６１のゲートとなる第３層目の多結晶半遁導体層
４７は、行方向のメモリセルで共通に接続され
る。また、トランジスタ６１のドレインは列方向
に共通に接続される。このとき、第３層目の多結
晶半導体層に高電圧が、また、列線に高電圧が印
加される場合を考える。まず、第３層目の多結晶
半導体層に高電圧が印加された場合、この第３層
目の多結晶半導体層の直下のフイールド領域に反
転層が形成されるが、寄生MOSトランジスタが
できない程度にフイールド領域の不純物濃度を高
くする必要がある。また、ドレインに高電圧が印
加された場合、このドレインのN⁺拡散層と、こ
のドレインと接するフイールド領域の間でブレー
クダウンが発生しない程度にフイールド領域の不
純物濃度を低くする必要がある。すなわち、寄生
MOSトランジスタと、ドレインでのブレークダ
ウンが両方成立する範囲でフイルド領域の不純物
濃度を決定しなければならない。第７図、第８図
のメモリの場合には、フローテイングゲートへの
電子の注入あるいは放出の際に、0Vに設定され
る第１層目の多結晶シリコン層４９を、メモリセ
ル間のフイールド部と第３層目の多結晶シリコン
層４７との間に配置するようにしているので、こ
の第１層目の多結晶シリコン層４９は第３層目の
多結晶シリコン層４７による寄生MOSトランジ
スタを防ぐことになる。このため、フイールド領
域の不純物濃度は、ドレインのブレークダウンの
みで決定でき、プロセスマージンが大きくとれる
という効果がある。

また、第８図のメモリセルでは、フローテイン
グゲートと、第１及び第３層目の多結晶シリコン
層４９，４７の重なり部分をフイールド上の第１
及び第３層目の多結晶シリコン層４９，４７の交
差位置に配置している。これにより以下のような
効果が得られる。例えば、第７図に示すように、
単にフイールド上で第１及び第３層目の多結晶シ
リコン層４９，４７を交差させた場合でも、第３
層目の多結晶シリコン層４７をゲートとする寄生
MOSトランジスタの発生は防止することができ
る。しかし、第３層目の多結晶シリコン層４７に
高電圧が印加されたときは、0Vにされた第１層
目の多結晶シリコン層４９との間の絶縁膜に強い
電界が加わる。このため、第１、第３層目の多結
晶シリコン層間の絶縁膜の膜厚は、このような電
界で破壊しない程度の厚さにしなければならな
い。ところが、第８図のメモリセルでは、第１、
第３層目の多結晶シリコン層は直接交差している
箇所はなく、その間にはフローテイングゲートが
存在している。このため、第１、第３層目の多結
晶シリコン層相互間の絶縁膜の膜厚は考慮する必
要がなくなり、これによりプロセスの自由度が増
加するという効果が得られる。

［発明の効果］以上説明したようにこの発明によれば、１回の
データ書換えの際に電子が絶縁膜を通過する回数
を最大で１回とし、これによつてデータの書換え
回数を従来よりも増加させることができ、さらに
各セルに対して同時にデータの書込みもしくは消
去を行なうことができ、これによつてデータの書
換え時間の短縮を図ることができる不揮発性半導
体メモリを提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る不揮発性半導体メモリ
で使用されるメモリセルの１個分の構成を示すも
のであり、第１図ａはパターン平面図、第１図ｂ
及び第１図ｃはそれぞれ断面図、第２図は上記第
１図のメモリセルの等価回路図、第３図は上記第
２図のメモリセルを用いたメモリのブロツク図、
第４図はその動作を示すタイミングチヤート、第
５図は上記第２図のメモリセルを用いた他のメモ
リのブロツク図、第６図はその動作を示すタイミ
ングチヤート、第７図ないし第１０図はそれぞれ
この発明に係る不揮発性半導体メモリで使用され
る他のメモリセルのパターン平面図、第１１図は
従来のメモリセルの回路図、第１２図は上記従来
セルの構造を示すパターン平面図及び断面図、第
１３図は上記第１１図のメモリセルの特性曲線
図、第１４図は上記従来セルを使用したセルアレ
イの回路図、第１５図は第１４図のセルアレイを
持つメモリの動作を示すタイミングチヤートであ
る。４１…ｐ型のシリコン半導体基板、４２，４
３，４４，４５…n⁺半導体領域、４６，４８，
５０…ゲート絶縁膜、５２，５３…絶縁膜、４
７，４９，５１…多結晶シリコン層、６１，６
２，６３…MOSトランジスタ、６４，６５，６
６…容量、Ｄ１，Ｄ２，Ｄ３…ドレイン、Ｓ１，
Ｓ２，Ｓ３…ソース、Ｇ１，Ｇ３…ゲート電極、
Ｇ２…浮遊ゲート電極、７０…メモリセル、７１
…行線、７２…列線、７３…共通ソース線、７４
…インバータ、７５…インバータの出力線、７６
…行デコーダ、８０…列デコーダ、８２…書込み
用列デコーダ。

Claims

【特許請求の範囲】１第１の導電体層をゲート電極とする第１の
MOSトランジスタ、電気的に浮遊状態にされた
第２の導電体層をゲート電極とする第２のMOS
トランジスタ及び第３の導電体層をゲート電極と
する第３のMOSトランジスタそれぞれのソース、
ドレイン間の電流通路を直列接続して構成される
直列回路と、上記第１と第２の導電体層間を結合する第１の
容量と、上記第２と第３の導電体層間を結合する第２の
容量と、上記第２の導電体層と上記第２のMOSトラン
ジスタのドレイン間を結合する第３の容量とを具
備したメモリセルを行列方向にマトリクス状に配
列し、上記第１の導電体層は行線に接続し、上記第１のMOSトランジスタのドレインは列
線に接続し、上記第３のMOSトランジスタのソース及びゲ
ートはそれぞれ行方向に配列された各メモリセル
で共通に接続したことを特徴とする不揮発性半導
体メモリ。２前記列線及び前記第３の導電体層の電位を低
電位に、かつ前記行線の電位を高電位に設定して
前記第２の導電体層から前記第１の導電体層に電
荷を放出させ、前記列線及び行線の電位を高電位
に、かつ前記第３の導電体層の電位を低電位に設
定して前記第３の導電体層から前記第２の導電体
層に電荷を注入することによつて、データのプロ
グラムを行なうようにした特許請求の範囲第１項
に記載の不揮発性半導体メモリ。３第１の導電体層をゲート電極とする第１の
MOSトランジスタ、電気的に浮遊状態にされた
第２の導電体層をゲート電極とする第２のMOS
トランジスタ及び第３の導電体層をゲート電極と
する第３のMOSトランジスタそれぞれのソース、
ドレイン間の電流通路を直列接続して構成される
直列回路と、上記第１と第２の導電体層間を結合する第１の
容量と、上記第２と第３の導電体層間を結合する第２の
容量と、上記第２の導電体層と上記第２のMOSトラン
ジスタのドレイン間を結合する第３の容量とを具
備したメモリセルを行列方向にマトリクス状に配
列し、上記第１の導電体層は各メモリセルで行方向に
共通に接続し、上記第３の導電体層は隣り合つたメモリセル間
の前記第１の導電体層の下に配置したことを特徴
とする不揮発性半導体メモリ。４前記第１、第３の導電体層の重なり部にはさ
らに前記第２の導電体層が重なつて配置されてい
る特許請求の範囲第３項に記載の不揮発性半導体
メモリ。