JPH0436467B2 - - Google Patents
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- JPH0436467B2 JPH0436467B2 JP29315185A JP29315185A JPH0436467B2 JP H0436467 B2 JPH0436467 B2 JP H0436467B2 JP 29315185 A JP29315185 A JP 29315185A JP 29315185 A JP29315185 A JP 29315185A JP H0436467 B2 JPH0436467 B2 JP H0436467B2
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- gate electrode
- transistor
- mos transistor
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は電気的にデータの書換えが可能な不
揮発性半導体メモリに関する。
揮発性半導体メモリに関する。
[発明の技術的背景とその問題点]
例えば100Å程度の薄いシリコン酸化膜を介し
て浮遊ゲートに電子を注入したり、放出したりす
ることによりデータのプログラムを行なう不揮発
性半導体メモリ(以下、EEPROMと称する)は
よく知られている。このようなEEPROMのメモ
リセルは従来第11図に示すように、浮遊ゲート
及び制御ゲートを持つデータ記憶用の二重ゲート
構造MOSトランジスタ1と、これに直列接続さ
れた選択用のエンハンスメント型のMOSトラン
ジスタ2とから構成されている。また、選択用の
MOSトランジスタ2のドレインは列線3に接続
され、ゲート記憶用のMOSトランジスタ1のソ
ースは例えばアースに接続されている。
て浮遊ゲートに電子を注入したり、放出したりす
ることによりデータのプログラムを行なう不揮発
性半導体メモリ(以下、EEPROMと称する)は
よく知られている。このようなEEPROMのメモ
リセルは従来第11図に示すように、浮遊ゲート
及び制御ゲートを持つデータ記憶用の二重ゲート
構造MOSトランジスタ1と、これに直列接続さ
れた選択用のエンハンスメント型のMOSトラン
ジスタ2とから構成されている。また、選択用の
MOSトランジスタ2のドレインは列線3に接続
され、ゲート記憶用のMOSトランジスタ1のソ
ースは例えばアースに接続されている。
このような構成のメモリセルの素子構造の一例
を第12図に示す。第12図aはこのメモリセル
のパターン平面図であり、第12図bは同図aの
a−a′線に添つた断面図である。第12図におい
て、p型のシリコン半導体基板11の表面には
n+半導体領域12,13及び14が互いに分離
して形成されている。このうち一つの領域12は
上記選択用のMOSトランジスタ2のドレインと
列線3の配線を構成している。領域13は上記選
択用のMOSトランジスタ2のソース及び上記デ
ータ記憶用のMOSトランジスタ1のドレインを
構成している。さらに領域14は上記トランジス
タ1のソースを構成している。上記領域12と1
3との間の基板11上には、図示しないゲート絶
縁膜を介して、不純物がドープされて低抵抗化さ
れた多結晶シリコン層で構成されたトランジスタ
2のゲート電極15が横方向に延長して形成され
ている。上記領域13と14との間の基板11上
には、図示しないゲート絶縁膜を介して、不純物
がドープされて低抵抗化され、電気的に浮遊状態
にされている多結晶シリコン層で構成されたトラ
ンジスタ1の浮遊ゲート電極16が形成されてい
る。なお、この浮遊ゲート電極16には図中左下
がりの斜め線が施してある。さらに領域13と1
4との間の上記浮遊ゲート電極16上には、図示
しないゲート絶縁膜を介して、不純物がドープさ
れて低抵抗化された多結晶シリコン層で構成され
たトランジスタ1の制御ゲート電極17が横方向
に延長して形成されている。また、上記n+型半
導体領域13と上記浮遊ゲート電極16とは一部
分で、前記したように100Å程度の薄い絶縁膜1
8を介して重なり合つている。
を第12図に示す。第12図aはこのメモリセル
のパターン平面図であり、第12図bは同図aの
a−a′線に添つた断面図である。第12図におい
て、p型のシリコン半導体基板11の表面には
n+半導体領域12,13及び14が互いに分離
して形成されている。このうち一つの領域12は
上記選択用のMOSトランジスタ2のドレインと
列線3の配線を構成している。領域13は上記選
択用のMOSトランジスタ2のソース及び上記デ
ータ記憶用のMOSトランジスタ1のドレインを
構成している。さらに領域14は上記トランジス
タ1のソースを構成している。上記領域12と1
3との間の基板11上には、図示しないゲート絶
縁膜を介して、不純物がドープされて低抵抗化さ
れた多結晶シリコン層で構成されたトランジスタ
2のゲート電極15が横方向に延長して形成され
ている。上記領域13と14との間の基板11上
には、図示しないゲート絶縁膜を介して、不純物
がドープされて低抵抗化され、電気的に浮遊状態
にされている多結晶シリコン層で構成されたトラ
ンジスタ1の浮遊ゲート電極16が形成されてい
る。なお、この浮遊ゲート電極16には図中左下
がりの斜め線が施してある。さらに領域13と1
4との間の上記浮遊ゲート電極16上には、図示
しないゲート絶縁膜を介して、不純物がドープさ
れて低抵抗化された多結晶シリコン層で構成され
たトランジスタ1の制御ゲート電極17が横方向
に延長して形成されている。また、上記n+型半
導体領域13と上記浮遊ゲート電極16とは一部
分で、前記したように100Å程度の薄い絶縁膜1
8を介して重なり合つている。
第12図のような構造のメモリセルにおいて、
トランジスタ1の浮遊ゲート電極16に電子を注
入してデータの書込みを行なう場合には、制御ゲ
ート電極17を高電位、例えば+20Vに設定す
る。これにより、容量結合によつて浮遊ゲート電
極16の電位が高められ、浮遊ゲート電極16と
n+型半導体領域13との間の電界が強くなり、
薄い絶縁膜18を通じて浮遊ゲート電極16に電
子の注入が起こる。この結果、このトランジスタ
1の閾値電圧が上昇する。
トランジスタ1の浮遊ゲート電極16に電子を注
入してデータの書込みを行なう場合には、制御ゲ
ート電極17を高電位、例えば+20Vに設定す
る。これにより、容量結合によつて浮遊ゲート電
極16の電位が高められ、浮遊ゲート電極16と
n+型半導体領域13との間の電界が強くなり、
薄い絶縁膜18を通じて浮遊ゲート電極16に電
子の注入が起こる。この結果、このトランジスタ
1の閾値電圧が上昇する。
他方、データの消去を行なう場合、すなわち浮
遊ゲート電極16に捕獲されている電子を放出す
る場合には、制御ゲート電極17を低電位、例え
ばアースの0Vに設定し、かつトランジスタ2の
ゲート電極15及びn+型半導体領域12を高電
位に設定する。これによりトランジスタ2がオン
状態となつてn+型半導体領域13が高電位にさ
れ、浮遊ゲート電極16とn+型半導体領域13
との間にはデータの書込み時とは反対の向きで電
界が強くなり、この結果、薄い絶縁膜18を通じ
て浮遊ゲート電極16から電子の放出が起こり、
トランジスタ1の閾値電圧が降下する。
遊ゲート電極16に捕獲されている電子を放出す
る場合には、制御ゲート電極17を低電位、例え
ばアースの0Vに設定し、かつトランジスタ2の
ゲート電極15及びn+型半導体領域12を高電
位に設定する。これによりトランジスタ2がオン
状態となつてn+型半導体領域13が高電位にさ
れ、浮遊ゲート電極16とn+型半導体領域13
との間にはデータの書込み時とは反対の向きで電
界が強くなり、この結果、薄い絶縁膜18を通じ
て浮遊ゲート電極16から電子の放出が起こり、
トランジスタ1の閾値電圧が降下する。
第13図は上記第11図に示すような構成のメ
モリセル内のトランジスタ1の制御ゲート電圧
VCGとドレイン電流IDの関係を示す特性曲線図
である。図中の曲線21はデータのプログラムが
行われていないときの初期状態での特性であり、
曲線22は浮遊ゲート電極に電子が注入されてデ
ータが書き込まれた後の特性であり、曲線23は
浮遊ゲート電極から電子が放出されてデータが消
去された後の特性である。このようなメモリセル
において、データのプログラムを行なうことによ
り、始めて第13図の曲線21の特性であつたも
のが順次平行移動して曲線22もしくは曲線23
の特性に移る。
モリセル内のトランジスタ1の制御ゲート電圧
VCGとドレイン電流IDの関係を示す特性曲線図
である。図中の曲線21はデータのプログラムが
行われていないときの初期状態での特性であり、
曲線22は浮遊ゲート電極に電子が注入されてデ
ータが書き込まれた後の特性であり、曲線23は
浮遊ゲート電極から電子が放出されてデータが消
去された後の特性である。このようなメモリセル
において、データのプログラムを行なうことによ
り、始めて第13図の曲線21の特性であつたも
のが順次平行移動して曲線22もしくは曲線23
の特性に移る。
第14図は上記従来のEEPROMセルをマトリ
クス状に配列して集積回路する場合の、従来のセ
ルアレイの構成を示す回路図である。すなわち複
数のEEPROMセル30が行方向及び列方向にマ
トリクス状に配列されている。そして同一行に配
列された複数のセル30のトランジスタ2のゲー
ト電極は複数の行線311,312…のうちの一つ
に共通に接続されている。さらに同一行に配列さ
れた複数のセル30のトランジスタ1の制御ゲー
ト電極は複数の制御ゲート線321,322…のう
ちの一つに共通に接続されている。また同一列に
配列された複数のセル30のトランジスタ2のド
レインは複数の列線331,332…33oのうち
の一つに共通に接続されている。
クス状に配列して集積回路する場合の、従来のセ
ルアレイの構成を示す回路図である。すなわち複
数のEEPROMセル30が行方向及び列方向にマ
トリクス状に配列されている。そして同一行に配
列された複数のセル30のトランジスタ2のゲー
ト電極は複数の行線311,312…のうちの一つ
に共通に接続されている。さらに同一行に配列さ
れた複数のセル30のトランジスタ1の制御ゲー
ト電極は複数の制御ゲート線321,322…のう
ちの一つに共通に接続されている。また同一列に
配列された複数のセル30のトランジスタ2のド
レインは複数の列線331,332…33oのうち
の一つに共通に接続されている。
次にこのようなセルアレイを持つメモリセルの
データの書込み及び消去動作を第15図のタイミ
ングチヤートを用いて説明する。いま例えば一つ
の行線311と一つの列線331との交差点に位置
しているセル30についてはデータの書き込みを
行ない、一つの行線311と一つの列線332との
交差点に位置しているセル30についてはデータ
の消去を行なうものとする。まず、行線311が
選択されてその電位が高電位にされる。これと同
時にこの行線311に対応した行の制御ゲート線
321の電位も高電位にされる。このとき、デー
タの書込み、消去にかかわらず二つの列線331,
332の電位は例えば低電位にされる。このとき
上記二つのセル30では前記のようにして浮遊ゲ
ート電極に電子の注入が行われる。この後、制御
ゲート線321の電位を低電位に戻し、さらに列
線322の電位を高電位にする。これにより行線
311と列線332との交差点に位置しているセル
では前記のようにして浮遊ゲート電極から電子が
放出され、データの消去が行われる。このように
してメモリセル30に対するデータの書込み及び
消去が行われる。
データの書込み及び消去動作を第15図のタイミ
ングチヤートを用いて説明する。いま例えば一つ
の行線311と一つの列線331との交差点に位置
しているセル30についてはデータの書き込みを
行ない、一つの行線311と一つの列線332との
交差点に位置しているセル30についてはデータ
の消去を行なうものとする。まず、行線311が
選択されてその電位が高電位にされる。これと同
時にこの行線311に対応した行の制御ゲート線
321の電位も高電位にされる。このとき、デー
タの書込み、消去にかかわらず二つの列線331,
332の電位は例えば低電位にされる。このとき
上記二つのセル30では前記のようにして浮遊ゲ
ート電極に電子の注入が行われる。この後、制御
ゲート線321の電位を低電位に戻し、さらに列
線322の電位を高電位にする。これにより行線
311と列線332との交差点に位置しているセル
では前記のようにして浮遊ゲート電極から電子が
放出され、データの消去が行われる。このように
してメモリセル30に対するデータの書込み及び
消去が行われる。
しかしながら、上記の説明から明らかなよう
に、従来のEEPROMセルを使用してセルアレイ
では、データの書込みの期間と消去の期間とが
別々に必要である。つまり異なるセルの浮遊ゲー
ト電極について同時に電子と放出を行なうことが
できず、データの書き換えに時間がかかるという
欠点がある。
に、従来のEEPROMセルを使用してセルアレイ
では、データの書込みの期間と消去の期間とが
別々に必要である。つまり異なるセルの浮遊ゲー
ト電極について同時に電子と放出を行なうことが
できず、データの書き換えに時間がかかるという
欠点がある。
またこのようなセルでは、トンネル効果を利用
して浮遊ゲート電極との間で電子の授受を行なう
ことによつてデータの書込み及び消去を行なうよ
うにしている。このため、電子が前記絶縁膜18
(第12図)中を通過し、この絶縁膜に電子がト
ラツプされたりすることによつてこの絶縁膜が劣
化する。このため、通常のEEPROMではデータ
の書換え回数が104ないし105程度しか保障されて
いない。ところが、従来のような構造のセルで
は、マトリクス状に配列して集積回路化すると、
制御ゲート電極(第12図の17)を行線毎に共
通化する必要があるため、データの書込みと消去
を行なおうとすると、電子を放出してデータを消
去をすべきセルについてもいつたん書込みが行わ
れてしまう。すなわち電子の放出の前に必ず電子
の注入という過程が存在する。従つて、最悪の場
合は1回のデータの書換えで、前記絶縁膜中を電
子が2回通過することになる。仮にこれが1回で
済むようになれば、データの書換え回数は2倍に
増加することになる。
して浮遊ゲート電極との間で電子の授受を行なう
ことによつてデータの書込み及び消去を行なうよ
うにしている。このため、電子が前記絶縁膜18
(第12図)中を通過し、この絶縁膜に電子がト
ラツプされたりすることによつてこの絶縁膜が劣
化する。このため、通常のEEPROMではデータ
の書換え回数が104ないし105程度しか保障されて
いない。ところが、従来のような構造のセルで
は、マトリクス状に配列して集積回路化すると、
制御ゲート電極(第12図の17)を行線毎に共
通化する必要があるため、データの書込みと消去
を行なおうとすると、電子を放出してデータを消
去をすべきセルについてもいつたん書込みが行わ
れてしまう。すなわち電子の放出の前に必ず電子
の注入という過程が存在する。従つて、最悪の場
合は1回のデータの書換えで、前記絶縁膜中を電
子が2回通過することになる。仮にこれが1回で
済むようになれば、データの書換え回数は2倍に
増加することになる。
[発明の目的]
この発明は上記のような事情を考慮してなされ
たものであり、その目的は1回のデータ書換えの
際に電子が絶縁膜を通過する回数を最大で1回と
し、これによつてデータの書換え回数を従来より
も増加させることができ、さらに各セルに対して
同時にデータの書込みもしくは消去を行なうこと
ができ、これによつてデータの書換え時間の短縮
を図ることができる不揮発性半導体メモリセルを
提供することにある。
たものであり、その目的は1回のデータ書換えの
際に電子が絶縁膜を通過する回数を最大で1回と
し、これによつてデータの書換え回数を従来より
も増加させることができ、さらに各セルに対して
同時にデータの書込みもしくは消去を行なうこと
ができ、これによつてデータの書換え時間の短縮
を図ることができる不揮発性半導体メモリセルを
提供することにある。
[発明の概要]
上記目的を達成するため、この発明にあつて
は、第1の導電体層をゲート電極とする第1の
MOSトランジスタ、電気的に浮遊状態にされた
第2の導電体層をゲート電極とする第2のMOS
トランジスタ及び第3の導電体層をゲート電極と
する第3のMOSトランジスタそれぞれのソース、
ドレイン間の電流通路を直列接続して直列回路を
構成し、上記第1と第2の導電体層間を第1の容
量で結合し、上記第2と第3の導電体層間を第2
の容量で結合し、上記第2の導電体層と上記第2
のMOSトランジスタのソース間を第3の容量で
結合し、第1の導電体層は行線に、第1のMOS
トランジスタのドレインは列線に、第3のMOS
トランジスタのソースは共通ソース線にそれぞれ
接続し、列線及び第3の導電体層の電位を低電位
に、かつ行線の電位を高電位に設定して第2の導
電体層から第1の導電体層に電荷を放出させ、列
線及び行線の電位を高電位に、かつ第3の導電体
層の電位を低電位に設定して第3の導電体層から
第2の導電体層に電荷を注入することによつて、
データのプログラムを行なうようにしている。
は、第1の導電体層をゲート電極とする第1の
MOSトランジスタ、電気的に浮遊状態にされた
第2の導電体層をゲート電極とする第2のMOS
トランジスタ及び第3の導電体層をゲート電極と
する第3のMOSトランジスタそれぞれのソース、
ドレイン間の電流通路を直列接続して直列回路を
構成し、上記第1と第2の導電体層間を第1の容
量で結合し、上記第2と第3の導電体層間を第2
の容量で結合し、上記第2の導電体層と上記第2
のMOSトランジスタのソース間を第3の容量で
結合し、第1の導電体層は行線に、第1のMOS
トランジスタのドレインは列線に、第3のMOS
トランジスタのソースは共通ソース線にそれぞれ
接続し、列線及び第3の導電体層の電位を低電位
に、かつ行線の電位を高電位に設定して第2の導
電体層から第1の導電体層に電荷を放出させ、列
線及び行線の電位を高電位に、かつ第3の導電体
層の電位を低電位に設定して第3の導電体層から
第2の導電体層に電荷を注入することによつて、
データのプログラムを行なうようにしている。
[発明の実施例]
以下、図面を参照してこの発明の一実施例を説
明する。
明する。
第1図はこの発明に係る不揮発性半導体メモリ
セルで使用されるメモリセルの1個分の構成を示
すものであり、第1図aはパターン平面図、第1
図bは同図aのa−a′線に添つた断面図、第1図
cは同図aのb−b′線に添つた断面図である。p
型シリコン半導体基板41の表面にはn+型半導
体領域42,43,44a及び44bと45が互
いに分離して形成されている。上記領域42と4
3との間の基板41上にはゲート絶縁膜46を介
して、不純物がドープされて低抵抗化された多結
晶シリコン層47が横方向に延長して形成されて
いる。また上記領域44a及び44bと45との
間の基板41上にはゲート絶縁膜48を介して、
不純物がドープされて低抵抗化された多結晶シリ
コン層49が横方向に延長して形成されている。
さらに、上記領域43と44a及び44bとの間
の基板41上、並びに上記n+型半導体領域43
上にはゲート絶縁膜50を介して、電気的に浮遊
状態にされている多結晶シリコン層51が一体的
に形成されている。
セルで使用されるメモリセルの1個分の構成を示
すものであり、第1図aはパターン平面図、第1
図bは同図aのa−a′線に添つた断面図、第1図
cは同図aのb−b′線に添つた断面図である。p
型シリコン半導体基板41の表面にはn+型半導
体領域42,43,44a及び44bと45が互
いに分離して形成されている。上記領域42と4
3との間の基板41上にはゲート絶縁膜46を介
して、不純物がドープされて低抵抗化された多結
晶シリコン層47が横方向に延長して形成されて
いる。また上記領域44a及び44bと45との
間の基板41上にはゲート絶縁膜48を介して、
不純物がドープされて低抵抗化された多結晶シリ
コン層49が横方向に延長して形成されている。
さらに、上記領域43と44a及び44bとの間
の基板41上、並びに上記n+型半導体領域43
上にはゲート絶縁膜50を介して、電気的に浮遊
状態にされている多結晶シリコン層51が一体的
に形成されている。
さらに上記多結晶シリコン層47の一部は比較
的膜厚が薄くされた絶縁膜52を介して上記多結
晶シリコン層51と重なり合つていると共に、こ
の多結晶シリコン層51の一部は比較的膜厚が薄
くされた絶縁膜53を介して上記多結晶シリコン
層49と重なり合つている。
的膜厚が薄くされた絶縁膜52を介して上記多結
晶シリコン層51と重なり合つていると共に、こ
の多結晶シリコン層51の一部は比較的膜厚が薄
くされた絶縁膜53を介して上記多結晶シリコン
層49と重なり合つている。
このような構成のメモリセルの等価回路を第2
図に示す。第2図中のエンハンスメント型の
MOSトランジスタ61は上記n+型半導体領域4
2をドレインD1、n+型半導体領域43をソー
スS1とし、上記多結晶シリコン層47をゲート
電極G1として構成されている。またMOSトラ
ンジスタ62は上記n+型半導体領域43をドレ
インD2、n+型半導体領域44a及び44bを
ソースS2とし、上記多結晶シリコン層51をゲ
ート電極G2として構成されている。ただし、こ
のトランジスタ62では多結晶シリコン層51が
電気的に浮遊状態にされており、このゲート電極
G2は一般にいわれる浮遊ゲート電極となつてい
る。エンハンスメント型のMOSトランジスタ6
3は上記n+型半導体領域44a及び44bをド
レインD3、n+型半導体領域45をソースS3
とし、上記多結晶シリコン層49をゲート電極G
3として構成されている。さらに上記多結晶シリ
コン層47の一部と上記多結晶シリコン層51と
の重なり部分において構成される容量結合によ
り、トランジスタ61のゲート電極G1とトラン
ジスタ62の浮遊ゲート電極G2との間には容量
64が接続されている。同様に、上記多結晶シリ
コン層51の一部と上記多結晶シリコン層49と
の重なり部分において構成される容量結合によ
り、トランジスタ62の浮遊ゲート電極G2とト
ランジスタ63のゲート電極G3との間には容量
65が接続されている。さらに上記多結晶シリコ
ン層51はトランジスタ62のドレインD2とな
るn+型半導体領域43上にも形成されているの
で、この多結晶シリコン層51とこのn+型半導
体領域43との重なり部分において構成される容
量結合により、トランジスタ62の浮遊ゲート電
極G2とドレインD2との間には容量66が接続
されている。なお、上記n+型半導体領域42と
45とは配線としても使用される。
図に示す。第2図中のエンハンスメント型の
MOSトランジスタ61は上記n+型半導体領域4
2をドレインD1、n+型半導体領域43をソー
スS1とし、上記多結晶シリコン層47をゲート
電極G1として構成されている。またMOSトラ
ンジスタ62は上記n+型半導体領域43をドレ
インD2、n+型半導体領域44a及び44bを
ソースS2とし、上記多結晶シリコン層51をゲ
ート電極G2として構成されている。ただし、こ
のトランジスタ62では多結晶シリコン層51が
電気的に浮遊状態にされており、このゲート電極
G2は一般にいわれる浮遊ゲート電極となつてい
る。エンハンスメント型のMOSトランジスタ6
3は上記n+型半導体領域44a及び44bをド
レインD3、n+型半導体領域45をソースS3
とし、上記多結晶シリコン層49をゲート電極G
3として構成されている。さらに上記多結晶シリ
コン層47の一部と上記多結晶シリコン層51と
の重なり部分において構成される容量結合によ
り、トランジスタ61のゲート電極G1とトラン
ジスタ62の浮遊ゲート電極G2との間には容量
64が接続されている。同様に、上記多結晶シリ
コン層51の一部と上記多結晶シリコン層49と
の重なり部分において構成される容量結合によ
り、トランジスタ62の浮遊ゲート電極G2とト
ランジスタ63のゲート電極G3との間には容量
65が接続されている。さらに上記多結晶シリコ
ン層51はトランジスタ62のドレインD2とな
るn+型半導体領域43上にも形成されているの
で、この多結晶シリコン層51とこのn+型半導
体領域43との重なり部分において構成される容
量結合により、トランジスタ62の浮遊ゲート電
極G2とドレインD2との間には容量66が接続
されている。なお、上記n+型半導体領域42と
45とは配線としても使用される。
このように上記第1図のメモリセルは、3個の
MOSトランジスタ61ないし63のソース、ド
レイン間を直列接続した直列回路と、3個の容量
64ないし66とで構成されている。なお、上記
トランジスタ62のソースS2もしくはトランジ
スタ63のドレインD3であるn+型半導体領域
44a及び44bは二つの領域に分離されている
が、これは一つの領域として構成するようにして
もよい。
MOSトランジスタ61ないし63のソース、ド
レイン間を直列接続した直列回路と、3個の容量
64ないし66とで構成されている。なお、上記
トランジスタ62のソースS2もしくはトランジ
スタ63のドレインD3であるn+型半導体領域
44a及び44bは二つの領域に分離されている
が、これは一つの領域として構成するようにして
もよい。
次にこのような構成のセルにおけるデータの読
み出し、書込み及び消去動作について説明する。
まず、データの読み出しはトランジスタ61のゲ
ート電極G1とトランジスタ63のゲート電極G
3とを“1”レベルに設定する。これによりトラ
ンジスタ61及び63がオンする。すなわち、前
記第1図bの断面図において多結晶シリコン層4
7と49の下部の基板41の表面に反転層が形成
される。このとき、トランジスタ62の浮遊ゲー
ト電極G2に予め電子が注入されているとする。
このときこのトランジスタ62の閾値電圧は高く
されているように見える。このとき、このトラン
ジスタ62の浮遊ゲート電極G2、すなわち第1
図bの断面図において多結晶シリコン層51の下
部のn+半導体領域43と44a及び44bとの
間の基板42の表面には反転層は形成されない。
すなわち、このトランジスタ62はオフのままで
ある。よつてトランジスタ61ないし63を介し
て流れる電流パスはできない。このとき、予めト
ランジスタ61のドレインD1を“1”レベルに
設定しておけば、読み出しデータとしてこの
“1”レベルが得られる。
み出し、書込み及び消去動作について説明する。
まず、データの読み出しはトランジスタ61のゲ
ート電極G1とトランジスタ63のゲート電極G
3とを“1”レベルに設定する。これによりトラ
ンジスタ61及び63がオンする。すなわち、前
記第1図bの断面図において多結晶シリコン層4
7と49の下部の基板41の表面に反転層が形成
される。このとき、トランジスタ62の浮遊ゲー
ト電極G2に予め電子が注入されているとする。
このときこのトランジスタ62の閾値電圧は高く
されているように見える。このとき、このトラン
ジスタ62の浮遊ゲート電極G2、すなわち第1
図bの断面図において多結晶シリコン層51の下
部のn+半導体領域43と44a及び44bとの
間の基板42の表面には反転層は形成されない。
すなわち、このトランジスタ62はオフのままで
ある。よつてトランジスタ61ないし63を介し
て流れる電流パスはできない。このとき、予めト
ランジスタ61のドレインD1を“1”レベルに
設定しておけば、読み出しデータとしてこの
“1”レベルが得られる。
他方、データの読み出し時にトランジスタ62
の浮遊ゲート電極G2からは予め電子が放出され
ている場合、このトランジスタ62の浮遊ゲート
電極G2は正極性に帯電し、その閾値電圧は低く
されているように見える。このときこのトランジ
スタ62はオン状態になつている。従つて、この
場合にはトランジスタ61ないし63を介して流
れる電流パスができる。そして、予めトランジス
タ61のドレインD1を“1”レベルに、トラン
ジスタ63のソースをアース電位(0V)にそれ
ぞれ設定しておけば、トランジスタ61のドレイ
ンD1の“1”レベルがトランジスタ61ないし
63を介してアースに放電され、読み出しデータ
として“0”レベル(アース電位)が得られる。
の浮遊ゲート電極G2からは予め電子が放出され
ている場合、このトランジスタ62の浮遊ゲート
電極G2は正極性に帯電し、その閾値電圧は低く
されているように見える。このときこのトランジ
スタ62はオン状態になつている。従つて、この
場合にはトランジスタ61ないし63を介して流
れる電流パスができる。そして、予めトランジス
タ61のドレインD1を“1”レベルに、トラン
ジスタ63のソースをアース電位(0V)にそれ
ぞれ設定しておけば、トランジスタ61のドレイ
ンD1の“1”レベルがトランジスタ61ないし
63を介してアースに放電され、読み出しデータ
として“0”レベル(アース電位)が得られる。
上記セルに対するデータの書込みもしくは消去
は、トランジスタ62の浮遊ゲート電極G2に電
子を注入するかもしくは浮遊ゲート電極G2から
電子を放出させることにより行われる。そして、
この電子の注入、放出はトランジスタ61のドレ
インD1、すなわち第1図aのn+半導体領域4
2の電位の設定のみにより行われる。このとき、
トランジスタ61のゲート電極G1は高電位に、
トランジスタ63のゲート電極G3は0Vにそれ
ぞれ保つ。
は、トランジスタ62の浮遊ゲート電極G2に電
子を注入するかもしくは浮遊ゲート電極G2から
電子を放出させることにより行われる。そして、
この電子の注入、放出はトランジスタ61のドレ
インD1、すなわち第1図aのn+半導体領域4
2の電位の設定のみにより行われる。このとき、
トランジスタ61のゲート電極G1は高電位に、
トランジスタ63のゲート電極G3は0Vにそれ
ぞれ保つ。
ここで、電子の放出を行なう場合にはn+半導
体領域42を0Vに設定する。いま容量64によ
り容量結合で、トランジスタ61のゲート電極G
1の高電位によつてトランジスタ62の浮遊ゲー
ト電極G2の電位が上昇しようとする。ところ
が、この容量64による容量結合が小さいため、
浮遊ゲート電極G2の電位の上昇は極くわずかで
ある。このため、前記多結晶シリコン層47と5
1との重なり部分で電界が高くなり、浮遊ゲート
電極G2からゲート電極G1に対して電子の放出
が行われる。
体領域42を0Vに設定する。いま容量64によ
り容量結合で、トランジスタ61のゲート電極G
1の高電位によつてトランジスタ62の浮遊ゲー
ト電極G2の電位が上昇しようとする。ところ
が、この容量64による容量結合が小さいため、
浮遊ゲート電極G2の電位の上昇は極くわずかで
ある。このため、前記多結晶シリコン層47と5
1との重なり部分で電界が高くなり、浮遊ゲート
電極G2からゲート電極G1に対して電子の放出
が行われる。
他方、電子の注入を行なう場合にはn+型半導
体領域42を高電位に設定する。するとオン状態
にされているトランジスタ61を介してトランジ
スタ62のドレインD2に領域42の高電位が供
給され、さらに容量66を介してこのトランジス
タ61の浮遊ゲート電極G2の電位が容量結合に
より上昇する。このため、前記多結晶シリコン層
47と51との重なり部分での電界が低くなる
が、前記多結晶シリコン層51と49との重なり
部分での電界が高くなり、ゲート電極G3から浮
遊ゲート電極G2に対して電子の注入が行われ
る。
体領域42を高電位に設定する。するとオン状態
にされているトランジスタ61を介してトランジ
スタ62のドレインD2に領域42の高電位が供
給され、さらに容量66を介してこのトランジス
タ61の浮遊ゲート電極G2の電位が容量結合に
より上昇する。このため、前記多結晶シリコン層
47と51との重なり部分での電界が低くなる
が、前記多結晶シリコン層51と49との重なり
部分での電界が高くなり、ゲート電極G3から浮
遊ゲート電極G2に対して電子の注入が行われ
る。
このように上記セルでは、トランジスタ61の
ドレインD1の電位の高低のみによつて浮遊ゲー
ト電極G2で電子の授受ができるため、複数のセ
ルをマトリクス状に配列し、集積回路化したとき
に、各セル毎に電子の注入、放出を同時に行なう
ことが可能である。
ドレインD1の電位の高低のみによつて浮遊ゲー
ト電極G2で電子の授受ができるため、複数のセ
ルをマトリクス状に配列し、集積回路化したとき
に、各セル毎に電子の注入、放出を同時に行なう
ことが可能である。
第3図は上記第2図に示すメモリセルを複数個
用いて構成されるメモリセルアレイを備えたメモ
リのブロツク図である。第3図において70はそ
れぞれ上記第2図に示すように3個のMOSトラ
ンジスタ61ないし63と3個の容量64ないし
66で構成されたメモリセルである。これらの複
数個のメモリセル70は行方向及び列方向にマト
リクス状に配列されている。同一行に配列された
複数のセル70の前記ゲート電極G1は複数の行
線711,712…71Mのうちの一つに共通に接
続されている。また同一列に配列された複数のセ
ル70のトランジスタ61のドレインD1は複数
の列線721,722…72Nのうちの一つに共通
に接続されている。また全てのセル70のトラン
ジスタ63のソースS3は所定の電位VSが供給
される共通ソース線73に接続され、さらに全て
のセル70のトランジスタ63のゲート電極G3
はデータの読み出し時に“0”レベル、書き込み
及び消去時“1”レベルにされる制御信号W/
を反転するインバータ74の出力線75に接続さ
れている。そして上記各行線71には行線デコー
ダ76からのデコード出力が供給される。
用いて構成されるメモリセルアレイを備えたメモ
リのブロツク図である。第3図において70はそ
れぞれ上記第2図に示すように3個のMOSトラ
ンジスタ61ないし63と3個の容量64ないし
66で構成されたメモリセルである。これらの複
数個のメモリセル70は行方向及び列方向にマト
リクス状に配列されている。同一行に配列された
複数のセル70の前記ゲート電極G1は複数の行
線711,712…71Mのうちの一つに共通に接
続されている。また同一列に配列された複数のセ
ル70のトランジスタ61のドレインD1は複数
の列線721,722…72Nのうちの一つに共通
に接続されている。また全てのセル70のトラン
ジスタ63のソースS3は所定の電位VSが供給
される共通ソース線73に接続され、さらに全て
のセル70のトランジスタ63のゲート電極G3
はデータの読み出し時に“0”レベル、書き込み
及び消去時“1”レベルにされる制御信号W/
を反転するインバータ74の出力線75に接続さ
れている。そして上記各行線71には行線デコー
ダ76からのデコード出力が供給される。
次にこのようなメモリセルアレイを持つメモリ
のデータの読み出し動作を説明する。まず共通ソ
ース線73の電位VSを0Vに設定し、かつ信号
W/を“0”レベル(0V)に設定して出力線
75を“1”レベルにし、各セル70内のトラン
ジスタ63のゲート電極G3を“1”レベルにす
る。そして、行デコーダ76で選択された行線7
1を“1”レベルにする。すると選択された行線
71と列線72の交点に位置しているメモリセル
70内の浮遊ゲート電極G2の電子の有無に応
じ、前記第2図回路の動作説明と同様にしてデー
タが読み出される。
のデータの読み出し動作を説明する。まず共通ソ
ース線73の電位VSを0Vに設定し、かつ信号
W/を“0”レベル(0V)に設定して出力線
75を“1”レベルにし、各セル70内のトラン
ジスタ63のゲート電極G3を“1”レベルにす
る。そして、行デコーダ76で選択された行線7
1を“1”レベルにする。すると選択された行線
71と列線72の交点に位置しているメモリセル
70内の浮遊ゲート電極G2の電子の有無に応
じ、前記第2図回路の動作説明と同様にしてデー
タが読み出される。
次にこのようなメモリセルアレイを持つメモリ
のデータの書込み及び消去動作を第4図のタイミ
ングチヤートを用いて説明する。なお、このとき
共通ソース線73の電位VSはどのような電位で
あつてもよい。まず、制御信号W/を“1”レ
ベルにしてインバータ74の出力線75を“0”
レベルに設定する。そして次に選択された行線、
例えば行線711のみを高電位に設定する。さら
に電子を放出したいセル、例えば行線711と列
線722との交点に位置しているセル70に対応
した列線722の電位は0Vのまま保ち、他方、電
子を注入したいセル、例えば行線711と列線7
21との交点に位置しているセル70に対応した
列線721の電位は高電位に設定する。すると前
記第2図の等価回路の動作において説明されてい
るように、電子が放出もしくは注入され、上記二
つのセルにおいて並列的に、すなわち同時にデー
タの書込み、消去が行われる。従つて、従来のよ
うにデータの書込みの期間と消去の期間とを別々
に設ける必要がなくなる。この結果、データの書
き換えに要する時間を短縮することができる。さ
らに異なるセルでデータの書込みと消去を同時に
行なつても一つのセルでは1回のデータの書換え
で前記第2図bの中のゲート絶縁膜46,48中
それぞれを電子が通過する回数は1回で済む。こ
れにより、データの書換え回数は従来の2倍に増
加することになる。
のデータの書込み及び消去動作を第4図のタイミ
ングチヤートを用いて説明する。なお、このとき
共通ソース線73の電位VSはどのような電位で
あつてもよい。まず、制御信号W/を“1”レ
ベルにしてインバータ74の出力線75を“0”
レベルに設定する。そして次に選択された行線、
例えば行線711のみを高電位に設定する。さら
に電子を放出したいセル、例えば行線711と列
線722との交点に位置しているセル70に対応
した列線722の電位は0Vのまま保ち、他方、電
子を注入したいセル、例えば行線711と列線7
21との交点に位置しているセル70に対応した
列線721の電位は高電位に設定する。すると前
記第2図の等価回路の動作において説明されてい
るように、電子が放出もしくは注入され、上記二
つのセルにおいて並列的に、すなわち同時にデー
タの書込み、消去が行われる。従つて、従来のよ
うにデータの書込みの期間と消去の期間とを別々
に設ける必要がなくなる。この結果、データの書
き換えに要する時間を短縮することができる。さ
らに異なるセルでデータの書込みと消去を同時に
行なつても一つのセルでは1回のデータの書換え
で前記第2図bの中のゲート絶縁膜46,48中
それぞれを電子が通過する回数は1回で済む。こ
れにより、データの書換え回数は従来の2倍に増
加することになる。
第5図は上記第2図に示すメモリセルを複数個
用いて構成されるメモリセルアレイを備えた上記
とは異なるメモリのブロツク図である。このメモ
リでは、4ビツト単位でデータを取り扱う4ビツ
ト並列型のメモリが示されている。第5図中、7
0はそれぞれメモリセルである。メモリセルアレ
イは4×(行線71の本数)個毎にメモリブロツ
クとして分割されている。それぞれのメモリブロ
ツクでは同一行に4個単位で配列されたセル70
の前記ゲート電極G1(第5図では省略)が複数
の行線711,712…71Mのうちの一つに共通
に接続されている。また同一列に配列された複数
のセル70のトランジスタ61のドレインD1
(第5図では省略)はそれぞれ4本を一組とする
列線72A1ないし72A4,72B1ないし72B4
…のうちのそれぞれ対応する一つに共通に接続さ
れている。
用いて構成されるメモリセルアレイを備えた上記
とは異なるメモリのブロツク図である。このメモ
リでは、4ビツト単位でデータを取り扱う4ビツ
ト並列型のメモリが示されている。第5図中、7
0はそれぞれメモリセルである。メモリセルアレ
イは4×(行線71の本数)個毎にメモリブロツ
クとして分割されている。それぞれのメモリブロ
ツクでは同一行に4個単位で配列されたセル70
の前記ゲート電極G1(第5図では省略)が複数
の行線711,712…71Mのうちの一つに共通
に接続されている。また同一列に配列された複数
のセル70のトランジスタ61のドレインD1
(第5図では省略)はそれぞれ4本を一組とする
列線72A1ないし72A4,72B1ないし72B4
…のうちのそれぞれ対応する一つに共通に接続さ
れている。
上記各メモリブロツクに接続されたそれぞれ4
本の列線72それぞれと4本のデータ入出力線7
81ないし784それぞれとの間には列線選択用の
それぞれ4個のMOSトランジスタ79A1ないし
79A4,79B1ないし79B4…が接続されてい
る。そしてこれらトランジスタ79の各ゲート電
極には列デコーダ80の複数のデコード出力信号
の一つがメモリブロツク毎に並列に供給される。
本の列線72それぞれと4本のデータ入出力線7
81ないし784それぞれとの間には列線選択用の
それぞれ4個のMOSトランジスタ79A1ないし
79A4,79B1ないし79B4…が接続されてい
る。そしてこれらトランジスタ79の各ゲート電
極には列デコーダ80の複数のデコード出力信号
の一つがメモリブロツク毎に並列に供給される。
また上記各メモリブロツクにおいて同一行に配
列された各4個のセル70内の前記ゲート電極G
3(第5図では省略)は共通に接続されている。
これら電極G3の各共通接続点には、ゲート電極
が対応する行線71に接続された複数の各MOS
トランジスタ81の一端が接続され、これら各ト
ランジスタ81の他端には書込み用列デコーダ8
2の複数のデコード出力信号の一つが各メモリブ
ロツク毎に並列に供給される。また全てのセル7
0のソースS3(第5図では省略)は共通ソース
線73に接続されている。
列された各4個のセル70内の前記ゲート電極G
3(第5図では省略)は共通に接続されている。
これら電極G3の各共通接続点には、ゲート電極
が対応する行線71に接続された複数の各MOS
トランジスタ81の一端が接続され、これら各ト
ランジスタ81の他端には書込み用列デコーダ8
2の複数のデコード出力信号の一つが各メモリブ
ロツク毎に並列に供給される。また全てのセル7
0のソースS3(第5図では省略)は共通ソース
線73に接続されている。
次に上記のような構成のメモリにおけるデータ
の読み出し、書込み及び消去動作を説明する。ま
ず、データの読み出し時に選択された行線71の
みが“1”レベルになる。このとき、書込み用列
デコーダ82のデコーダ出力信号CEi(i=1、
2…)は全て“1”レベルになつている。また共
通ソース線73の電位VSは“0”レベルになつ
ている。従つて、行線71が“1”レベルになれ
ば、この行線71に接続されているトランジスタ
81がオン状態となる。ここで書込み用例デコー
ダ82のデコーダ出力信号CEiが“1”レベルな
ので、各メモリセル70内のトランジスタ61と
63(第2図)がオン状態になり、選択された行
線71に接続された各セルブロツク内のそれぞれ
4個のセル70で浮遊ゲート電極G2の電子の蓄
積状態に応じたデータがそれぞれの列線72に読
み出される。そしてメモリブロツクの選択が列デ
コーダ80及び列線選択用のトランジスタ79に
よつてなされ、ここで選択されたメモリブロツク
の4個のセルデータが4本のデータ入出力線78
に並列に読み出される。
の読み出し、書込み及び消去動作を説明する。ま
ず、データの読み出し時に選択された行線71の
みが“1”レベルになる。このとき、書込み用列
デコーダ82のデコーダ出力信号CEi(i=1、
2…)は全て“1”レベルになつている。また共
通ソース線73の電位VSは“0”レベルになつ
ている。従つて、行線71が“1”レベルになれ
ば、この行線71に接続されているトランジスタ
81がオン状態となる。ここで書込み用例デコー
ダ82のデコーダ出力信号CEiが“1”レベルな
ので、各メモリセル70内のトランジスタ61と
63(第2図)がオン状態になり、選択された行
線71に接続された各セルブロツク内のそれぞれ
4個のセル70で浮遊ゲート電極G2の電子の蓄
積状態に応じたデータがそれぞれの列線72に読
み出される。そしてメモリブロツクの選択が列デ
コーダ80及び列線選択用のトランジスタ79に
よつてなされ、ここで選択されたメモリブロツク
の4個のセルデータが4本のデータ入出力線78
に並列に読み出される。
次にデータの書込み及び消去動作を第6図のタ
イミングチヤートを用いて説明する。まず、共通
ソース線73の電位VSは高電位にしておく。そ
して選択された行線71、例えば711のみを
“1”レベルにする。このとき、書込み用列デコ
ーダ82のデコーダ出力信号CE1が選択される
と、この信号が“0”レベルになる。このとき、
これ以外の非選択のデコーダ出力信号CE2…は
全て“1”レベルになる(ただし第6図ではCE
2のみを示している)。ここで上記行線711の電
位が“1”レベルになつているので、各メモリブ
ロツク内でこの行線711に接続されている各4
個のセル70それぞれのゲート電極G1が“1”
レベルにされ、各セル70内のトランジスタ61
(第2図に図示)がオンする。これによりトラン
ジスタ81を介して書込み用列デコーダ82のデ
コード出力信号CE1の0Vが一つのメモリブロツ
ク内の4個のセル70のゲート電極G3に供給さ
れる。従つて、これら4個のセル70では、デー
タ入出力線78に供給され、列線選択用のトラン
ジスタ79A1ないし79A4を介して設定された
列線72A1ないし72A4の電位にそれぞれ基づ
き、先に説明したようにデータの書込みもしくは
消去が行われる。なお、この例では列線72A1
に接続されたセル70ではデータの書込みが行わ
れ、列線72A2に接続されたセル70ではデー
タの消去が行われる。
イミングチヤートを用いて説明する。まず、共通
ソース線73の電位VSは高電位にしておく。そ
して選択された行線71、例えば711のみを
“1”レベルにする。このとき、書込み用列デコ
ーダ82のデコーダ出力信号CE1が選択される
と、この信号が“0”レベルになる。このとき、
これ以外の非選択のデコーダ出力信号CE2…は
全て“1”レベルになる(ただし第6図ではCE
2のみを示している)。ここで上記行線711の電
位が“1”レベルになつているので、各メモリブ
ロツク内でこの行線711に接続されている各4
個のセル70それぞれのゲート電極G1が“1”
レベルにされ、各セル70内のトランジスタ61
(第2図に図示)がオンする。これによりトラン
ジスタ81を介して書込み用列デコーダ82のデ
コード出力信号CE1の0Vが一つのメモリブロツ
ク内の4個のセル70のゲート電極G3に供給さ
れる。従つて、これら4個のセル70では、デー
タ入出力線78に供給され、列線選択用のトラン
ジスタ79A1ないし79A4を介して設定された
列線72A1ないし72A4の電位にそれぞれ基づ
き、先に説明したようにデータの書込みもしくは
消去が行われる。なお、この例では列線72A1
に接続されたセル70ではデータの書込みが行わ
れ、列線72A2に接続されたセル70ではデー
タの消去が行われる。
他方、同一行線711に接続された他のメモリ
ブロツクについては、行線711が“1”レベル
になつているが、書込み用列デコーダ82のデコ
ード出力信号、例えばCE2も“1”レベルにな
つている。このため、セル70のゲート電極G3
も“1”レベルになつているので、これらセル7
0内のトランジスタ61,63はオン状態になつ
ている。また、共通ソース線73の電位VSは高
電位になつている。ところが、列デコーダ80の
デコード出力信号が供給されているトランジスタ
79のうち99A1ないし79A4以外、例えば7
9B1ないし79B4はオフしている。このため、
浮遊ゲート電極G2の電位もドレインD2との容
量結合によつて上昇し、ゲート電極G1とG2と
の間及びゲート電極G2とG3との間それぞれの
電界は低いものとなり、電子の注入もしくは放出
は行われない。なお、上記複数のメモリブロツク
において、データの書き込み及び消去時に非選択
のメモリブロツクについては、非選択メモリブロ
ツクのもののみがオンするようなトランジスタを
介して列線72と共通ソース線73とを接続し、
列線電位と共通ソース線電位とを同電位にするよ
うな構成にしてもよい。
ブロツクについては、行線711が“1”レベル
になつているが、書込み用列デコーダ82のデコ
ード出力信号、例えばCE2も“1”レベルにな
つている。このため、セル70のゲート電極G3
も“1”レベルになつているので、これらセル7
0内のトランジスタ61,63はオン状態になつ
ている。また、共通ソース線73の電位VSは高
電位になつている。ところが、列デコーダ80の
デコード出力信号が供給されているトランジスタ
79のうち99A1ないし79A4以外、例えば7
9B1ないし79B4はオフしている。このため、
浮遊ゲート電極G2の電位もドレインD2との容
量結合によつて上昇し、ゲート電極G1とG2と
の間及びゲート電極G2とG3との間それぞれの
電界は低いものとなり、電子の注入もしくは放出
は行われない。なお、上記複数のメモリブロツク
において、データの書き込み及び消去時に非選択
のメモリブロツクについては、非選択メモリブロ
ツクのもののみがオンするようなトランジスタを
介して列線72と共通ソース線73とを接続し、
列線電位と共通ソース線電位とを同電位にするよ
うな構成にしてもよい。
第7図ないし第10図はそれぞれ前記第1図に
示すメモリセルの代わりに使用可能なセルのパタ
ーン平面図である。これら第7図ないし第10図
それぞれで示されるセルは第1図のものと置換え
が可能であり、第1図と対応する箇所には同一符
号を付してその説明は省略する。例えば、第7
図、第8図のメモリセルでは、第1層目の多結晶
シリコン層49を第3層目の多結晶シリコン層4
7の下側に配置している。フローテイングゲート
への電子の注入、あるいは放出を行なうときは、
トランジスタ61のゲート電極G1を高電位に、
すなわち、第3層目の多結晶シリコン層47を高
電位に設定している。このとき、トランジスタ6
1のドレイン(半導体領域42)を0Vに設定す
ればフローテイングゲートから電子が放出され、
ドレインを高電位に設定すればフローテイングゲ
ートへ電子が注入される。このようなメモリセル
をマトリクス状に配置したときは、トランジスタ
61のゲートとなる第3層目の多結晶半遁導体層
47は、行方向のメモリセルで共通に接続され
る。また、トランジスタ61のドレインは列方向
に共通に接続される。このとき、第3層目の多結
晶半導体層に高電圧が、また、列線に高電圧が印
加される場合を考える。まず、第3層目の多結晶
半導体層に高電圧が印加された場合、この第3層
目の多結晶半導体層の直下のフイールド領域に反
転層が形成されるが、寄生MOSトランジスタが
できない程度にフイールド領域の不純物濃度を高
くする必要がある。また、ドレインに高電圧が印
加された場合、このドレインのN+拡散層と、こ
のドレインと接するフイールド領域の間でブレー
クダウンが発生しない程度にフイールド領域の不
純物濃度を低くする必要がある。すなわち、寄生
MOSトランジスタと、ドレインでのブレークダ
ウンが両方成立する範囲でフイルド領域の不純物
濃度を決定しなければならない。第7図、第8図
のメモリの場合には、フローテイングゲートへの
電子の注入あるいは放出の際に、0Vに設定され
る第1層目の多結晶シリコン層49を、メモリセ
ル間のフイールド部と第3層目の多結晶シリコン
層47との間に配置するようにしているので、こ
の第1層目の多結晶シリコン層49は第3層目の
多結晶シリコン層47による寄生MOSトランジ
スタを防ぐことになる。このため、フイールド領
域の不純物濃度は、ドレインのブレークダウンの
みで決定でき、プロセスマージンが大きくとれる
という効果がある。
示すメモリセルの代わりに使用可能なセルのパタ
ーン平面図である。これら第7図ないし第10図
それぞれで示されるセルは第1図のものと置換え
が可能であり、第1図と対応する箇所には同一符
号を付してその説明は省略する。例えば、第7
図、第8図のメモリセルでは、第1層目の多結晶
シリコン層49を第3層目の多結晶シリコン層4
7の下側に配置している。フローテイングゲート
への電子の注入、あるいは放出を行なうときは、
トランジスタ61のゲート電極G1を高電位に、
すなわち、第3層目の多結晶シリコン層47を高
電位に設定している。このとき、トランジスタ6
1のドレイン(半導体領域42)を0Vに設定す
ればフローテイングゲートから電子が放出され、
ドレインを高電位に設定すればフローテイングゲ
ートへ電子が注入される。このようなメモリセル
をマトリクス状に配置したときは、トランジスタ
61のゲートとなる第3層目の多結晶半遁導体層
47は、行方向のメモリセルで共通に接続され
る。また、トランジスタ61のドレインは列方向
に共通に接続される。このとき、第3層目の多結
晶半導体層に高電圧が、また、列線に高電圧が印
加される場合を考える。まず、第3層目の多結晶
半導体層に高電圧が印加された場合、この第3層
目の多結晶半導体層の直下のフイールド領域に反
転層が形成されるが、寄生MOSトランジスタが
できない程度にフイールド領域の不純物濃度を高
くする必要がある。また、ドレインに高電圧が印
加された場合、このドレインのN+拡散層と、こ
のドレインと接するフイールド領域の間でブレー
クダウンが発生しない程度にフイールド領域の不
純物濃度を低くする必要がある。すなわち、寄生
MOSトランジスタと、ドレインでのブレークダ
ウンが両方成立する範囲でフイルド領域の不純物
濃度を決定しなければならない。第7図、第8図
のメモリの場合には、フローテイングゲートへの
電子の注入あるいは放出の際に、0Vに設定され
る第1層目の多結晶シリコン層49を、メモリセ
ル間のフイールド部と第3層目の多結晶シリコン
層47との間に配置するようにしているので、こ
の第1層目の多結晶シリコン層49は第3層目の
多結晶シリコン層47による寄生MOSトランジ
スタを防ぐことになる。このため、フイールド領
域の不純物濃度は、ドレインのブレークダウンの
みで決定でき、プロセスマージンが大きくとれる
という効果がある。
また、第8図のメモリセルでは、フローテイン
グゲートと、第1及び第3層目の多結晶シリコン
層49,47の重なり部分をフイールド上の第1
及び第3層目の多結晶シリコン層49,47の交
差位置に配置している。これにより以下のような
効果が得られる。例えば、第7図に示すように、
単にフイールド上で第1及び第3層目の多結晶シ
リコン層49,47を交差させた場合でも、第3
層目の多結晶シリコン層47をゲートとする寄生
MOSトランジスタの発生は防止することができ
る。しかし、第3層目の多結晶シリコン層47に
高電圧が印加されたときは、0Vにされた第1層
目の多結晶シリコン層49との間の絶縁膜に強い
電界が加わる。このため、第1、第3層目の多結
晶シリコン層間の絶縁膜の膜厚は、このような電
界で破壊しない程度の厚さにしなければならな
い。ところが、第8図のメモリセルでは、第1、
第3層目の多結晶シリコン層は直接交差している
箇所はなく、その間にはフローテイングゲートが
存在している。このため、第1、第3層目の多結
晶シリコン層相互間の絶縁膜の膜厚は考慮する必
要がなくなり、これによりプロセスの自由度が増
加するという効果が得られる。
グゲートと、第1及び第3層目の多結晶シリコン
層49,47の重なり部分をフイールド上の第1
及び第3層目の多結晶シリコン層49,47の交
差位置に配置している。これにより以下のような
効果が得られる。例えば、第7図に示すように、
単にフイールド上で第1及び第3層目の多結晶シ
リコン層49,47を交差させた場合でも、第3
層目の多結晶シリコン層47をゲートとする寄生
MOSトランジスタの発生は防止することができ
る。しかし、第3層目の多結晶シリコン層47に
高電圧が印加されたときは、0Vにされた第1層
目の多結晶シリコン層49との間の絶縁膜に強い
電界が加わる。このため、第1、第3層目の多結
晶シリコン層間の絶縁膜の膜厚は、このような電
界で破壊しない程度の厚さにしなければならな
い。ところが、第8図のメモリセルでは、第1、
第3層目の多結晶シリコン層は直接交差している
箇所はなく、その間にはフローテイングゲートが
存在している。このため、第1、第3層目の多結
晶シリコン層相互間の絶縁膜の膜厚は考慮する必
要がなくなり、これによりプロセスの自由度が増
加するという効果が得られる。
[発明の効果]
以上説明したようにこの発明によれば、1回の
データ書換えの際に電子が絶縁膜を通過する回数
を最大で1回とし、これによつてデータの書換え
回数を従来よりも増加させることができ、さらに
各セルに対して同時にデータの書込みもしくは消
去を行なうことができ、これによつてデータの書
換え時間の短縮を図ることができる不揮発性半導
体メモリを提供することができる。
データ書換えの際に電子が絶縁膜を通過する回数
を最大で1回とし、これによつてデータの書換え
回数を従来よりも増加させることができ、さらに
各セルに対して同時にデータの書込みもしくは消
去を行なうことができ、これによつてデータの書
換え時間の短縮を図ることができる不揮発性半導
体メモリを提供することができる。
第1図はこの発明に係る不揮発性半導体メモリ
で使用されるメモリセルの1個分の構成を示すも
のであり、第1図aはパターン平面図、第1図b
及び第1図cはそれぞれ断面図、第2図は上記第
1図のメモリセルの等価回路図、第3図は上記第
2図のメモリセルを用いたメモリのブロツク図、
第4図はその動作を示すタイミングチヤート、第
5図は上記第2図のメモリセルを用いた他のメモ
リのブロツク図、第6図はその動作を示すタイミ
ングチヤート、第7図ないし第10図はそれぞれ
この発明に係る不揮発性半導体メモリで使用され
る他のメモリセルのパターン平面図、第11図は
従来のメモリセルの回路図、第12図は上記従来
セルの構造を示すパターン平面図及び断面図、第
13図は上記第11図のメモリセルの特性曲線
図、第14図は上記従来セルを使用したセルアレ
イの回路図、第15図は第14図のセルアレイを
持つメモリの動作を示すタイミングチヤートであ
る。 41…p型のシリコン半導体基板、42,4
3,44,45…n+半導体領域、46,48,
50…ゲート絶縁膜、52,53…絶縁膜、4
7,49,51…多結晶シリコン層、61,6
2,63…MOSトランジスタ、64,65,6
6…容量、D1,D2,D3…ドレイン、S1,
S2,S3…ソース、G1,G3…ゲート電極、
G2…浮遊ゲート電極、70…メモリセル、71
…行線、72…列線、73…共通ソース線、74
…インバータ、75…インバータの出力線、76
…行デコーダ、80…列デコーダ、82…書込み
用列デコーダ。
で使用されるメモリセルの1個分の構成を示すも
のであり、第1図aはパターン平面図、第1図b
及び第1図cはそれぞれ断面図、第2図は上記第
1図のメモリセルの等価回路図、第3図は上記第
2図のメモリセルを用いたメモリのブロツク図、
第4図はその動作を示すタイミングチヤート、第
5図は上記第2図のメモリセルを用いた他のメモ
リのブロツク図、第6図はその動作を示すタイミ
ングチヤート、第7図ないし第10図はそれぞれ
この発明に係る不揮発性半導体メモリで使用され
る他のメモリセルのパターン平面図、第11図は
従来のメモリセルの回路図、第12図は上記従来
セルの構造を示すパターン平面図及び断面図、第
13図は上記第11図のメモリセルの特性曲線
図、第14図は上記従来セルを使用したセルアレ
イの回路図、第15図は第14図のセルアレイを
持つメモリの動作を示すタイミングチヤートであ
る。 41…p型のシリコン半導体基板、42,4
3,44,45…n+半導体領域、46,48,
50…ゲート絶縁膜、52,53…絶縁膜、4
7,49,51…多結晶シリコン層、61,6
2,63…MOSトランジスタ、64,65,6
6…容量、D1,D2,D3…ドレイン、S1,
S2,S3…ソース、G1,G3…ゲート電極、
G2…浮遊ゲート電極、70…メモリセル、71
…行線、72…列線、73…共通ソース線、74
…インバータ、75…インバータの出力線、76
…行デコーダ、80…列デコーダ、82…書込み
用列デコーダ。
Claims (1)
- 【特許請求の範囲】 1 第1の導電体層をゲート電極とする第1の
MOSトランジスタ、電気的に浮遊状態にされた
第2の導電体層をゲート電極とする第2のMOS
トランジスタ及び第3の導電体層をゲート電極と
する第3のMOSトランジスタそれぞれのソース、
ドレイン間の電流通路を直列接続して構成される
直列回路と、 上記第1と第2の導電体層間を結合する第1の
容量と、 上記第2と第3の導電体層間を結合する第2の
容量と、 上記第2の導電体層と上記第2のMOSトラン
ジスタのドレイン間を結合する第3の容量とを具
備したメモリセルを行列方向にマトリクス状に配
列し、 上記第1の導電体層は行線に接続し、 上記第1のMOSトランジスタのドレインは列
線に接続し、 上記第3のMOSトランジスタのソース及びゲ
ートはそれぞれ行方向に配列された各メモリセル
で共通に接続したことを特徴とする不揮発性半導
体メモリ。 2 前記列線及び前記第3の導電体層の電位を低
電位に、かつ前記行線の電位を高電位に設定して
前記第2の導電体層から前記第1の導電体層に電
荷を放出させ、前記列線及び行線の電位を高電位
に、かつ前記第3の導電体層の電位を低電位に設
定して前記第3の導電体層から前記第2の導電体
層に電荷を注入することによつて、データのプロ
グラムを行なうようにした特許請求の範囲第1項
に記載の不揮発性半導体メモリ。 3 第1の導電体層をゲート電極とする第1の
MOSトランジスタ、電気的に浮遊状態にされた
第2の導電体層をゲート電極とする第2のMOS
トランジスタ及び第3の導電体層をゲート電極と
する第3のMOSトランジスタそれぞれのソース、
ドレイン間の電流通路を直列接続して構成される
直列回路と、 上記第1と第2の導電体層間を結合する第1の
容量と、 上記第2と第3の導電体層間を結合する第2の
容量と、 上記第2の導電体層と上記第2のMOSトラン
ジスタのドレイン間を結合する第3の容量とを具
備したメモリセルを行列方向にマトリクス状に配
列し、 上記第1の導電体層は各メモリセルで行方向に
共通に接続し、 上記第3の導電体層は隣り合つたメモリセル間
の前記第1の導電体層の下に配置したことを特徴
とする不揮発性半導体メモリ。 4 前記第1、第3の導電体層の重なり部にはさ
らに前記第2の導電体層が重なつて配置されてい
る特許請求の範囲第3項に記載の不揮発性半導体
メモリ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60293151A JPS62154786A (ja) | 1985-12-27 | 1985-12-27 | 不揮発性半導体メモリ |
US07/218,490 US4845680A (en) | 1985-12-27 | 1988-07-06 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60293151A JPS62154786A (ja) | 1985-12-27 | 1985-12-27 | 不揮発性半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62154786A JPS62154786A (ja) | 1987-07-09 |
JPH0436467B2 true JPH0436467B2 (ja) | 1992-06-16 |
Family
ID=17791076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60293151A Granted JPS62154786A (ja) | 1985-12-27 | 1985-12-27 | 不揮発性半導体メモリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US4845680A (ja) |
JP (1) | JPS62154786A (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1228822B (it) * | 1989-03-23 | 1991-07-04 | Sgs Thomson Microelectronics | Cella di riferimento per la lettura di dispositivi di memoria eeprom. |
WO1990015412A1 (en) * | 1989-06-08 | 1990-12-13 | Sierra Semiconductor Corporation | A high reliability non-volatile memory circuit and structure |
JP2726503B2 (ja) * | 1989-08-09 | 1998-03-11 | 川崎製鉄株式会社 | 集積回路 |
JPH03179780A (ja) * | 1989-12-07 | 1991-08-05 | Fujitsu Ltd | 半導体装置 |
JPH05216001A (ja) * | 1992-02-06 | 1993-08-27 | Nec Corp | Lcd製造装置 |
US5617352A (en) * | 1995-12-13 | 1997-04-01 | The United States Of America As Represented By The Secretary Of The Navy | Non-volatile, bidirectional, electrically programmable integrated memory element implemented using double polysilicon |
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
TWI652683B (zh) * | 2017-10-13 | 2019-03-01 | 力旺電子股份有限公司 | 用於記憶體的電壓驅動器 |
US11017862B2 (en) * | 2018-12-13 | 2021-05-25 | Ememory Technology Inc. | Multi-time programming memory cell and memory cell array with erase inhibit capability |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61265869A (ja) * | 1985-05-14 | 1986-11-25 | ザイコ−ル・インコ−ポレ−テツド | 電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイス |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5862893A (ja) * | 1981-10-09 | 1983-04-14 | Mitsubishi Electric Corp | Mosダイナミツクメモリ |
-
1985
- 1985-12-27 JP JP60293151A patent/JPS62154786A/ja active Granted
-
1988
- 1988-07-06 US US07/218,490 patent/US4845680A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61265869A (ja) * | 1985-05-14 | 1986-11-25 | ザイコ−ル・インコ−ポレ−テツド | 電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイス |
Also Published As
Publication number | Publication date |
---|---|
US4845680A (en) | 1989-07-04 |
JPS62154786A (ja) | 1987-07-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |