KR100234609B1

KR100234609B1 - 반도체 기억 장치

Info

Publication number: KR100234609B1
Application number: KR1019960011363A
Authority: KR
Inventors: 고지 사꾸이; 히로시 나까무라; 도시히꼬 히메노; 쥰이찌 미야모또
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1995-04-17
Filing date: 1996-04-16
Publication date: 1999-12-15
Also published as: KR960039003A; EP0739016A2; JPH08287696A; DE69614299T2; DE69614299D1; US5818756A; US6240022B1; EP0739016A3; EP0739016B1; JP3544743B2; TW312014B

Abstract

본 발명은 반도체 기억 장치에서 디코더부의 트랜스퍼 게이트의 컷오프 특성을 향상시켜 게이트 산화막에 고전압이 인가되는 것을 저지하여 신뢰성을 향상시키는 것을 목적으로 한다.

NAND형 혹은 AND형 EEPROM의 소거 동작시에, 선택 게이트 신호를 V_cc로, 제어 게이트 신호를 V_th로 설정한다.

Description

반도체 기억 장치

제1도는 본 발명의 실시예 1 내지 실시예 3에 관한 반도체 장치의 주요부의 회로 구성도.

제2도는 본 발명의 실시예 4에 관한 반도체 장치의 주요부의 회로 구성도.

제3도는 NAND형 EEPROM 셀의 평면도.

제4도는 제3도의 셀의 단면도.

제5도는 제3도의 셀의 등가 회로도.

제6도는 제3도의 셀 2개분의 등가 회로도.

〈도면의 주요부분에 대한 부호의 설명〉

SGD : 드레인측 선택 게이트 신호선 CG : 메모리 셀 선택 게이트 신호선

SGS : 소스측 선택 게이트 신호선 TG : 트랜스퍼 게이트

BL : 비트선 BLK : 메모리 셀 블록

본 발명은 반도체 기억 장치에 관한 것이며, 특히 복수의 메모리 셀을 접속하여 메모리 셀 유닛(NAND셀, AND셀, DINOR셀)을 구성한 반도체 기억 장치에 관한 것이다.

종래, 반도체 기억 장치의 하나로서, 전기적으로 개서가능한 EEPROM이 알려져 있다. 그 중에서도, 메모리 셀을 복수개 직렬 접속하여 NAND셀 블록을 구성한 NAND셀형 EEPROM은 고집적화가 가능한 것으로서 주목받고 있다.

NAND셀형 EEPROM의 하나의 메모리 셀은, 반도체 기판 위에 절연체를 개재하여 부유 게이트(전하 축적층)와 제어 게이트가 적층된 FETMOS 구조를 갖고, 복수개의 메모리 셀이 인접하는 것끼리 소스·드레인을 공용하는 형태로 직렬 접속되어 NAND셀을 구성한다. 이러한 NAND셀이 매트릭스 배열되어 메모리 셀 어레이가 구성된다.

메모리 셀 어레이의 열방향으로 늘어선 NAND셀의 일단측의 드레인은, 각각 선택 게이트 트랜지스터를 개재하여 비트선에 공통 접속되고, 타단측 소스 역시 선택 게이트 트랜지스터를 개재하여 공통 소스선에 접속되어 있다. 메모리 트랜지스터의 제어 게이트 및 선택 게이트 트랜지스터의 게이트 전극은, 메모리 셀 어레이의 행 방향으로 각각 제어 게이트선(워드선), 선택 게이트선으로 공통 접속된다.

제3도는 EEPROM의 NAND셀의 기본 구성을 나타내는 평면도이고, 제4도 (a) 및 (b)는 그 화살표 A-A, B-B를 따라 절단한 단면도이다. 또, 제5도는 제3도의 NAND셀셀의 등가 회로이다. 이 예에서는 4개의 메모리 셀(M1~M4)과 2개의 선택 트랜지스터(S1, S2)를 그 소스, 드레인 확산층을 공용하는 형태로 직렬 접속하여 NAND셀을 구성하고 있다. 이와 같이 NAND셀이 매트릭스 형태로 배열되어 메모리 어레이가 구성된다.

NAND셀의 드레인 선태 트랜지스터(S1)를 개재하여 비트선(BL)에 접속된다. 또, NAND셀의 소스는 선택 트랜지스터(S2)를 개재하여 접지선에 접속된다. 각 메모리 셀의 제어 게이트(CG1~CG4)는 비트선(BL)과 교차하는 워드선(WL)에 접속된다. 이 실시예는 4개의 메모리 셀로 1개의 NAND셀을 구성하고 있으나, 일반적으로 2의 n승(n-1, 2, ···)개의 메로리 셀로 1개의 NAND셀을 구성할 수 있다.

구체적인 셀 구조를 제4도를 통해 설명한다. P형 실리콘 기판(0) 위에 n웰(1), 다시 p웰(1)을 설치한다. 이 p웰(1) 위에 메모리 셀을 형성하고, 주변 회로는 메모리 셀과 별개의 p웰 위치에 설치한다. NAND셀은, p웰(1) 위의 소자 분리 절연막(2)으로 에워싸인 하나의 영역에, 이 예에서는 4개의 메모리 셀과 그것을 사이에 끼고 2개의 선택 트랜지스터가 형성되어 있다.

각 메모리 셀은 p웰(1) 위에 5~20nm의 열산화막으로 된 제1 게이트 절연막(31)을 개재하여, 50~40nm의 제1층 다결정 실리콘막에 의해 부유 게이트(4)(4₁, 4₂, 4₃, 4₄)가 형성되고, 이 위에 15~40nm의 열산화막으로 된 제 3 게이트 절연막(5)을 개재하여, 100~400nm의 제2층 다결정 실리콘막에 의해 게이트(6)(6₁, 6₂, 6₃, 6₄)가 형성되어 있다. 제어 게이트(6)는 한 방향으로 연속적으로 배설되어 워드선(WL)이 된다.

각 메모리 셀의 소스, 드레인 확산층이 될 n형 층(9)은 인접한 것끼리 공용하는 형태로, 4개의 메모리 셀이 배열 접속되어 있다. NAND셀의 일단의 드레인은, 게이트 전극(4₅)에 의해 구성된 트랜지스터를 개재하여 비트선(8)에 접속되고, 타단의 소스는 게이트 전극(4₆)에 의해 구성된 다른 하나의 선택 트랜지스터를 개재하여 접지선에 접속되어 있다.

2개의 선택 트랜지스터는 p웰(1) 위에 25~40nm의 열산화막으로 된 제2 게이트 절연막(3₂)을 개재하여, 제1층 다결정 실리콘막에 의해 선택 게이트(4)(4₅, 4₆)를 형성하여 구성된다. 이 위에 제3 게이트 절연막(5)을 개재하여 선택 게이트(4₅, 4₆)위에 제2층 다결정 실리콘으로 된 배선(6)(6₅, 6₆)이 형성된다. 여기서, 선택 게이트(4₅, 4₆)와 배선(6₅, 6₆)과는 소정 간격의 관통홀로 접속되어 저 저항화된다.

여기서, 각 메모리 셀의 부유 게이트(4₁~4₄), 제어 게이트(6₁~6₄), 선택 게이트(4₅, 4₆), 선택 게이트 위의 저 저항 배선 (6₅, 6₆)은 각각 채널 길이 방향에 대해서는 동일 에칭·마스크를 사용하여 동시에 패터닝하여 에지를 가지런히 하고 있다. 소스·드레인 확산층이 될 n형층(9)은 이들의 제어 게이트(6₁~6₄) 및 선택 게이트 위의 저 저항 배선(6₅, 6₆)을 마스크로서 비소 또는 인 이온 주입으로 형성된다.

이러한 구성에 있어서, 각 메모리 셀에서의 부유 게이트(4)와 기판(1)간의 결합 용량(C1)은, 부유 게이트(4)와 제어 게이트(6)간의 결합 용량(C2)과 비교하여 작게 설정되어 있다. 이것을 구체적인 셀·파라미터 예를 들어서 설명하면, 패턴 치수는 0.6μm이며, 부유 게이트(4)는 필드 영역 위에 양측 0.6μm씩 연재(延在)시키고 있다. 또, 제1 게이트 절연막(3)에 예를 들면 10nm의 열산화막, 제2 게이트 절연막(5)은 28nm 열산화막이다. 열산화막의 유전율을 ε로 하면,

C1 =ε/0.01이고,

C2 = 3ε/0.028이다. 즉 C1 〈 C2로 된다.

제6도에 이 NAND셀에서의 기입/소거 및 판독의 동작을 설명하기 위한 회로도가 도시되어 있으며, 하기의 (표 7)에 각 게이트의 전위 관계가 표시되어 있다.

먼저, NAND셀을 구성하는 메모리 셀을 일괄하여 소거한다. 이를 위해 이예에서는 NAND셀 내의 전체의 메모리 셀의 제어 게이트(CG1~CG4)를 0V로 하고, 선택 트랜지스터(S1)와 (S2)의 게이트(SG1)와 (SG2) 및, n웰(1)과 메모리 셀을 둘러싸는 p웰(1)을 H 레벨(예를 들면 승압 전위 V'=18V)로 하고, 비트선(BL1, BL2)도 동일한 V' 전위로 한다. 이렇게 하는 것에 의해, 전메모리 셀(1)의 제어 게이트와 p웰(1)간에 전계가 걸려, 부유 게이트(4)로부터 p웰(1)로 터널 효과에 의해 전자가 방출된다. 전 메모리 셀(M1~M4)은 이것에 의해 임계값이 부(-1~-5V)의 방향으로 이동하여, 1상태가 된다. 이렇게 하여 NAND셀의 일괄 소거가 행해진다.

이어서, NAND셀로의 데이터 기입을 한다. 먼저, 비트선(BL)측에 있는 메모리 셀(M4)만을 선택적으로 기입하는 경우, 상기 (표 7)에 도시한 바와 같이 비트선(BL1)측의 선택 트랜지스터(S1)의 게이트(SG1)를 V(예를 들면 5V)로, 소스선측의 선택 트랜지스터(S2)의 게이트(SG2)를 0V로, 제어 게이트(CG4)를 H 레벨(예를 들면 승압 전위 V-12~20V)로, 그리고 그 외의 제어 게이트(CG1~CG3)를 0V와 H 레벨의 중간 전위(예를 들면 1/2 V)로 한다.

이때, 비트선(BL1)을 0V로, 비터선(BL2)을 V(예를 들면 5V)로 한다. 이렇게 하는 것에 의해, 메모리 셀(M4)의 제어 게이트와 n형 확산층(9) 및 P웰(1) 사이에 고전계가 걸린다. 이 결과, p웰(1) 및 n형 확산층(9)으로부터 부유 게이트로 전자 터널 효과에 의해 전자가 주입되고, 임계값이 정(+)의 방향으로 이동하여 임계값이 0V 이상의 상태 0으로 된다. 이때, 선택되지 않은 메모리 셀 열(M5~M8)에 관해서는, 그 채널 전위는 최초 V-V(V는 선택 트랜지스터(S12)의 임계값 전압)이지만 제어 게이트(CG1~CG3)가 0V에서 1/2V로 CG4가 0V에서 V로 상승되면 용량 결합에 의해, 채널 전위가 예를 들면, 1/2V정도로 상승한다. 이때, 선택 트랜지스터(S12)는 차단되고, 선택되지 않은 메모리 셀 열의 채널은 플로팅 상태가 된다. 따라서, 선택되지 않은 메모리 셀의 임계값은 변하지 않는다.

비트선(BL1)측에 있는 메모리 셀(M1~M3)은 제어 게이트 V/2이고 n형 확산층(9) 및 채널부가 0V이므로 기입 모드가 되지만 전계가 약해, 부유 게이트로 전자가 주입되지 못해 메모리 셀의 임계값은 변함없이 1 상태를 계속 유지한다. 또, 1 기입 또는 비선택된 비트선(BL2)측에서는, 메모리 셀(M5~M7)은 제어 게이트(CG1~CG3)가 중간 전위 V/2이고, 각 메모리 셀의 소스·드레인 및 채널부의 전위도 동일하게 거의 V/2이므로, 부유 게이트와 확산층(9) 및 채널부간의 전계는 거의 없고, 부유 게이트로의 전자 주입, 부유 게이트로부터의 전자의 방출은 발생하지 않는다. 따라서 메모리 셀의 임계값은 여전히 1 상태를 계속 유지한다. 또, 비트선(BL2)측에 있는 메모리 셀(M8)은 제어 게이트(CG4)는 H 레벨(V)이나, 소스와 드레인 및 채널부의 전위는 거의 V/2로 되어 기입 모드로 되지만 전계가 약해서 부유 게이트로 전자가 주입되지 못해 메모리 셀의 임계값은 변함없이 1 상태를 계속 유지한다.

이상과 같이 하여 셀(M4)에만 선택적으로 기입이 행해진다. 이어서, NAND셀의 하나 상단의 메모리 셀 (M3)의 기입으로 이행한다. 이때, 메모리 셀(M3)의 제어 게이트(CG3)를 H 레벨(V)로 상승시켜, 메모리 셀(M1, M2, M4)의 제어 게이트(CG1, CG2, CG4)를 중간 전위 V/2로 하고, 선택된 메모리 셀측의 비트선을 0V로 다른 비트선 V(예를 들면 5V)로 한다. 2개의 선택 게이트(S1, S2)의 게이트 전위는 메모리 셀(M4)의 선택 기입시와 다름이 없다. 그러면, 메모리 셀(M4)의 기입과 동일하게 선택적으로 하나 상단의 메모리 셀(M3)의 기입이 가능하다. 이하 동일하게 메모리 셀(M2, M1)에 순차 기입을 행한다.

이상의 기입시에는, H 레벨(V)과 중간 전위(V/2)를 제어 게이트에 인가하지만, H 레벨과 중간 전위에서 흐르는 전류는 터널 전류와 n형층(9)과 p웰(1)간의 접합 리크뿐이므로 10μA 이하이다. 또, 일괄 소거시에는, n웰(1)과 메모리 셀을 포위하는 p웰(1)을 H 레벨(V)로 상승시키지만, H 레벨로부터 흐르는 전류는 터널 전류와 n웰(1)과 p형 기판(0)의 사이의 접합 리크뿐이므로 10μA 이하이다.

따라서, 기입과 소거시의 고전압은 IC에 외부에서 제공되는 5V 정도의 낮은 전압에 의해서도 승압 회로에 의해 만들 수 있다. 더욱이, 선택 기입시에 고전압에서 흐르는 전류가 미소하기 때문에 하나의 제어 게이트에 연결된 메모리 셀은 한번에 전부 기입이 가능하다. 요컨대, 페이지·모드에서의 기입이 가능하여, 그만큼 고속 기입을 할 수 있다.

또, 상기 한 기입, 소거법에서, 터널 전자가 흐르고 있을 때에 메모리 셀의 드레인부와 p웰간의 서페이스·파괴를 일으키지 않고 데이터 개서 회수 및 데이터 유지의 신뢰성이 향상된다. 더욱이, 기입시에 선택 게이트의 게이트 전극(SG) 및 비선택 비트선에는 V(예를 들면 5V) 정도의 전압밖에 걸리지 않으므로, 소자 분리가 용이하고 소자 분리 폭을 종래의 열전자 주입형의 EEPROM과 동일한 정도로 축소할 수 있다.

판독 동작은, 예를 들면 셀(M4)의 데이터를 판독하는 경우에 대하여 설명하면, 2개의 선택 트랜지스터의 게이트(SG1)와 (SG2)를 V(5V)로 하고 트랜지스터를 턴온하고, 비선택의 메모리 셀의 제어 게이트(CG1, CG2) 및 (CG3)에는 기입 상태에 있는 메모리 셀이 턴온할 정도의 H 레벨(예를 들면 5V) 전압을 제공하여, 선택 메모리 셀(M4)의 제어 게이트(CG4)를 L 레벨(예를 들면 0V)로 한다.

그리고, 비트선을 H 레벨(1~5V정도)로, 그리고 소스선은 0V로 한다. 이렇게 하는 것에 의해, 비트선(BL1)으로 전류가 흐르는지의 여하에 의해 메모리 셀(M4)의 0, 1의 판정이 가능하다.

이상, EEPROM을 구성하는 NAND셀의 기본 구성과 동작을 설명했다.

이러한 종래의 NAND셀형 EEPROM에서는, 전 메모리 셀을 일괄해서 소거하는 모드(칩소거) 이외에, 선택 블록만을 소거하는 모드(블록 소거), 적어도 2개 이상의 선택 블록만을 소거하는 모드(멀티·블록 소거)를 기능으로서 허용하고 있다.

제1도는 블록 소거, 혹은 멀티·블록 소거의 설명의 위한 주요부의 회로 구성도이며, 하기 표6에 각 게이트의 전위 관계가 표시되어 있다.

예를 들면, 소거할(선택할) i번째의 NAND 블록(BLKi)과 소거하지 않을(선택안한) j번째의 NAND 블록(BLKj)을 나타낸다. 제어 게이트 신호(CG0~CG15)는 소거를 위해 V(0V)로 되고, 선택 게이트 신호(SGD, SGS)는 V(0V)플로팅(최초 0V로 하고, 그후에 플로팅으로 한다)하게 된다. 선택 블록(BLKi)의 트랜스퍼 게이트 신호(TGi)는 V(5V)가 되면, 트랜지스터(T1i~T18i)가 도통하고, 제어 게이트(CG0i~CG15i)가 V(0V)로 된다. 따라서, 메모리 셀부의 P웰, N웰이 고전압(V)으로 되면 선택 블록(BLKi)의 메모리 셀의 데이터가 소거되어 데이터 1이 된다.

한편, 비선택 블록(BLKi)의 트랜스퍼 게이트 신호(TGj)는 V(0V)이므로, 트랜지스터(T1j~T18j)는 비도통 상태이고, 제어 게이트(CG0j~CG15j) 및, 선택 게이트(SGDj, SGSj)는 플로팅 상태로 된다. 따라서, 메모리 셀부의 P웰, N웰이 고전압(V)으로 되면, CG0j~CG15j 및 SGDj, SGSj는 메모리 셀부의 P웰과 용량 결합에 의해 거의 V로 상승한다. 그 결과, 비선택 블록(BLKj)의 메모리 셀의 P웨-부유 게이트간의 전계는 작아서, 메모리 셀의 데이터는 소거되지 않는다.

이상이 블록 소거의 설명이었으나, 이러한 종래의 블록 소거 동작에서는 2가지의 문제가 있었다.

하나의 문제점은, 전술한 설명에서, 선택 블록의 선택 게이트(SGDi)와 (SGSi)의 전위이다. 블록 소거시에 선택 블록의 트랜스퍼 게이트 신호(TGi)는 Vcc(5V)이므로, 메모리 셀부의 P웰이 고전압 V로 되면, 선택 게이트(SGDi)와 (SGSi)도 비선택 블록(BLKj)의 선택 게이트(SGDj)와 (SGSj)와 동일하게 P웰과의 용량 결합에 의해 상승하려고 하나, 트랜지스터(T1i)와 (T18i)와가 도통 상태에 있기 때문에, 제어 게이트(SGDi)와 (SGSi)의 전하는 V(0V) 플로팅인 게이트 신호(SGD)와 (SGS)측으로 흘러버린다.

예를 들면, 16M NAND셀형 EEPROM으로 가늠해 보면, 선택 게이트 신호(SGD) 혹은 SGS의 배선 용량은 7.1PF이고, 선택 게이트(SGDi) 혹은 (SGSi)의 배선 용량은 2PF이다. 소거 전압(V)을 20V, 트랜지스터(T1i), 혹은 (T18i)의 기판 바이어스-V(-5V)의 시의 임계값 전압을 0.43V(트랜스퍼 게이트용의 트랜지스터의 임계값 전압은 낮고, 또, 기판 바이어스 효과도 약하게 되게 설계되어 있다)의 조건에서, 선택 게이트(SGDi) 혹은 (SGSi)의 전위를 계산하면, 4.4V로 된다. 따라서, 16M에서는, 선택 게이트의 산화막 두께는 320Å이므로, 이 산화막에 가해지는 전계는 4.9MV/cm가 된다. 16M에서는, 선택 게이트의 산화막 두께가 320Å으로 비교적 두껍기 때문에, 그다지 문제가 되지 않았지만, 선택 게이트의 산화막 두께도 고밀도화함에 따라, 얇게 되어 예를 들면 32M에서 180Å, 64M에서 90Å을 예정하고 있어서, 이경우, 산화막에 걸리는 전계는 10MV/cm를 초과해, 산화막을 파과하는 등의 신뢰성 향상의 문제로 되는 것이 자명하다.

또 하나의 문제점은 트랜스퍼 게이트용의 트랜지스터는 기입시에, 제어 게이트 고전압 V로 인가하기 위해, 임계 전압을 낮게, 또 기판 바이어스 효과도 약하게 설계하고 있다. 예를 들면, 기판 바이어스 0V, -5V, -18V 때의 임계값 전압을 각각 +0.21V, +0.43V, +0.67V로 되게 설계되어 있다. 따라서, 비선택 블록(BLKj)의 제어 게이트(CG0j~CG15j)가 소거시에, p웰과의 용량 결합에 의해, 고전압 V로 상승할 때에 트랜지스터(T2j~T17j)가 충분히 차단되지 않고, 리크 전류가 큰 경우, 제어 게이트(CG0j~CG15j)의 전위가 저하하여, 비선택 블록이 오소거 되어 버린다. 또, 선택 게이트(SGDj)와 (SGSj)의 전위도 트랜지스터(T1j)와 (T18j)와의 리크에 의해 저하하면, 제어 게이트 아래의 산화막을 파괴하는 등의 신뢰성의 문제가 생긴다.

이와 같이, 종래의 NAND셀형 EEPROM에서는 블록 소거시에 선택 게이트 신호를 V=0V플로팅으로 하고 있기 때문에, 소거(선택) 블록의 선택 게이트의 전위가 저하하고, 선택 게이트의 트랜지스터의 산화막에 고전압이 걸려 산화막을 파괴하는 등의 신뢰성상 문제가 있었다.

또, 트랜스퍼 게이트의 트랜지스터는 기입시에 고전압을 제어 게이트로 전달할 목적으로, 그 임계값 전압은 낮고, 또 기판 바이어스 효과가 약하게 설계되어 있다. 이 때문에, 비선택 블록의 트랜스퍼 게이트용의 트랜지스터에서 채널 리크가 큰 경우, 메모리 셀의 오소거, 선택 게이트의 산화막을 파괴하는 등의 신뢰성상 문제가 있었다.

본 발명은 상기 사항을 고려하여 안출한 것이며, 그 목적은, 블록 소거시에 선택 블록의 선택 게이트용 트랜스퍼 게이트, 및 비선택 블록의 전체 트랜스퍼 게이트의 도통을 방지할 수 있고, 메모리 셀의 오소거, 선택 게이트의 산화막의 파괴를 방지하여 신뢰성 향상을 도모할 수 있는 불휘발성 반도체 기억 장치를 제공하는데 있다.

상기 문제를 해결하기 위하여 본 발명에서는, 다음과 같은 구성을 채용하고 있다.

(1) 먼저, 문제점 1에 대해서는, 소거시에 선택 게이트 신호(SGD) 및 (SGS)를 트랜스퍼 게이트용의 트랜지스터가 차단되게, V, 혹은(V-V) 이상(V는 트랜스퍼 게이트용 트랜지스터의 임계값 전압)으로 한다. 또는, V혹은(V-V) 이상까지 충전하고 그후에 플로팅하게 한다.

(2) 또, 문제점 2에 대해서는, 소거시에 제어 게이트 신호를 V(0V) 이상으로 예를 들면 0.7V로 한다. 그 결과, 비선택 블록의 트랜스퍼 게이트용 트랜지스터의 차단 특성을 현저하게 향상한다. 그것은, 제어 게이트 신호를 예를 들면 0.7V로 함으로써, 트랜스퍼 게이트용 트랜지스터의 소스 전위가 0.7V로 된 것과 동등하고, 이 경우, 게이트가 0V, 트랜스퍼 게이트용 트랜지스터의 P형 기판(메모리셀부의 N웰, P웰과는 분리되어 있다)은 0V이므로, 기판 바이어스를 -0.7V, 게이트를 -0.7V인가한 상태의 트랜지스터와 동등의 차단 특성이 되는 것에 의한다.

(3) 또, 문제점 1과 2에 대해서는 다른 수단으로서, 선택 블록의 트랜스퍼 게이트 신호를 거의 V로 한다. 이것은 제어 게이트 0V를 전달할 수 있는 전압이며, 필요이상 상승하지 않는다. 그것에 의해, 선택 블록의 선택 게이트의 전하가 소거시에 선택 게이트 신호측으로 빠지는 것을 방지할 수 있다.

본 발명에 의하면, 블록 소거시에, 선택 블록 선택 게이트용 트랜스퍼 게이트, 및 비선택 블록의 전체 트랜스퍼 게이트의 도통을 방지할 수 있고, 메모리 셀의 오소거, 선택 게이트의 산화막의 파괴를 방지하는 것이 가능하게 된다.

이하 도면을 참조하면서 본 발명의 실시예를 설명한다.

제1도는 본 발명의 제1~3의 실시예에 관한 반도체 기억 장치의 메모리 셀어레이 및 선택 게이트 신호, 제어 게이트 신호 및 트랜스퍼 게이트의 구성을 나타내는 회로 구성도이다. 하기 표 1은 제1도의 주요 노드의 실시예 1에서의 전위 관계를 나타내고 있다.

예를 들면, i번째의 NAND 블록 BLKi을 소거(선택)하고, j번째의 NAND 블록 BLKj를 소거(선택)하지 않는 경우에 대하여 설명한다.

제어 게이트 신호(CG0~CG15)는 소거를 위해 V(0V)로 하고, 선택 게이트 신호(SGD, SGS)는 V-V로 한다. 여기서, V는, 외부 공급 전원 전압이며 5V 이어도 3.3V 이어도, 또 더욱 낮은 전압이라도 좋다. 또, V는 트랜스퍼 게이트용 트랜지스터의 임계값 전압과 동등한 전압이다.

또, 선택 블록 BLKi의 트랜스퍼 게이트 신호(TGi)는 V(5V)가 되면, 트랜지스터(T2i~T17i)가 도통하고, 제어 게이트(CG0i~CG15i)가 V(0V)가 된다. 따라서, 메모리 셀부의 P웰, N웰이 고전압(V)로 되면, 선택 블록(BLKi)의 메모리 셀의 데이터가 소거되고, 데이터 1이 된다. 한편, 선택 게이트(SGDi, SGSi)는 메모리 셀부의 P웰, N웰이 고전압 V로 되기 전의 V의 시에, 트랜지스터(T1i)와 (T18i)가 도통하기 때문에 V-V(V는 트랜지스터(T1i, T18i)의 임계값 전압)로 충전되어 있다. 그것은, 트랜지스터(T1i)와 (T18i)에 관하여, 그 게이트(TGi)가 V이고, 그 드레인은 V, 또는 V-V이기 때문에, 트랜지스터(T1i)와 (T18i)는 5극관 동작 영역(포화 동작 영역)에서 도통하고, V-V[V는 트랜지스터(T1i, T18i)의 임계값 전압]까지 충전되기 때문이다. 따라서, 메모리 셀부의 P웰, N웰이 고전압(V)이 되면, 선택 게이트(SGDi, SGSi)도 P웰과의 용량 결합으로 상승한다. SGDi, SGSi의 전위가 V-V로부터 조금이라도 상승하면, 트랜지스터(T1i, T18i)는 차단되고, SGDi SGSi의 노드는 플로팅하게 된다. 그 결과, 메모리 셀부의 V로 되면, SGDi SGSi의 전위도 거의 V-V+V이 된다. 따라서, 메모리 셀부의 P웰의 전위가 V이고, 선택 게이트의 전위가 V-V+V이므로, 선택 게이트의 산화막에는 V-V만 걸리기 때문에, 산화막의 파괴는 일어나지 않는다. 또, 트랜지스터(T1i, T18i)에 관해서는, 그 드레인, 소스, 게이트의 전위는, 각각, V-V+VV(또는 V-V)이고, 후술하는 비선택 블록(BLKj)의 트랜지스터(T1j~T18j)의 드레인, 소스, 게이트의 상대적인 전위 관계는, 거의 동등하다. 트랜스퍼 게이트의 P형 기판은 V이므로, 드레인-기판간의 정션 내압이 V-V+V이상이 되도록 설계한다.

한편, 비선택 블록(BLKj)의 트랜스퍼 게이트 신호(TGj)는 Vss(0V)이므로, 트랜지스터(T1i~T18j)는 비도통 상태에 있고, 제어 게이트(CG0j~CG15j) 및, 선택 게이트(SGDj, SGSj)는 플로팅 상태로 된다. 따라서, 메모리 셀부의 P웰, N웰이 고전압(V)으로 되면, CG0j~CG15j, 및 SGDj, SGSj는 메모리 셀부의 P웰과의 용량 결합에 의해, 거의 V로 상승한다. 그 결과, 비선택 블록(BLKj)의 메모리 셀의 P웰 부유 게이트간의 전계는 적어서 메모리 셀의 데이터는 소거되지 않는다. 이때, 트랜지스터(T2j-T17j)의 드레인, 소스, 게이트의 전위는 각각 V, V, V이고, 트랜지스터(T1j, T18j)의 드레인, 소스, 게이트의 전위는 각각 V, V(또는 V-V), V이다.

[실시예 2]

하기 표2는 제1도의 주요 노드의 실시예 2에서의 전위 관계를 나타내고 있다.

예를 들면, i번째의 NAND 블록(BLKi)을 소거(선택)하고, j번째의 NAND 블록(BLKj)을 소거(선택)하지 않는 경우에 대하여 설명한다. 제어 게이트 신호(CG0~CG15)는 0V 이상의 VL 예를 들면 0.7V로 한다. VL 전위는 제어 게이트 신호 발생 회로의 트랜지스터의 임계값 전압을 이용하여 설정해도 좋고, 또, VL 전위 발생기를 설치해 이것으로부터 발생시켜도 좋다. 제어 게이트 신호를 0V 이상으로 한것에 의해, 비선택 블록의 트랜스퍼 게이트용 트랜지스터(T2j~T17j)에서는, 등가적으로 부(-)의 기판 바이어스와 부(-)의 게이트 전압이 인가된 것과 동등하게 되고, 차단 특성이 현저하게 향상된다. 이것은, 제어 게이트 신호를 예를 들면 VL=0.7V로 함으로써, 트랜지스터(T2j~T17j)의 소스 전압이 0.7V, 게이트 전압이 0V, P형 기판이 0V이므로, 소스 전위를 0V, 게이트 전압을 -0.7V, P형 기판을 -0.7V로 한상태의 트랜지스터와 동등의 차단 특성이 되기 때문이다. 이것에 의해, 비선택의 제어 게이트(CG0j~CG15j)가 소거시에 P웰과의 용량 결합에 의해, V정도까지 상승할 경우에, CG0j~CG15j의 전하가 트랜지스터(T2j~T17j)를 개재하여, 제어 게이트 신호측으로 빠지지 않고, 효율 좋게 부트스트랩이 작용하여 비선택 블록(BLKj)의 메모리 셀에서는 소거가 일어나지 않는다.

또, 실시예 2에서는, 선택 게이트 신호(SGD, SGS)를 V, 또는 V-V로 한 경우(실시예1)와의 조합으로 설명했으나, 하기 표3과 같이, 제어 게이트 신호만을 VL로 한 경우에 있어서도 본 발명은 유효하다.

[실시예 3]

표4는 제1도의 주요 노드의 실시예 3의 경우의 전위 관계를 나타내고 있다.

예를 들면, i번째의 NAND 블록 BLKi을 소거(선택)하고, j번째의 NAND 블록(BLKj)을 소거(선택)하지 않는 경우에 대하여 설명한다. 제어 게이트 신호(CG0~CG15)는 소거를 위해 V(0V)로 하고, 선택 게이트 신호(SGD, SGS)는 V, 또는 V-V로 한다. 또, 선택 블록의 트랜스퍼 게이트 신호(TGi)는 V이상으로 한다. 여기서 V는 트랜지스터(T2i~T17j)의 임계값 전압이다. 따라서, 트랜지스터(T1i~T18i)가 도통하고, 제어 게이트(CGOi~CG15i)가 V(0V)로 된다. 따라서, 메모리 셀부의 P웰, N웰이 고전압 V로 되면, 선택 블록(BLKi)의 메모리 셀의 데이터가 소거되어 데이터 1이 된다. 한편 선택 게이트(SGDi, SGSi)는 메모리 셀부의 P웰, N웰이 고전압 V로 되기 전의 V일 때에, 트랜지스터(T1i, T18i)가 도통하고 있지만, 그 게이트인 TGi가 V이므로, 거의 V이다. 따라서, 메모리 셀부의 P웰, N웰이 고전압 V로 되면, 선택 게이트(SGDi, SGSi)의 전위도 V까지 상승한다.

[실시예 4]

한편, 본 발명은 NAND셀형 EEPROM에 한정되지 않고, 그 외의 불휘발성 메모리, 예를 들면 AND 구조, DINOR 구조의 EEPROM에도 적용할 수 있다. 그외, 본 발명의 요지를 이탈하지 앓은 범위에서 여러 가지로 변형하여 실시할 수 있다.

여기서, AND셀형 EERPOM에 적용한 경우의 회로 구성도를 제2도에 도시한다.

제2도의 도면에서 WL(WL0i, WL1i~WL31i, WL0j, WL1j-WL32j)는 제어 게이트, ST1i, ST2i, ST1j, ST2j는 선택 게이트, D(D0, D1~Dn)는 주비트선, S는 셀·소스선, LBni, LBnj는 로컬 비트선, LSni, LSnj는 로컬 소스선, AND는 AND셀 블록을 나타내고 있다.

표5는 제2도의 주요 노드의 실시예 4의 경우의 전위 관계를 나타내고 있다. 예를 들어 i번째의 NAND 블록(BLKi)을 소거(선택)하고, j번째의 NAND 블록(BLKj)을 소거(선택)하지 않는 경우에 대하여 설명하고 있다.

이상, 본 발명의 각종 실시예를 설명했으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 취지를 이탈하지 않는 한, 각종의 변형이 가능함은 말할 필요도 없다.

또, 본원 청구 범위의 각 구성 요건에 변기한 도면 참조 번호는 본원 발명의 이하를 용이하게 하기 위한 것이며, 본 원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로서 병기한 것이 아니다.

이상 설명한 바와 같이, 본 발명에 의하면, 디코더부의 트랜스퍼 게이트의 차단 특성이 향상되고, 게이트 산화막에 고전압이 인가되지 않기 때문에, 신뢰성이 향상된다.

Claims

불휘발성 반도체 기억 장치에 있어서, 매트릭스 형으로 배열된 복수 개의 메모리 셀 유닛들을 구비한 메모리 셀 어레이 -상기 메모리 셀 유닛들 각각은 상호 접속된 복수 개의 메모리 셀들 및 상기 메모리 셀 유닛을 비트선에 접속시키기 위한 선택 게이트를 포함하고, 상기 메모리 셀들은 행으로 배열되어 상호 접속된 각각의 제어 게이트을 구비함-; 상기 제어 게이트들에 소정의 전압을 인가하기 위한 복수 개의 제1 공통 게이트선들; 상기 선택 게이트에 소정의 전아을 인가하기 위한 제2 공통 게이트선; 상기 제어 게이트들 중의 대응하는 제어 게이트와 상기 제1 공통 게이트선들을 중의 대응하는 제1 공통 게이트선의 사이에 각기 개재되어, 제어 신호에 응답하여 상기 제어 게이트들 중의 상기 대응하는 제어 게이트와 상기 제1 공통 게이트선들 중의 상기 대응하는 제1 공통 게이트선을 상호 접속시키기 위한 제1 트랜스퍼 게이트들; 상기 선택 게이트와 상기 제2 공통 게이트선의 사이에 개재되어, 상기 제어 신호에 응답하여 상기 선택 게이트와 상기 제2 공통 게이트선을 상호 접속시키기 위한 제2 트랜지스퍼 게이트; 상기 제1 및 제2 트랜스퍼 게이트들에 상기 제어 신호를 공급하여 각 메모리 셀 유닛의 제어 게이트들 및 선택 게이트를 선택하기 위한 행 선택 회로; 상기 비트선들을 선택하기 위한 열 선택 회로; 및 상기 메모리 셀들에 저장된 데이터를 소거할 때 접지 전압보다 높고 전원 전압보다 높지 않은 양의 전압을 상기 제2 공통 게이트선에 인가하기 위한 제1 전압 발생 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 전원 전압 및 상기 전원 전압보다 상기 제1 및 제1 트랜스퍼 게이트들의 임계 전압만큼 낮은 전압 중 어느 하나를 발생시키고, 상기 메모리 셀들에 저장된 데이터를 소거할 때 상기 발생된 전압을 상기 제1 공통 게이트선들에 인가하기 위한 제2 전압 발생 회로를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서, 상기 전지 전압은 상기 제2 트랜스퍼 게이트의 게이트에 인가되고, 상기 양의 전압은 0.7 V이며, 상기 반도체 기억 장치의 기판의 전압은 상기 접지 전압인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
불휘발성 반도체 기억 장치에 있어서, 적어도 제1 및 제2 블록들을 갖는 메모리 셀 어레이 -상기 블록들 각각은 매트릭스 형으로 배열된 복수 개의 메모리 셀 유닛들을 포함하고, 상기 메모리 셀 유닛들 각각은 상호 접속된 복수 개의 메모리 셀들 및 상기 메모리 셀 유닛을 비트선에 접속시키기 위한 선택 게이트를 포함하고, 상기 메모리 셀들은 행으로 배열되어 상호 접속된 각각의 제어 게이트들을 구비함-; 상기 제어 게이트들에 소정의 전압을 인가하기 위한 복수 개의 제1 공통 게이트선들; 상기 선택 게이트에 소정의 전압을 인가하기 위한 제2 공통 게이트선; 상기 제1 블록 내의 상기 제어 게이트들 중의 대응하는 제어 게이트와 상기 제1 공통 게이트선들 중의 대응하는 제1 공통 게이트선의 사이에 각기 개재되어, 제1 제어 신호에 응답하여 상기 제1 블록 내의 상기 제어 게이트들 중의 상기 대응하는 제어 게이트와 상기 제1 공통 게이트선들 중의 상기 대응하는 제1 공통 게이트선을 상호 접속시키기 위한 제1 트랜스퍼 게이트들; 상기 제1 블록 내의 상기 선택 게이트와 상기 제2 공통 게이트선의 사이에 개재되어, 상기 제1 제어 신호에 응답하여 상기 제1 블록 내의 상기 선택 게이트와 상기 제2 공통 게이트선을 상호 접속시키기 위한 제2 트랜스퍼 게이트; 상기 제2 블록 내의 상기 제어 게이트들 중의 대응하는 제어 게이트와 상기 제1 공통 게이트선들 중의 대응하는 제1 공통 게이트선의 사이에 각기 기재되어, 상기 제1 제어 신호의 전압과 상이한 전압을 가진 제2 제어 신호에 응답하여 상기 제2 블록 내의 상기 제어 게이트들 중의 상기 대응하는 제어 게이트와 상기 제1 공통 게이트선들 중의 상기 대응하는 제1 공통 게이트선을 상호 접속시키기 위한 제3 트랜스퍼 게이트들; 상기 제2 블록 내의 상기 선택 게이트와 상기 제2 공통 게이트선의 사이에 개재되어, 상기 제2 제어 신호에 응답하여 상기 제2 블록 내의 상기 선택 게이트와 상기 제2 공통 게이트선을 상호 접속시키기 위한 제4트랜스퍼 게이트; 상기 제1 및 제2 트랜스퍼 게이트들에 상기 제1 제어 신호를 공급하고 상기 제3 및 제4 트랜스퍼 게이트들에 상기 제2 제어 신호를 공급하여, 상기 제1 및 제2 블록들 중 어느 하나를 선택하고, 상기 제1 및 제2 블록들 중 선택된 블록 내의 제어 게이트들 및 선택 게이트를 선택하기 위한 행 선택 회로; 상기 비트선들을 선택하기 위한 열 선택 회로; 및 접지 전압보다 높고 전원 전압보다 높지 않은 양의 전압을 발생시키고, 상기 메모리 셀들에 저장된 데이터를 소거할 때 상기 발생된 전압을 상기 제2 공통 게이트선들에 인가하기 위한 제1 전압 발생 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제4항에 있어서, 상기 전원 전압 및 상기 전원 전압보다 상기 제1 및 제2 트랜스퍼 게이트들의 임계 전압만큼 낮은 전압 중 어느 하나를 발생시키고, 상기 메모리 셀들에 저장된 데이터를 소거할 때 상기 발생된 전압을 상기 제1 공통 게이트선들에 인가하기 위한 제2 전압 발생 회로를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제5항에 있어서, 상기 접지 전압은 상기 제2 트랜스퍼 게이트의 게이트에 인가되고, 상기 양의 전압은 0.7 V이며, 상기 반도체 기억 장치의 기판의 전압은 상기 접지 전압인 것을 특징으로 하는 불휘발성 반도체 기억 장치.