JP2009253144A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】ゲート電極PGが、隣り合う素子分離膜間のアクティブエリアAA上にゲート絶縁膜11を介してゲート長方向に離間して並設されている。ゲート電極PGを構成する多結晶シリコン層14は、アクティブエリアAAの片脇に位置する素子分離膜の上面上に張り出す一端部14aと、アクティブエリアAAの逆脇に位置する素子分離膜の上面上に張り出す他端部14bとを備えており、一端部14aの長さL1と一端部14bの長さL2が互いに異なっている。
【選択図】図4
Description
以下、本発明をNAND型フラッシュメモリ装置の周辺回路領域を構成するワード線転送トランジスタ部の構造に適用した第1の実施形態について図面を参照しながら説明する。
この図1に示すように、フラッシュメモリ装置1は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイArと、このメモリセルアレイArの各メモリセルの読出/書込/消去を行う周辺回路PCとを具備して構成される。尚、メモリセルアレイArはメモリセル領域M内に構成され、周辺回路PCは周辺回路領域P内に構成される。
図4(b)に示すように、複数の転送ゲートトランジスタWTは、シリコン基板2の表層に設けられるシャロートレンチアイソレーション(Shallow Trench Isolation)構造の素子分離領域STIによって素子分離されたそれぞれ島状の複数のアクティブエリアAAに対し高耐圧トランジスタとして構成されている。複数の転送ゲートトランジスタWTは、所定の一方向(ゲート長方向)に並設されており、これら一行のトランジスタWTが直交方向(ゲート幅方向)に複数行配列されている。
(1−1)ゲート長方向に隣り合う両ゲート電極PG−PG(14)間が構造的に接続(離間距離D1=0)
(1−2)ゲート長方向に隣り合うゲート電極間距離D2(>D1)、但し、素子分離領域STI上で対称構造(張出部14aの長さL1=張出部14bの長さL2)
(1−3)ゲート長方向に隣り合うゲート電極間距離D3(D>D3>D2、Dは素子分離領域STIのゲート長方向幅)、但し、素子分離領域STI上で対称構造(張出部14aの長さL1=張出部14bの長さL2)
(2−1)ゲート長方向に隣り合うゲート電極間距離D4(=D/2)、但し、素子分離領域STI上で非対称構造(張出部14aの長さL1<>張出部14bの長さL2)
(2−2)ゲート長方向に隣り合うゲート電極間距離D5(=(D+D2)/2)、但し、素子分離領域STI上で非対称構造(張出部14aの長さL1<>張出部14bの長さL2)
(2−3)ゲート長方向に隣り合うゲート電極間距離D6(=(D+D3)/2)、但し、素子分離領域STI上で非対称構造(張出部14aの長さL1<>張出部14bの長さL2)
(3)ゲート長方向に隣り合うゲート電極間距離D(素子分離領域STIの幅とほぼ同一幅)
この図12に示すように、ゲート電極PGの印加電圧Vgを増加すると電流Idが増加するが、この傾向が張出部14a、14bの張出長L1、L2によって変化することが確認されている。
引用文献1に記載の技術思想に比較して素子分離領域STI上のシールドSLDを無くして構成することができ、ゲート長方向のアクティブエリアAA−AA間のデザインルールの余裕度を向上することができる。
素子分離領域STIのゲート長方向中央ではなく何れか一方に片寄った非対称に分断した構造を適用しているため、素子分離領域STIの構造がたとえ浅くてもフィールド反転を防ぐことができる。
図13は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、ヴィアプラグがゲート電極上で且つチャネル領域直上方に形成されているところにある。図13に示すように、ヴィアプラグ15がゲート電極PGを構成する多結晶シリコン層14の上に直接形成されており、トランジスタWTのチャネル領域の直上方に位置して構成されている。なお、前述実施形態と同一部分については同一符号を付して説明を省略する。このような実施形態においても前述実施形態とほぼ同様の作用効果を奏する。
図14は、本発明の第3の実施形態を示すもので、前述実施形態と異なるところは、ヴィアプラグの直上を渡る連結ゲート線(転送ゲート線)が、互いに隣り合う2つのゲート電極毎に分断されている点にある。前述実施形態と同一部分については同一符号または必要に応じて添え字「a〜d」を付加した類似符号を付して説明を省略する。
上記構造の製造方法としては、タングステン層31aおよび31bを連結した1層のタングステン層をCVD法によって形成した後、連結したタングステン層31aおよび31b間の構造を分断するようにエッチング処理する。このようにして上記構造を製造することができる。
Claims (5)
- アクティブエリアを島状に分断する素子分離溝が表層に形成された半導体基板と、
前記半導体基板の素子分離溝内に埋め込まれることにより前記アクティブエリアに隣接して形成された素子分離膜と、
前記アクティブエリア上にゲート絶縁膜を介して形成されたゲート電極であって、一端部および他端部を有し、前記一端部および前記他端部がそれぞれ前記アクティブエリアに隣接した前記素子分離膜上に張り出したゲート電極とを備え、
前記素子分離膜上に張り出した前記ゲート電極の一端部の長さが前記前記素子分離膜上に張り出した前記ゲート電極の他端部の長さと異なる長さに形成されていることを特徴とする半導体装置。 - 前記素子分離膜は、前記所定方向に前記アクティブエリアを複数に分断する素子分離溝内に設けられ、前記アクティブエリアに隣接して形成されることによって前記アクティブエリアが前記所定方向に複数並設され、
前記ゲート電極は、前記複数のアクティブエリア上にゲート絶縁膜を介してそれぞれ前記所定方向に沿って形成され、
前記それぞれのゲート電極は、前記所定方向に沿って互いに同一長に形成されていることを特徴とする請求項1記載の半導体装置。 - 前記素子分離膜上に張り出したゲート電極直上に形成されたヴィアプラグを備えたことを特徴とする請求項1または2記載の半導体装置。
- チャネル領域を挟んだソース/ドレイン領域を含むアクティブエリアを複数の島状に分断する素子分離溝が形成された半導体基板と、
前記半導体基板の素子分離溝内にそれぞれ埋め込まれた素子分離膜であって、上面が前記半導体基板の上面から上方に突出して構成された素子分離膜と、
前記半導体基板の第1アクティブエリア上にゲート絶縁膜を介して当該第1アクティブエリアを平面的に横切って形成された第1のゲート電極であって、当該第1アクティブエリアの片脇に位置する前記素子分離膜上に所定の第1長さで張り出した第1張出部と、当該第1アクティブエリアの片脇とは逆脇に位置する素子分離膜上に前記第1長さとは異なる第2長さで張り出した第2張出部とを備えた第1のゲート電極と、
前記半導体基板の第2アクティブエリア上にゲート絶縁膜を介して当該第2アクティブエリアを平面的に横切って形成された第2のゲート電極であって、当該第2アクティブエリアの片脇に位置する前記素子分離膜上に所定の第3長さで張り出した第3張出部と、当該第2アクティブエリアの片脇とは逆脇に位置する素子分離膜上に前記第3長さとは異なる第4長さで張り出した第4張出部とを備えた第2のゲート電極と、
前記第1のゲート電極の第1張出部の上面上に構成された第1ヴィアプラグと、
前記第1のゲート電極の第2張出部の上面上に構成された第2ヴィアプラグと、
前記第2のゲート電極の第3張出部の上面上に構成された第3ヴィアプラグと、
前記第2のゲート電極の第4張出部の上面上に構成された第4ヴィアプラグと、
前記第2および第3ヴィアプラグの上面上を連結しつつ前記第1および第4ヴィアプラグを非連結にした導電層とを備えたことを特徴とする半導体装置。 - チャネル領域を挟んだソース/ドレイン領域をそれぞれ半導体基板に含む第1および第2のアクティブエリア上にゲート絶縁膜を介してそれぞれのアクティブエリアを平面的に横切って第1および第2のゲート電極を形成する工程であって、第1のアクティブエリアを島状に分断する素子分離溝内に埋め込まれると共に前記半導体基板の上面から上方に突出して当該第1のアクティブエリアの両脇に構成された素子分離膜上に対し互いに異なる長さだけ張り出した第1および第2張出部を備えてなる第1のゲート電極を形成すると共に、第2のアクティブエリアを島状に分断する素子分離溝内に埋め込まれると共に前記半導体基板の上面から上方に突出して当該第2のアクティブエリアの両脇に構成された素子分離膜上に対し互いに異なる長さだけ張り出した第3および第4張出部を備えてなる第2のゲート電極を形成する工程と、
前記第1および第2のゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記第1のゲート電極の第1および第2張出部の上面上にそれぞれ達する第1および第2ホールを形成すると共に、前記層間絶縁膜に前記第2のゲート電極の第3および第4張出部の上面上にそれぞれ達する第3および第4ホールを形成する工程と、
前記第1ないし第4ホール内にそれぞれ第1ないし第4プラグを形成する工程と、
前記層間絶縁膜上に前記第2および第3のプラグの上面上を連結しつつ前記第1および第2のプラグを非連結にした導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
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