JP2008047590A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】セルアレイ形成領域の活性領域もしくは浮遊ゲート電極層の形成領域を第１領域とし当該第１領域の幅寸法よりも広い幅寸法を有する領域を第２領域としたときに、第２領域の耐圧特性を向上できるようにする。
【解決手段】第２領域Ｒ２のうちの少なくとも一部の領域Ｒ２ａ（もしくは全領域Ｒ２）の導電層間絶縁膜５は、その膜厚が第１領域Ｒ１の導電層間絶縁膜５の膜厚に比較して厚く形成されている。これにより、第２領域の耐圧特性を向上できる。
【選択図】図１５

Description

本発明は、半導体基板上の幅寸法に周期性を有する領域を備えた半導体装置およびその製造方法に関する。

この種の半導体装置の一例としてフラッシュメモリ装置等の不揮発性半導体記憶装置が挙げられる。この不揮発性半導体記憶装置は、それぞれ浮遊ゲート電極層を備えた多数のメモリセルが構成されたメモリセル領域と、このメモリセル領域のメモリセルを駆動するための周辺回路が構成された周辺回路領域とに区画されている。

不揮発性半導体記憶装置のメモリセル領域内において、実際にメモリセルが形成される領域（以下、セルアレイ形成領域と称す）では、活性領域や浮遊ゲート電極層が半導体基板表面内の所定方向に対して所定の幅寸法で周期的に配設されている。これにより、所望の特性を備えたメモリセルを多数形成しつつ当該メモリセルの微細化や設計ルールの縮小化が図られている。

他方、メモリセル領域の端部には、所望の電気的特性を保持するためにセルアレイ端領域が設けられている。またセルアレイ形成領域内には電源端子等に電気的に接続するためのウェルコンタクト領域等が設けられている。これらのセルアレイ端領域やウェルコンタクト領域等では、それぞれ所望の電気的特性を保持するため、セルアレイ形成領域における活性領域や浮遊ゲート電極層の幅寸法に比較して当該領域の幅寸法を広く設計する必要がある。尚、特許文献１には、周辺回路領域においてゲート電極上にダミーゲート電極が形成された構造を備えた不揮発性半導体記憶装置が開示されている。
米国特許６５２１９４１号明細書

以下、セルアレイ形成領域の活性領域や浮遊ゲート電極層の形成領域を第１領域（セルアレイ形成領域）とし、当該第１領域の幅寸法よりも広い幅寸法を有する領域（セルアレイ端領域やウェルコンタクト領域等）を第２領域と称する。このとき、設計上では、他領域との絶縁性を確保したりコンタクト面積を確保するため、第１領域と第２領域との境界付近において幅寸法の周期性を保つことができない。

周期性が乱れると、製造時にはフォトリソグラフィによる露光の解像度が低下してしまうため、境界付近の浮遊ゲート電極層を所望の特性を備えた形状に形成することができない。そこで、当該境界付近においても幅寸法の周期性をできる限り変化させないように構成する必要がある。

そこで、第２領域においても半導体基板の表面上の構造は、セルアレイ形成領域と略同様の構造を採用することがある。すなわち、第１領域の浮遊ゲート電極層に対応してダミーゲート電極層を第２領域に設けている。しかし、第１領域の浮遊ゲート電極層に対して書込／消去時に高電界を印加するときには、第２領域のダミーゲート電極層にも高電界が印加されてしまう。

すると、第１領域よりも比較的カップリング比の低い第２領域においては高電界が印加されることにより絶縁膜の絶縁性能が劣化しやすくなる。絶縁膜の絶縁性能が劣化すると電気的構成要素に不具合を生じる原因となる。特に近年、第１領域に形成されるゲート間絶縁膜が薄膜化されてきており、第１領域のゲート間絶縁膜をそのままダミーゲート電極層を覆うための絶縁膜として適用したときには当該絶縁膜の破壊や絶縁性能劣化の虞がある。

本発明は、上記事情に鑑みてなされたもので、その目的は、セルアレイ形成領域の活性領域もしくは浮遊ゲート電極層の形成領域を第１領域とし当該第１領域の幅寸法よりも広い幅寸法を有する領域を第２領域としたときに、第２領域の耐圧特性を向上できるようにした半導体装置およびその製造方法を提供することにある。

本発明の半導体装置は、活性領域が表層内の所定方向に対して所定の幅寸法で周期的に複数形成された第１領域、および前記第１領域に隣接して配設され前記第１領域の幅寸法よりも広い幅寸法で前記活性領域が形成された第２領域が設けられる半導体基板と、前記半導体基板の第１領域および第２領域の活性領域上にそれぞれ形成された第１のゲート絶縁膜と、前記第１領域の第１のゲート絶縁膜上に形成された浮遊ゲート電極層と、前記第２領域の第１のゲート絶縁膜上に形成されたダミーゲート電極層と、前記浮遊ゲート電極層およびダミーゲート電極層を覆うように形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極層とを備え、前記第２のゲート絶縁膜の膜厚は、前記第１領域よりも前記第２領域の少なくとも一部において厚く形成されていることを特徴としている。

本発明の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の導電層を形成する工程と、前記半導体基板の表面内の所定方向に対して所定の第１幅寸法で周期的に複数個のマスクパターンを前記半導体基板の第１領域に形成すると同時に、当該第１領域に隣接した前記半導体基板の第２領域において前記所定方向に対して前記第１幅寸法よりも広い所定の第２幅寸法で第１のマスクパターンを形成する工程と、前記第１のマスクパターンをマスクとして前記第１の導電層、前記第１の絶縁膜、前記半導体基板をエッチングする工程と、該エッチング工程により前記半導体基板に形成された溝内に第２の絶縁膜を埋込む工程と、前記第１領域および前記第２領域の前記第１の導電層および前記第２の絶縁膜それぞれを覆うように第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に対して前記第２領域の少なくとも一部に第２のマスクパターンを形成する工程と、前記第２のマスクパターンをマスクとして前記第１領域の第３の絶縁膜を除去する工程と、該除去工程により露出した前記第１領域の第１の導電層および前記第２領域の第３の絶縁膜を覆うように第４の絶縁膜を形成する工程と、前記第４の絶縁膜上に第２の導電層を形成する工程とを備えたことを特徴としている。

本発明によれば、第２領域の耐圧特性を向上できる。

（第１の実施形態）
以下、本発明の半導体装置をＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について、図１ないし図１６を参照しながら説明する。

図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの等価回路、図１５は、図１に示すメモリセルアレイの端部においてウェルコンタクトを形成する領域における構成を模式的な平面図で示している。

図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１において、そのメモリセルアレイＡｒには、２個の選択ゲートトランジスタＴｒｓと、２個の選択ゲートトランジスタＴｒｓ間に隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｎとからなるＮＡＮＤセルユニットＳＵが行列状に形成されている。

図１中Ｘ方向（ゲート幅方向、ワード線方向）に配列されたメモリセルトランジスタＴｒｎは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓは、共通の選択ゲート線ＳＬで共通接続されている。さらに、選択ゲートトランジスタＴｒｓはビット線コンタクトＣＢを介して図１および図２中のＸ方向に直交するＹ方向（ビット線方向）に延設されるビット線ＢＬに接続されている。

複数のＮＡＮＤセルユニットＳＵは、図２に示すように、図２中Ｙ方向に延びるＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂにより互いに分断されている。メモリセルトランジスタＴｒｎは、Ｙ方向に延びる素子形成領域（アクティブエリア）Ｓａと、所定間隔をもって形成されるＸ方向に延びるワード線ＷＬとの交差部に位置して形成されている。

＜フラッシュメモリ装置１のメモリセル領域Ｍにおけるゲート電極構造について＞
以下、本実施形態の特徴部分となるメモリセル領域Ｍにおけるゲート電極構造について図２および図１５を参照しながら説明する。本実施形態においては、実質的にＮＡＮＤセルユニットＳＵが構成される第１領域Ｒ１（セルアレイ形成領域）と、複数の第１領域Ｒ１の境界領域となる第２領域Ｒ２（セルアレイ端領域、ソース線コンタクト領域、ウェルコンタクト領域に相当）との構造的な違いに特徴を備えているため、この部分を中心に説明する。

図２に示すように、第１領域Ｒ１にはメモリセルアレイＡｒがＹ方向に沿って複数構成されている。第２領域Ｒ２が第１領域Ｒ１に対して隣接して設けられている。第２領域Ｒ２は、複数の第１領域Ｒ１間の境界に位置して境界領域として設けられている。この第２領域Ｒ２には、中央にＹ方向に沿ってソース線コンタクト領域ＣＳが設けられている。このソース線コンタクト領域ＣＳには、ソース線Ｓと電気的な接続を行うためのコンタクトが形成されている。第２領域のソース線コンタクト領域ＣＳの両側にＹ方向に沿ってダミーゲート領域がそれぞれ３つ設けられている。

図１５は、図２のＡ−Ａ線に沿う縦断面図を模式的に示している。
フラッシュメモリ装置１は、半導体基板としてのｐ型のシリコン基板２にメモリセル領域Ｍおよび周辺回路領域（図示せず）が区画されることにより形成されている。図１５に示すように、シリコン基板２の上の第１の素子形成領域Ｓａにソース／ドレイン領域２ａが形成されている。シリコン基板２上の第１の素子形成領域Ｓａおよび第２の素子形成領域Ｓｃに第１のゲート絶縁膜（ゲート酸化膜：トンネル絶縁膜）としての第１の絶縁膜３がそれぞれ形成されている。これらの複数の第１の絶縁膜３の上にはそれぞれ第１の導電層６が複数離間して形成されている。

この第１の導電層６は、第１領域Ｒ１においては浮遊ゲート電極層ＦＧとして形成されている。第１の導電層６は、第２領域Ｒ２においてはダミーゲート電極層ＤＧとして形成されている。このダミーゲート電極層ＤＧは、フォトリソグラフィ時の露光の解像度の低下を防ぐため、第１領域Ｒ１および第２領域Ｒ２間およびその境界領域付近において周期性をできる限り保持するために設けられている。尚、第１の導電層６は、例えばリンや砒素等の不純物がドープされた多結晶シリコンやアモルファスシリコンにより構成されている。

素子分離領域Ｓｂは、複数の第１の導電層６（浮遊ゲート電極層ＦＧおよびダミーゲート電極層ＤＧ）を図１５中Ｘ方向に対して所定幅で且つ所定間隔で構造的に分断すると共に電気的に分離するために設けられている。

この素子分離領域Ｓｂにおいて、シリコン基板２には素子分離溝１２が形成されており、この素子分離溝１２には、第２の絶縁膜として素子分離絶縁膜４が埋込まれている。この素子分離絶縁膜４は、素子分離溝１２の下部側内面に沿って形成されたＴＥＯＳ（Tetra Ethoxy Silane)膜と、このシリコン酸化膜の内側に形成された塗布型絶縁膜との積層構造により構成されている（何れも図示せず）。塗布型絶縁膜は、例えばシリカ系被膜形成用塗布液であるポリシラザン溶液を原料として素子分離溝５の上部側に対してＴＥＯＳ膜に覆われるように形成されている。本実施形態においては、回路設計ルールの縮小化に伴う素子分離領域Ｓｂの幅寸法の縮小化に伴い、素子分離絶縁膜４として、ＴＥＯＳ膜と埋込性に優れた塗布型絶縁膜とを併用した２層構造を採用している。

素子分離絶縁膜４は、その上面位置が素子分離絶縁膜４の両脇に形成された第１の絶縁膜３の上面より高く形成されていると共に第１の導電層６の上面よりも低く形成されている。すなわち、素子分離絶縁膜４はシリコン基板２の表面から上方に突出して形成され、隣接する２つの第１の導電層６を互いに構造的および電気的に分離するように構成されている。

第１領域Ｒ１の第１の導電層６は、Ｘ方向に対して例えば所定の幅寸法Ｗ１（第１幅寸法に相当：例えば７０ｎｍ）で且つ例えば所定間隔で構成されている。また第１領域Ｒ１の素子形成領域Ｓａもまた所定の幅寸法Ｗ１で且つ例えば所定間隔で構成されている。第２領域Ｒ２の第１の導電層６は、Ｘ方向に対して幅寸法Ｗ１よりも広い幅寸法Ｗ２（例えば１００ｎｍ）で且つ例えば所定間隔で構成されている。また第２領域Ｒ２の素子形成領域Ｓａもまた幅寸法Ｗ１よりも広い所定の幅寸法Ｗ２（第２幅寸法に相当）で且つ所定間隔で構成されている。

第１の導電層６および素子分離絶縁膜４を覆うように導電層間絶縁膜５が構成されている。この導電層間絶縁膜５は、第１領域Ｒ１においては隣接する浮遊ゲート電極層ＦＧや当該浮遊ゲート電極層ＦＧおよび制御ゲート電極層ＣＧ間を構造的、電気的に分離するように形成されている。導電層間絶縁膜５は、ゲート間絶縁膜、第２のゲート絶縁膜として機能する。

導電層間絶縁膜５は、例えば、高温酸化膜（ＨＴＯ膜）、ＯＮＯ膜（シリコン酸化膜（酸化膜層）−シリコン窒化膜（窒化膜層）−シリコン酸化膜（酸化膜層））や、ＮＯＮＯＮ膜（シリコン窒化膜（窒化膜層）−シリコン酸化膜（酸化膜層）−シリコン窒化膜（窒化膜層）−シリコン酸化膜（酸化膜層）−シリコン窒化膜（窒化膜層））等の窒化膜と酸化膜との積層構造、もしくは、アルミナ等やその他の絶縁性能を有する材料膜やその複数層からなる積層構造により構成されている。

第２領域Ｒ２の一部領域Ｒ２ａであるソース線コンタクト領域ＣＳおよびソース線コンタクト領域の両側にそれぞれ隣接するダミーゲート領域（図１５参照）に形成される導電層間絶縁膜５の膜厚は、第１領域Ｒ１に形成される膜の膜厚よりも厚く形成されている。尚、導電層間絶縁膜５は、第２領域Ｒ２の全領域の膜厚が第１領域Ｒ１に比較して厚く形成されていても良い。

導電層間絶縁膜５は、領域Ｒ２ａにおいては例えば高温酸化膜（ＨＴＯ膜）からなる下側絶縁膜５ａ（第３の絶縁膜に相当）と、その上に例えばＯＮＯ膜により形成された上側絶縁膜５ｂ（第４の絶縁膜に相当）とを備えて構成されている。導電層間絶縁膜５は、領域Ｒ２ａの他領域においては上側絶縁膜５ｂのみで形成されている。上側絶縁膜５ｂは、領域Ｒ１およびＲ２の全領域に渡って例えば１８ｎｍ（シリコン酸化膜５ｎｍ、シリコン窒化膜８ｎｍ、シリコン酸化膜５ｎｍ）の一定膜厚で構成されている。下側絶縁膜５ａは、領域Ｒ２ａにおいて上側絶縁膜５ｂと第１の導電層６との間に挟まれて形成され例えば１０ｎｍの一定膜厚で構成されており耐圧向上用に形成された絶縁膜である。

第２の導電層７が、この導電層間絶縁膜５の上を覆うように形成されている。この第２の導電層７は、例えばリンや砒素等の不純物がドープされた多結晶シリコン、アモルファスシリコンにより構成された下導電層８と、その下導電層８の上に形成された上導電層９とにより構成されている。

この上導電層９は、例えばタングステンシリサイドやコバルトシリサイド等により形成され低抵抗化金属層として機能する。第２の導電層７は、制御ゲート電極層ＣＧ、第２のゲート電極として機能し、複数の素子形成領域Ｓａおよび素子分離領域Ｓｂの上方を渡って形成されている。図１５には図示しないが、制御ゲート電極層ＣＧの上にはゲートキャップ膜としてのシリコン窒化膜や層間絶縁膜やビット線ＢＬの構造が構成されており、フラッシュメモリ装置１を構成している。

ところで、フラッシュメモリ装置１を構成するメモリセルの特性の一指標として、カップリング比と称される指標がある。このカップリング比Ｃｒは、
Ｃｒ＝Ｃｏｎｏ／（Ｃｏｎｏ＋Ｃｏｘ）…（１）
により表される。

この（１）式のカップリング比Ｃｒの値は１が理想的であり、Ｃｏｎｏの値は、導電層間絶縁膜５を挟んで対向する浮遊ゲート電極層ＦＧおよび制御ゲート電極層ＣＧ間の容量値を示し、Ｃｏｘの値は、第１の絶縁膜３を挟んで対向するシリコン基板２および第１の導電層６間のキャパシタの容量値を示している。カップリング比Ｃｒの値は、導電層間絶縁膜５の膜厚が一定で且つ第１の導電層６の膜厚が一定となる条件においては、第１および第２の導電層６および７間の対向面積が広ければ大きくなり対向面積が狭ければ小さくなる。また、カップリング比Ｃｒの値は、シリコン基板２および第１の導電層６間の対向面積が広ければ小さくなる。

領域Ｒ２ａに形成されるダミーゲート電極層ＤＧは、そのＸ方向の幅が第１領域Ｒ１に形成される浮遊ゲート電極層ＦＧのＸ方向の幅よりも広く構成されている。したがって、領域Ｒ２のうちの一部領域Ｒ２ａにおけるカップリング比Ｃｒは、領域Ｒ１におけるカップリング比Ｃｒに比較して大きくなる。カップリング比Ｃｒが大きいと高電界が印加されることにより高電界ストレスで絶縁性能が劣化し電気的構成要素に不具合を生じる要因となる。

そこで本実施形態においては、特にダミーゲート電極層ＤＧの幅が広い領域Ｒ２ａにおいては、導電層間絶縁膜５の膜厚を領域Ｒ１の膜厚に比較して下側絶縁膜５ａを設けることにより厚く形成し、耐圧特性をより良化できるようになる。

本実施形態に係る構造によれば、第２領域Ｒ２のうちの少なくとも一部領域Ｒ２ａであるソース線コンタクト領域ＣＳおよびソース線コンタクト領域の両側にそれぞれ隣接するダミーゲート領域の導電層間絶縁膜５の膜厚が、第１領域Ｒ１の導電層間絶縁膜５の膜厚に比較して厚く形成されているため、たとえ浮遊ゲート電極層ＦＧの書込／消去時に第１領域Ｒ１の浮遊ゲート電極層ＦＧに対して高電界を印加することで第１領域Ｒ１および第２領域Ｒ２に対して同時に高電界が印加されたとしても、導電層間絶縁膜５の絶縁破壊や絶縁性能の劣化を防ぐことができる。しかも、第１領域Ｒ１の導電層間絶縁膜５が近年の薄膜化の傾向によりたとえ薄くなったとしても第２領域Ｒ２の導電層間絶縁膜５を厚く構成でき、第２領域の耐圧特性をより向上できる。

第２領域Ｒ２の導電層間絶縁膜５は、第１領域Ｒ１に形成される上側絶縁膜５ｂに加えて下側絶縁膜５ａを積層して構成されているため、構造を簡単化することができる。しかも、製造時には第１領域Ｒ１および第２領域Ｒ２で別工程で絶縁膜を形成する必要がなくなり工程を簡略化することができる。

第２領域Ｒ２の導電層間絶縁膜５としてＯＮＯ膜等の酸化膜層や窒化膜層の積層構造を適用した場合には、浮遊ゲート電極層ＦＧおよび制御ゲート電極層ＣＧ間のゲート間絶縁膜、第２のゲート絶縁膜としてより性能の良い膜を構成できる。

＜製造方法について＞
以下、上記構造の製造方法について、図３ないし図１６を参照しながら説明する。尚、本実施形態の特徴部分を中心に説明するが、本発明を実現できれば、後述説明する工程は必要に応じて省いても良いし、製造方法を変更しても良いし、一般的な工程であれば工程を付加しても良い。

図３に示すように、シリコン基板２の上に第１の絶縁膜３を例えば１０［ｎｍ］の膜厚で熱酸化法により形成する。この第１の絶縁膜３は、シリコン酸化膜により形成される。次に、図４に示すように、この第１の絶縁膜３の上に減圧ＣＶＤ(Chemical Vapor Deposition)法により例えばリンや砒素等の不純物がドープされたシリコン（例えば多結晶シリコン、アモルファスシリコン）を堆積することにより第１の導電層６を例えば１４０［ｎｍ］の膜厚で形成する。

次に、図５に示すように、第１の導電層６の上に減圧ＣＶＤ法によりシリコン窒化膜１０を例えば７０［ｎｍ］の膜厚で形成する。次に、図６に示すように、シリコン窒化膜１０の上にレジスト１１を塗布し、浮遊ゲート電極層ＦＧやダミーゲート電極層ＤＧを残留させるための領域Ｇ（ゲート電極形成領域）に対してパターンニングする。このとき、ソースコンタクト領域を形成するための領域Ｃにおいても同様にレジスト１１を残留させるようにパターンニングする。

次に、図７に示すように、パターンニングされたレジスト１１をマスクとして異方性エッチング（例えばＲＩＥ（Reactive Ion Etching）法）によりシリコン窒化膜１０を除去する。引き続き、異方性エッチング処理（例えばＲＩＥ法）により第１の導電層６、第１の絶縁膜３、シリコン基板２をエッチング処理し、所定方向である図１および図２のＹ方向（シリコン基板２表面内のＸ方向の交差方向）に沿って素子分離溝１２を互いに平行に複数形成する。これにより、第１の導電層６および第１の絶縁膜３をそれぞれ複数に分断することができる。そして、アッシング技術によりレジスト１１を除去する。

次に、図８に示すように、素子分離溝１２内に対して減圧ＣＶＤ法によりＴＥＯＳ膜を形成すると共に、その後ポリシラザン薬液（シリカ系被膜形成用塗布液の一種）をシリコン酸化膜に転換して塗布型絶縁膜４を形成する。これにより素子分離絶縁膜４を形成することができる。この素子分離絶縁膜４として、ＴＥＯＳ−Ｏ₃膜等の絶縁膜を適用しても良い。

次に、図９に示すように、素子分離絶縁膜４をシリコン窒化膜１０の表面が露出するまで例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。
次に、図１０に示すように、ＲＩＥ法により素子分離絶縁膜４の表面を１５０［ｎｍ］程度エッチング処理し、アッシング技術によりレジスト（図示せず）を除去する。すると、素子分離絶縁膜４の上面が、第１の絶縁膜３の上面よりも上方で且つ第１の導電層６の上面よりも下方に位置するように構成される。その後、シリコン窒化膜１０を除去する。

次に、図１１に示すように、第１の導電層６の露出面（上面および上側面）に対して第１の導電層６を覆うようにかつ露出している素子分離絶縁膜４の上面を覆うように、下側絶縁膜５ａを例えば１０［ｎｍ］の高温酸化膜により形成する。

次に、図１２に示すように、下側絶縁膜５ａの上にレジスト１３を塗布すると共に、メモリセルの素子形成領域Ｓａやゲート幅よりも広い領域Ｒ２ａに対してレジスト１３をパターンニングする。この領域Ｒ２ｂは、図２に示すソース線コンタクト領域ＣＳおよびソース線コンタクト領域の両側にそれぞれ隣接するダミーゲート領域とソース線コンタクト領域の両側に配置された素子分離領域を含む。この領域Ｒ２ｂは、設計上耐圧特性を良化したい所望の領域である。

次に、図１３に示すように、パターンニングされたレジスト１３をマスクとして下側絶縁膜５ａをエッチング処理する。このとき、素子分離絶縁膜４に対して高選択性を有する処理条件下で第３の絶縁膜５ａをエッチング処理することが望ましい。すると、素子分離絶縁膜４のエッチング処理速度よりも第３の絶縁膜５ａの処理速度が速くなり、素子分離絶縁膜４が掘り下げられないまま領域Ｒ２ｂ以外に形成された第３の絶縁膜５ａが除去される。

次に、図１４に示すように、レジスト１３を除去し、素子分離絶縁膜４および下側絶縁膜５ａ並びに第１の導電層６を覆うように第４の絶縁膜５ｂを形成する。このとき第４の絶縁膜５ｂとしてＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層構造）を適用したときには、減圧ＣＶＤ法により形成する。図１４に示すように、領域Ｒ２ａ以外の領域は第４の絶縁膜５ｂのみを形成し、領域Ｒ２ａについては第３の絶縁膜５ａと第４の絶縁膜５ｂとを重ねて形成することにより、領域Ｒ２ｂを含む領域Ｒ２ａについてはその他の領域に比較して導電層間絶縁膜５を厚く形成することができる。

次に、図１５に示すように、導電層間絶縁膜５の上に例えばリンまたは砒素等の不純物がドープされたアモルファスシリコン、多結晶シリコンを下導電層８としてＣＶＤ法により形成すると共に下導電層８の上にスパッタ法により例えばタングステンシリサイドを上導電層９として形成する。これらの下導電層８および上導電層９は、例えば３００［ｎｍ］程度の膜厚で制御ゲート電極層ＣＧとして構成される。この後、減圧ＣＶＤ法によりシリコン窒化膜（図示せず）をゲートキャップ膜として形成する。

この後、ゲート電極分離領域ＧＶの各ゲート電極ＣＧおよびＦＧを除去する工程や、層間絶縁膜（図示せず）を形成する工程、ビット線ＢＬを形成する工程等を経てフラッシュメモリ装置１を構成することができる。

図１６は、不具合の一例を示している。例えば、第１の導電層６の上に下側絶縁膜５ａを形成することなく第４の絶縁膜５ｂを形成した場合には、図１６に示すように、その後、下導電層８を形成した後にその上に上導電層９を形成すると、特に領域Ｒ２の素子分離領域ＳｂのＸ方向の幅が幅広なため、その素子分離領域Ｓｂの上方においては下導電層８の上部に窪部が生じてしまい、その下導電層８の窪部内に下導電層９の一部９ａが形成されてしまう。すると、第２の導電層７に対して流れる電流に不均一性が生じるため不具合の原因となる虞がある。本実施形態においては、幅広な素子分離領域Ｓｂの上方においては下側絶縁膜５ａの上に第４の絶縁膜５ｂを形成しているため、第２の導電層７に流れる電流分布の均一性をより向上することができる。

本実施形態に係る製造方法によれば、領域Ｒ２の一部領域Ｒ２ａの導電層間絶縁膜５をその他の領域に比較して厚く形成しているため、耐圧特性をより向上することができる。
領域Ｒ２ａのうちの幅広な素子分離領域Ｓｂの上方において導電層間絶縁膜５をその他の領域に比較して厚く形成しているため、第２の導電層７に流れる電流分布の均一性をより向上することができる。

下側絶縁膜５ａをエッチング処理するときには、素子分離絶縁膜４に対して高選択性を有する条件下で下側絶縁膜５ａをエッチング処理しているため、素子分離絶縁膜４を掘り下げることなく下側絶縁膜５ａを除去できる。

（第２の実施形態）
図１７ないし図１８は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、セルアレイ端領域に適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。

図１７は、図２に代わる模式的な平面図を示している。
この図１７に示すように、メモリセル領域Ｍの端部には第２領域Ｒ２としてセルアレイ端領域（ガードリング領域とも称する）が設けられている。このセルアレイ端領域においては、その端部側に幅広の素子分離領域Ｓｂが設けられており、他の電気的構成要素との絶縁性が高められている。

図１８は、図１７のＤ−Ｄ線に沿う模式的な縦断面図を示している。この図１８は、図１５に代わる縦断面図を示している。この図１８に示すように、第２領域Ｒ２のうちの一部領域Ｒ２ａにおいては、導電層間絶縁膜５は、例えば複数層の積層構造に構成されている。この導電層間絶縁膜５は前述実施形態と同様に領域Ｒ２ａの耐圧性能向上用に設けられている。

このような本実施形態によれば、ガードリング領域（セルアレイ端領域）となる第２領域Ｒ２の一部領域Ｒ２ａにおいて導電層間絶縁膜５がその他の領域に比較して厚く形成されているため、前述実施形態と略同様の作用効果を奏する。

（他の実施形態）
本発明は、上記実施形態のみに限定されるものではなく、次のように変形または拡張できる。
フラッシュメモリ装置１に適用したが、不揮発性半導体記憶装置やその他の半導体装置に適用できる。半導体基板としてシリコン基板２に適用したが、他材料の半導体基板に適用しても良い。

第２領域Ｒ２としてメモリセル領域Ｍのセルアレイ端領域やウェルコンタクト領域に適用したが、これに限定されるものではない。例えば、図２に示す平面図において、選択ゲートトランジスタＴｒｓの選択ゲート電極を結合する選択ゲート線ＳＬの導電層を結合することによりシャント抵抗として構成することがあるが、このシャント抵抗の形成領域においてもその下側にはダミーゲート電極層ＤＧが構成される。このような領域においても、前述実施形態に示すように導電層間絶縁膜５を厚く形成することが望ましい。このような場合においても耐圧性能を向上することができ、前述実施形態と略同様の作用効果を奏する。

本発明の第１の実施形態を示すメモリセル領域の電気的構成図 メモリセル領域およびソース線コンタクト領域とその境界領域とを模式的に示す平面図 製造途中の要部の構造を模式的に示す縦断面図（その１） 製造途中の要部の構造を模式的に示す縦断面図（その２） 製造途中の要部の構造を模式的に示す縦断面図（その３） 製造途中の要部の構造を模式的に示す縦断面図（その４） 製造途中の要部の構造を模式的に示す縦断面図（その５） 製造途中の要部の構造を模式的に示す縦断面図（その６） 製造途中の要部の構造を模式的に示す縦断面図（その７） 製造途中の要部の構造を模式的に示す縦断面図（その８） 製造途中の要部の構造を模式的に示す縦断面図（その９） 製造途中の要部の構造を模式的に示す縦断面図（その１０） 製造途中の要部の構造を模式的に示す縦断面図（その１１） 製造途中の要部の構造を模式的に示す縦断面図（その１２） 製造途中の要部の構造を模式的に示す縦断面図（その１３） 不具合を示す図１５相当図 本発明の第２の実施形態を示す図２相当図 図１５相当図

符号の説明

図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３は第１の絶縁膜（第１のゲート絶縁膜）、４は素子分離絶縁膜（第２の絶縁膜）、５は導電層間絶縁膜（第２のゲート絶縁膜）、５ａは下側絶縁膜（第３の絶縁膜）、５ｂは上側絶縁膜（第４の絶縁膜）、ＦＧは浮遊ゲート電極層、ＣＧは制御ゲート電極層、ＤＧはダミーゲート電極層を示す。

Claims (5)

1. 活性領域が表層内の所定方向に対して所定の幅寸法で周期的に複数形成された第１領域、および前記第１領域に隣接して配設され前記第１領域の幅寸法よりも広い幅寸法で前記活性領域が形成された第２領域が設けられる半導体基板と、
   前記半導体基板の第１領域および第２領域の活性領域上にそれぞれ形成された第１のゲート絶縁膜と、
   前記第１領域の第１のゲート絶縁膜上に形成された浮遊ゲート電極層と、
   前記第２領域の第１のゲート絶縁膜上に形成されたダミーゲート電極層と、
   前記浮遊ゲート電極層およびダミーゲート電極層を覆うように形成された第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成された制御ゲート電極層とを備え、
   前記第２のゲート絶縁膜の膜厚は、前記第１領域よりも前記第２領域の少なくとも一部において厚く形成されていることを特徴とする半導体装置。
2. 前記第２領域の第２のゲート絶縁膜は、前記第１領域に形成される第２のゲート絶縁膜に加えて他の絶縁膜を積層して構成されていることを特徴とする請求項１記載の半導体装置。
3. 前記第２の領域はソース線と電気的な接続を行うためのコンタクトが形成される領域であることを特徴とする請求項１または２記載の半導体装置。
4. 前記第２の領域はメモリセル領域の端部に配置されるセルアレイ端領域であることを特徴とする請求項１または２記載の半導体装置。
5. 半導体基板上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に第１の導電層を形成する工程と、
   前記半導体基板の表面内の所定方向に対して所定の第１幅寸法で周期的に複数個のマスクパターンを前記半導体基板の第１領域に形成すると同時に、当該第１領域に隣接した前記半導体基板の第２領域において前記所定方向に対して前記第１幅寸法よりも広い所定の第２幅寸法で第１のマスクパターンを形成する工程と、
   前記第１のマスクパターンをマスクとして前記第１の導電層、前記第１の絶縁膜、前記半導体基板をエッチングする工程と、
   該エッチング工程により前記半導体基板に形成された溝内に第２の絶縁膜を埋込む工程と、
   前記第１領域および前記第２領域の前記第１の導電層および前記第２の絶縁膜それぞれを覆うように第３の絶縁膜を形成する工程と、
   前記第３の絶縁膜上に対して前記第２領域の少なくとも一部に第２のマスクパターンを形成する工程と、
   前記第２のマスクパターンをマスクとして前記第１領域の第３の絶縁膜を除去する工程と、
   該除去工程により露出した前記第１領域の第１の導電層および前記第２領域の第３の絶縁膜を覆うように第４の絶縁膜を形成する工程と、
   前記第４の絶縁膜上に第２の導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
   
   

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