JP5118341B2 - 半導体記憶装置及びその製造方法 - Google Patents

Description

本発明は、半導体記憶装置及びその製造方法に係わり、特に２層ゲート構造を有する第
１回路素子と、１層ゲート構造を有する第２回路素子を同一半導体基板上に搭載した半導
体記憶装置のゲート構造に関する。

ＮＡＮＤ型不揮発性メモリは、半導体基板の素子領域上に形成されたメモリセルトラン
ジスタが複数個直列に接続されて、その両側に選択ゲートトランジスタが配置された構造
を有する。このＮＡＮＤ型不揮発性メモリの製造においては、製造工程を簡素化するため
に、メモリセルトランジスタと選択ゲートトランジスタの加工を同時に行っている。（例
えば、特許文献１参照。）
この製造方法では、半導体基板のメモリセル領域及び選択ゲート領域に第１の電極層を形
成する。この第１電極層の上に電極間絶縁膜を形成した後に、選択ゲート領域の電極間絶
縁膜を一部除去して下層ゲート電極層が露出する開口を形成する。次に、電極間絶縁膜上
に第２の電極層を形成し、第１及び第２の電極層ならびに電極間絶縁膜を電気的に絶縁す
ることで、メモリセル領域においては浮遊ゲート電極層と制御ゲート電極層からなる２層
ゲート構造のメモリセルのゲート電極を、また選択ゲート領域においては開口を介して下
層ゲート電極層と上層ゲート電極層が導通した１層ゲート構造の選択ゲート電極を形成す
る。ここで、選択ゲート領域において下層ゲート電極層が露出する開口を形成した際に、
下層ゲート電極層の露出部に自然酸化膜が形成され、上層ゲート電極層と下層ゲート電極
層との間で導通不良が生じる恐れがあるため、この自然酸化膜の除去のため、下層ゲート
電極層の露出部にフッ酸洗浄を行っている。しかし、下層ゲート電極層表面の自然酸化膜
の除去の際、開口内に露出された素子分離絶縁膜が削られて半導体基板の表面より低くな
ってしまう可能性がある。そのため、選択ゲート領域の上層ゲート電極層と半導体基板と
の電気的ショートが発生する恐れがある。

また、ＮＡＮＤ型不揮発性メモリにおいては、微細化によりセル間干渉が問題になって
きているが、このセル間干渉を小さくするためにメモリセルトランジスタの浮遊ゲート電
極層の膜厚を薄くすることが有効である。（例えば、非特許文献１参照。）
しかし、浮遊ゲート電極層の膜厚を薄くして上述したフッ酸洗浄を行なうと次のような
の問題が有る。選択ゲート領域における電極間絶縁膜の除去は下層ゲート電極層上のみな
らず素子分離絶縁膜上についても行われる。したがって、フッ酸洗浄を行なうと、電極間
絶縁膜が除去された素子分離絶縁膜も削られる。この素子分離絶縁膜は、メモリセル領域
及び選択ゲート領域ではメモリセルトランジスタの制御ゲート電極層と浮遊ゲート電極層
との容量カップリング比を高めるために浮遊ゲート電極層の上面より低くなるよう形成さ
れると共に、メモリセルトランジスタの制御ゲート電極層及び選択ゲートトランジスタの
上層ゲート電極層が半導体基板と電気的にショートしないように半導体基板表面から突出
して形成されている。ここで、セル間干渉低減のために浮遊ゲート電極層を薄くすると、
フッ酸洗浄により素子分離絶縁膜の突出量を超えて素子分離絶縁膜が削られ、素子分離絶
縁膜が半導体基板の表面より低くなってしまう可能性があり、選択ゲート領域の上層ゲー
ト電極層と半導体基板との電気的ショートが発生する恐れがある。
特開２００２−１７６１１４号公報 ＩＥＥＥ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ ２００６ ページ９乃至１１

本発明は上記点に鑑み、下層ゲート電極層の露出表面の自然酸化膜、または浮遊ゲート
電極層を除去する際に、素子分離絶縁膜が半導体基板の表面より低くなることを防ぎ、ゲ
ート電極と半導体基板との電気的ショートを防止することが可能な半導体記憶装置及びそ
の製造方法を提供する。

２層ゲート構造の回路素子が形成される第１領域と１層ゲート構造の回路素子が形成される第２領域を有する半導体基板と、前記第１及び第２領域をそれぞれ複数の素子領域に分離する第１及び第２素子分離絶縁膜と、前記第１領域の素子領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極層と、前記第１ゲート電極層及び前記第１素子分離絶縁膜上に共通して形成された第１電極間絶縁膜と、前記第１電極間絶縁膜上に形成された第２ゲート電極層とを有する第１回路素子と、前記第２領域の素子領域上の第２ゲート絶縁膜上に形成された第３ゲート電極層と、記第３ゲート電極層及び前記第２素子分離絶縁膜上に共通して形成され、前記第３ゲート電極層の表面及び前記第２素子分離絶縁膜を露出する開口部を有する第２電極間絶縁膜と、前記第２素子分離絶縁膜上に形成されると共に前記第３ゲート電極層の露出表面上に形成され、前記第３ゲート電極層と電気的に接続される第４ゲート電極層とを有する第２回路素子とを具備し、前記第３ゲート電極層の膜厚が前記第１ゲート電極層の膜厚より厚く、前記第２電極間絶縁膜が上面に形成されている前記第２素子分離絶縁膜部分の上面が前記第３ゲート電極層の上面と等しい高さであり、前記開口部内に露出された前記第２素子分離絶縁膜部分の上面が前記第２領域の半導体基板の上面より高いことを特徴としている。

本発明によれば、下層ゲート電極層の露出表面の自然酸化膜、または浮遊ゲート電極を
除去の際、素子分離絶縁膜が半導体基板より低くなることを防ぎ、ゲート電極層と半導体
基板との電気的ショートを防止することができる。

以下に図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は
類似の部分には同一又は類似の符号をしている。但し、図面は模式的なものであり、厚み
と平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。また、図面相互間に
おいても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

［第１の実施形態］
第１の実施形態は、ＮＡＮＤ型不揮発性メモリにおいて、メモリセルトランジスタの第
１ゲート電極層の膜厚よりも、選択ゲートトランジスタ及びＭＯＳトランジスタの第３ゲ
ート電極層の膜厚を厚くしたものである。

図１は本発明の第１の実施形態に係るＮＡＮＤ型不揮発性メモリの構造を模式的に示し
た図であり、図１（ａ）はメモリセル領域及び選択ゲート領域の平面図、図１（ｂ）は周
辺回路領域を示した平面図である。ここで、「メモリセル領域」とは、メモリセルトラン
ジスタである第1回路素子が配置された領域を言い、またこれを第1領域とも言う。「選択
ゲート領域」とは、選択ゲートトランジスタである第２回路素子が配置されている領域を
言い、またこれを第２領域とも言う。また、「周辺回路領域」とは、メモリセル領域の外
側に配置され、メモリトランジスタや選択ゲートトランジスタを駆動するＭＯＳトランジ
スタ等の周辺回路素子である第３回路素子が設けられた領域を言い、またこれを第２領域
とも言う。さらに「第３回路素子」とは、ＭＯＳトランジスタ、抵抗素子、キャパシター
、その他のダミーパターンを示す。

図１（ａ）に示すように、メモリセル領域１及び選択ゲート領域２には、図中Ｙ方向に
素子形成領域であるアクティブエリア４ａが素子分離絶縁膜１４を介して帯状に複数本並
列して形成されている。メモリセル領域１には、Ｙ方向に直交する図中Ｘ方向にワード線
Ｗ１、Ｗ２、・・・、Ｗ８が帯状に複数本並列して形成され、このアクティブエリア４ａ
とワード線Ｗ１、Ｗ２、・・・、Ｗ８の交差部分にそれぞれメモリセルトランジスタ６が
形成されている。

ワード線Ｗ１の外側の選択ゲート領域２には、ワード線Ｗ１と平行に選択ゲートＳＧ１
が、またワード線Ｗ８の外側の選択ゲート領域２には、ワード線Ｗ８と平行に選択ゲート
ＳＧ２がそれぞれ形成されており、この選択ゲートＳＧ１、ＳＧ２とアクティブエリア４
ａの交差部分には、アクセスするメモリセルブロックを指定するための選択ゲートトラン
ジスタ７が配置されている。ここで、「メモリセルブロック」は任意の選択ゲートトラン
ジスタ７で挟まれたメモリセルトランジスタ６を含む領域である。選択ゲートトランジス
タ７の外側のアクティブエリア４ａ上には、メモリセルトランジスタ６のデータをビット
ライン（図示せず）に接続するためのコンタクト１０ａが配置されている。選択ゲートＳ
Ｇ１、ＳＧ２の下方には、後述する、選択ゲートＳＧ１、ＳＧ２の全長に亘って、その幅
より狭い幅の開口部４５を有する電極間絶縁膜が設けられている。なお、本実施形態では
メモリブロック毎のワードライン数が８本の構成であるが、１６本、３２本等更に多い構
成であっても良い。同様にアクティブエリア４ａの本数も５本であるが更に多い構成であ
っても良い。

ここで、このＮＡＮＤ型不揮発性メモリを一例として高集積化に伴うセル間干渉の改善
を説明する。ここで、「セル間干渉」とは、着目するメモリセルにデータを書き込んだ後
、近隣のメモリセルにデータを書き込むと、着目するメモリセルのデータが変動するとい
う特性をいう。例えば、Ｗ５とアクティブエリア４ａの交差部分に形成されたメモリセル
トランジスタ６ａ、６ｂ、６ｃにおいて、メモリセルトランジスタ６ｂの浮遊ゲートに電
荷を注入しない状態においてメモリセルトランジスタ６ａとメモリセルトランジスタ６ｃ
の浮遊ゲートに電荷を注入する場合を考える。ここで、メモリセルトランジスタ６ａ、６
ｃの電荷注入時に高電界が発生する。この高電界により隣接するメモリセルトランジスタ
６ｂの浮遊ゲートに電荷が注入されデータ変動が発生する。この現象は微細化によりメモ
リセル間隔が短くなると隣接するメモリセルの書き込み時における電界の影響を強く受け
るため顕著になる。

図１（ｂ）に示すように、周辺回路領域３ａには、素子分離絶縁膜１４で囲まれた１つ
のアクティブエリア４ｂと、このアクティブエリア４ｂ上に設けられ、アクティブエリア
４ｂを２つの領域に分断するように素子分離絶縁膜１４まで至る１つのゲート電極５０か
らなる。アクティブエリア４ｂとゲート電極５０との交差部分にはＭＯＳトランジスタ８
が形成され、ゲート電極５０を挟むようにアクティブエリア４ｂ上にはソース／ドレイン
領域である不純物拡散層２６が形成され、これら不純物拡散層２６上にはそれぞれ形成さ
れたコンタクト１０ｂを通じて、メタル配線（図示せず）に電気的に接続されている。ゲ
ート電極５０にはコンタクト１１が形成され、コンタクト１１を通じて、メタル配線（図
示せず）に電気的に接続されている。ゲート電極５０中には、アクティブエリア４ｂと素
子分離絶縁膜１４領域に連続してまたがり、後述する開口部４５を有する電極間絶縁膜が
設けられている。なお、本実施形態ではＭＯＳトランジスタは１つしか配置されていない
が複数であっても良い。さらに、開口部の形状はＭＯＳトランジスタの素子分離絶縁膜１
４及びゲート電極５０２の少なくとも一部を取り除くものであればどのような形状をして
いても良い。 図２は第１の実施形態に係るＮＡＮＤ型不揮発性メモリの模式的な断面構
造を示す図であり、図２（ａ）は図１（ａ）のＡ−Ａ線に沿った断面図、図２（ｂ）は図
１（ａ）のＢ−Ｂ線に沿った断面図、図２（ｃ）は図１のＣ−Ｃ線に沿った断面図、図２
（ｄ）は図１（ａ）のＤ−Ｄ線に沿った断面図、図３（ａ）は図１（ｂ）のＥ−Ｅ線に沿
った断面図であり、図３（ｂ）は図１（ｂ）のＦ−Ｆ線に沿った断面図である。なお、図
１と同一部分には同一符号を付し、説明を省略する。

図２及び第３図に示されるように、メモリセル領域１、選択ゲート領域２、及び周辺回
路領域３ａの半導体基板２０上にはゲート絶縁膜２１が形成されている。そして、メモリ
セル領域１のゲート絶縁膜２１部分上には、所定間隔をもってメモリセルトランジスタ６
のゲート電極３０が複数形成されている。このメモリセルトランジスタ６のゲート電極３
０は、それぞれゲート絶縁膜２１部分上に形成された第１ゲート電極層（浮遊ゲート電極
層）２２、この第１ゲート電極層２２の上に形成された第１電極間絶縁膜２３、この第１
電極間絶縁膜２３の上に形成された第２ゲート電極層（制御ゲート電極層）２４とから構
成されている。第２ゲート電極層２４の上には、例えばシリコン窒化膜からなる絶縁膜２
５が形成されている。この構成により、メモリセルトランジスタ６のゲート電極３０は、
第１ゲート電極層２２と第２ゲート電極層２４とが第１電極間絶縁膜２３で電気的に絶縁
された２層ゲート構造となっている。なお、メモリセルトランジスタ６のゲート電極３０
を挟むように半導体基板２０の表面付近には、不純物拡散層２６が形成されている。

選択ゲート領域２のゲート絶縁膜２１部分上には、選択ゲートトランジスタ７のゲート
電極４０が形成されている。選択ゲートトランジスタ７のゲート電極４０は、第１ゲート
電極層２２と同じ膜厚でゲート絶縁膜２１ｂ上に形成された第１下層ゲート電極層４１ａ
とこの第１下層ゲート電極層４１ａ上に形成された第２下層ゲート電極層４２ａとからな
る下層ゲート電極層（第３ゲート電極層）４３ａと、第１電極間絶縁膜２３と同じ膜厚で
第２下層ゲート電極層４２ａ上に形成された第２電極間絶縁膜４４ａと、第２ゲート電極
層２４と同じ膜厚で第２電極間絶縁膜４４ａ上に形成された上層ゲート電極層４６ａ（第
４ゲート電極層）とから構成されている。第２電極間絶縁膜４４ａは第２下層ゲート電極
層４２ａ及び後述の第２素子分離絶縁膜１４ｂの表面を露出する開口部４５ａを有してい
る。また、この開口部４５ａは第２下層ゲート電極層４２ａよりも狭い幅に形成されてい
る。この開口部４５ａにより露出された第２下層ゲート電極層４２ａの表面上には上層ゲ
ート電極層４６ａが形成されている。上層ゲート電極層４６ａ上には絶縁膜２５が形成さ
れている。この構成により、選択ゲートトランジスタ７のゲート電極４０は、上層ゲート
電極層４６ａと下層ゲート電極層４３ａとが電気的に接続された１層ゲート構造となって
いる。なお、選択ゲートトランジスタ７のゲート電極４０を挟むように半導体基板２０の
上表面付近には、不純物拡散層２６が形成されている。

ここで、メモリセルトランジスタ６のゲート電極３０と選択ゲートトランジスタ７のゲ
ート電極４０を比較すると、半導体基板２０の上面からの選択ゲートトランジスタ７の第
２電極間絶縁膜４４ａの高さは、メモリセルトランジスタ６の第１電極間絶縁膜２３の高
さよりも第２下層ゲート電極層４２ａの膜厚分だけ高く形成されている。すなわち、選択
ゲートトランジスタ７の下層ゲート電極層４３ａの膜厚がメモリセルトランジスタ６の第
１ゲート電極層２２の膜厚よりも厚く形成されている。

図２（ｂ）乃至図２（ｄ）に示されるように、アクティブエリア４ａ、４ｂ以外の素子
分離絶縁膜１４の半導体基板２０には素子分離溝が形成され、この素子分離溝に半導体基
板２０の上面から突出した素子分離絶縁膜１４が埋め込まれている。メモリセル領域１の
メモリセルトランジスタ６を素子分離する素子分離絶縁膜１４を第１素子分離絶縁膜１４
ａとし、選択ゲート領域２の選択ゲートトランジスタ７を素子分離する素子分離絶縁膜１
４を第２素子分離絶縁膜１４ｂとする。

図２（ｂ）に示されるように、選択ゲート領域２における第２電極間絶縁膜４４ａの開
口部４５ａ内では、下層ゲート電極層４３上面を含む第２素子分離絶縁膜１４ｂ上面に上
層ゲート電極層（第４ゲート電極層）４６ａが直接形成されており、第２素子分離絶縁膜
１４ｂの上面の半導体基板２０の上面からの高さは、下層ゲート電極層４３ａの上面の高
さよりも低く、半導体基板２０の上面より高く形成されている。

また、図２（ｃ）に示されるように、第２電極間絶縁膜４４ａの開口部４５ａ以外では
、下層ゲート電極層４３の上面を含む第２素子分離絶縁膜１４ｂ上面に第２電極間絶縁膜
４４ａを介して上層ゲート電極層４６ａが形成されており、第２素子分離絶縁膜１４ｂの
上面の半導体基板２０の上面からの高さは、下層ゲート電極層４３ａの上面とほぼ等しく
形成されている。

図２（ｄ）に示されるように、メモリセル領域１では、第１素子分離絶縁膜１４ａの上
面の半導体基板２０の上面からの高さは、第１ゲート電極層２２の上面の高さよりも低く
形成されている。また、第１電極間絶縁膜２３は、第１素子分離絶縁膜１４ａ上及び第１
ゲート電極層２２表面に形成されており、この第１電極間絶縁膜２３を介して第１素子分
離絶縁膜１４ａを含む第１ゲート電極層２２表面に第２ゲート電極層２４が形成されてい
る。

図３（ａ）に示されるように、周辺回路領域３ａにはＭＯＳトランジスタ８のゲート電
極５０が形成されている。ＭＯＳトランジスタ８のゲート電極５０は、選択ゲート領域２
のゲート電極３０と同様に、半導体基板２０上にゲート絶縁膜２１を介して第１ゲート電
極層２２と同じ膜厚に形成された第１下層ゲート電極層４１ｂとこの第１下層ゲート電極
層４１ｂの上に第２下層ゲート電極層４２ａと同じ膜厚に形成された第２下層ゲート電極
層４２ｂとからなる下層ゲート電極層（第３ゲート電極層）４３ｂと、この下層ゲート電
極層４３ｂの上に形成された第２電極間絶縁膜４４ｂと、この第２電極間絶縁膜４４ｂ上
に形成された上層ゲート電極層（第４ゲート電極層）４６ｂから構成されている。この上
層ゲート電極層４６ｂ上にはシリコン窒化膜からなる絶縁膜２５が形成されている。第２
電極間絶縁膜４４ｂは第２下層ゲート電極層４２ｂ及び第２素子分離絶縁膜１４ｃの表面
を露出する開口部４５ｂを有している。おり、この開口部４５ｂは第２下層ゲート電極層
４２ｂよりも狭い幅に形成されている。この開口部４５ｂにより露出された第２下層ゲー
ト電極層４２ｂの表面上には上層ゲート電極層４６ｂが形成されている。この構成により
、周辺回路領域３のＭＯＳトランジスタ８のゲート電極５０は、上層ゲート電極層４６ｂ
と下層ゲート電極層４３が電気的に接続された１層ゲート構造となっている。なお、ＭＯ
Ｓトランジスタ８のゲート電極５０を挟むように半導体基板２０の表面付近には、不純物
拡散層２６が形成されている。

図３（ｂ）に示されるように、また、周辺回路領域３ａにおけるアクティブエリア４ｂ
以外の半導体基板２０部分には、素子分離溝が形成され、この素子分離溝に半導体基板２
０の上面から突出した素子分離絶縁膜１４が埋め込まれている。周辺回路領域３ａのＭＯ
Ｓトランジスタ８を素子分離する素子分離絶縁膜１４についても第２素子分離絶縁膜１４
ｃとする。上面に上層ゲート電極層４６ｂが形成されている第２素子分離絶縁膜１４ｃの
上面の半導体基板２０の上面からの高さは、選択ゲート領域２と同様に下層ゲート電極層
４３ｂの上面の高さより低く形成されている。

図４は図１及び図２に示した選択ゲートＳＧ１における第２素子分離絶縁膜１４ｂの形
状を模式的に示した斜視図である。なお、図４中の図１及び図２と同一部には同一符号を
付し、説明を省略する。図４に示されるように、Ｘ方向に選択ゲートＳＧ１が伸びており
、Ｘ方向に直交するＹ方向にアクティブエリア４ａが伸びている。この選択ゲートＳＧ１
とアクティブエリア４ａの交差部分に選択ゲートトランジスタ７が形成されている。第２
電極間絶縁膜４４ａは下層ゲート電極層４３ａの表面と第２素子分離絶縁膜１４ｂの表面
とを露出する開口部４５ａを有している。よって、開口部４５ａ内の下層ゲート電極層４
３ａの露出表面に形成された自然酸化膜を除去する際、開口部４５ａ内に露出されている
第２素子分離絶縁膜１４ｂの上部が除去されるが、開口部４５ａ内の第２素子分離絶縁膜
１４ｂの上面の半導体基板２０の上面からの高さは、下層ゲート電極層４３ａの上面の高
さよりも低くなるが、半導体基板２０の上面よりも高い。

次に、このＮＡＮＤ型不揮発性メモリの製造方法を図５乃至図３６を参照して説明する
。図５乃至図３６は、ＮＡＮＤ型不揮発性メモリの製造工程の模式的な断面図である。

図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５
、図２７、図２９、図３１、図３３、図３５の各図（ａ）は図１（ａ）のＡ−Ａ線に沿っ
た断面図、各図（ｂ）は図１（ａ）のＢ−Ｂ線に沿った断面図、各図（ｃ）は図１（ａ）
のＣ−Ｃ線に沿った断面図、各図（ｄ）は図１（ａ）のＤ−Ｄ線に沿った断面図、図６、
図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図
２８、図３０、図３２、図３４、図３６の各図（ａ）は図１（ｂ）のＥ−Ｅ線に沿った断
面図、各図（ｂ）は図１（ｂ）のＦ−Ｆ線に沿った断面図である。

図５及び図６に示すように、まず、半導体基板（例えばシリコン基板）２０上に、例え
ばシリコン酸化膜（以下、ＳｉＯ_２と称する）からなるゲート絶縁膜２１を膜厚５０Åか
ら１００Å程度に形成する。このゲート絶縁膜２１上に、例えば多結晶シリコンからなる
第１ゲート電極層２２を膜厚３０ｎｍから５０ｎｍ程度に形成する。この第１ゲート電極
層２２は、後に、メモリセル領域１においては第１ゲート電極層２２、選択ゲート領域２
及び周辺回路領域３ａにおいては第１下層ゲート電極層４１ａ、４１ｂを構成する。以下
、メモリセル領域１における第１ゲート電極層２２を第１ゲート電極層２２、選択ゲート
領域２及び周辺回路領域３ａにおける第１ゲート電極層２２を第１下層ゲート電極層４１
ａ、４２ｂと称する。この第１ゲート電極層２２及び第１下層ゲート電極層４１ａ、４１
ｂ上に、例えばシリコン窒化膜（ＳｉＮ）からなる第１マスク材２７を膜厚２０ｎｍ以上
に形成する。

次に、図７及び図８に示すように、第1マスク材２７上にフォトレジスト（図示せず）
を塗布し、フォトレジストをリソグラフィによりパターンニングし、メモリセル領域１を
覆い、メモリセル領域１以外を露出させたフォトレジストパターンを形成した後、フォト
レジストパターンをマスクにしてエッチングによりメモリセル領域１以外の第1マスク材
２７を除去する。その後、メモリセル領域１上のフォトレジストパターンを除去する。

次に、図９及び図１０に示すように、第１ゲート電極層２２上及び第1マスク材２７上
に、例えば多結晶シリコンからなる第２下層ゲート電極層４２ａ、４２ｂを、第１下層ゲ
ート電極層４１ａ、４１ｂ上において第１マスク材２７の上面よりも２０ｎｍ以上高く形
成する。

次に、図１１及び図１２に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈｉｎｇ）により第１マスク材２７の上面が露出するまで第２下層ゲー
ト電極層４２ａ、４２ｂを研磨する。この時、オーバーエッチングのために第２下層ゲー
ト電極層４２ａ、４２ｂも５ｎｍから１０ｎｍ程度削られる。

次に、図１３及び図１４に示すように、さらに第１マスク材２７及び第２下層ゲート電
極層４２ａ、４２ｂ上に第1マスク材２７と同じ材質の第２マスク材２８を膜厚４０ｎｍ
程度に形成する。次に、図１５及び図１６に示すように、第２マスク材２８をリソグラフ
ィによりパターンニングし、このパターニングされた第２マスク材２８をマスクとしてメ
モリセル領域１における第１ゲート電極層２２及びゲート絶縁膜２１、選択ゲート領域２
における第１、第２下層ゲート電極層４１ａ、４２ａ及びゲート絶縁膜２１、及び周辺回
路領域３ａにおける第１、第２下層ゲート電極層４１ｂ、４２ｂ及びゲート絶縁膜２１を
エッチングして半導体基板２０内に達する素子分離溝１５をそれぞれ形成する。

次に、図１7及び図１８に示すように、この素子分離溝１５に、例えばシリコン酸化膜
（ＳｉＯ２）からなる素子分離絶縁膜１４を埋め込んだ後、第２マスク材２８をストッパ
としてＣＭＰにより素子分離絶縁膜１４を平坦化する。ここで、メモリセル領域１には、
メモリセルトランジスタ６を素子分離する第１素子分離絶縁膜１４ａが形成され、選択ゲ
ート領域２及び周辺回路領域３ａには、選択ゲートトランジスタ７を素子分離する第２素
子分離絶縁膜１４ｂ及びＭＯＳトランジスタ８を素子分離する第２素子分離絶縁膜１４ｃ
が形成される。

次に、図１９及び図２０に示すように、素子分離絶縁膜１４の上部をエッチングし、第
１素子分離絶縁膜１４ａと第２素子分離絶縁膜１４ｂ、１４ｃの上面の半導体基板２０の
上面からの高さを、第２下層ゲート電極層４２ａ、４２ｂの上面の高さと一致するように
調整する。ここで、第２素子分離絶縁膜１４ｂ、１４ｃの上面の半導体基板２０の上面か
らの高さは４０ｎｍ以上となっている。

次に、図２１及び図２２に示すように、メモリセル領域１以外をフォトレジスト２９で
マスクし、図２１（ｄ）に示すように、第１素子分離絶縁膜１４ａの上部をエッチングし
て、第１素子分離絶縁膜１４ａの上面の高さを、半導体基板２０の上面よりは高く、第１
ゲート電極層２２の上面の高さよりも低くする。なお、第２素子分離絶縁膜１４ｂ、１４
ｃは、フォトレジスト２９により覆われているので、エッチングされず、高さは変わらな
い。

次に、図２３及び図２４に示すように、フォトレジスト２９と第２マスク材２８を除去
した後、第１及び第２素子分離絶縁膜１４ａ、１４ｂ、１４ｃ上、第１ゲート電極層２２
上、及び第２下層ゲート電極層４２ａ、４２ｂ上に、例えばＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔ
ｒｉｄｅ−Ｏｘｉｄｅ）膜からなる電極間絶縁膜２３を膜厚１２ｎｍから１７ｎｍ程度に
形成する。この電極間絶縁膜２３は、後にメモリセル領域１においては第１電極間絶縁膜
２３に、選択ゲート領域２及び周辺回路領域３ａにおいては、第２電極間絶縁膜４４ａ、
４４ｂとなる。以下、メモリセル領域１における電極間絶縁膜２３を、第１電極間絶縁膜
２３、選択ゲート領域２及び周辺回路領域３ａにおける電極間絶縁膜２３を第２電極間絶
縁膜４４ａ、４４ｂと称する。さらにこの第１及び第２電極間絶縁膜２３、４４上に、例
えば多結晶シリコンからなる第２下部ゲート電極層２４ａを膜厚３０ｎｍから６０ｎｍ程
度に形成する。この第２下部ゲート電極層２４ａは、後にメモリセル領域１においては第
２ゲート電極層２４の一部に、選択ゲート領域２及び周辺回路領域３ａにおいては、上層
ゲート電極層４６ａ、４６ｂの一部を構成する。以下、メモリセル領域１における第２ゲ
ート電極層２４を、第２下部ゲート電極層２４ａ、選択ゲート領域２及び周辺回路領域３
ａにおける第２下部ゲート電極層２４ａを第１上層ゲート電極層４６ａ−１、４６ｂ−１
と称する。

次に、図２５及び図２６に示すように、第２電極間絶縁膜４４ａ、４４ｂに開口部４５
ａ、４５ｂを形成するために、第２下部ゲート電極層２４ａ、第１上層ゲート電極層４６
ａ−１、４６ｂ−１上にフォトレジスト（図示せず）を塗布し、リソグラフィによりフォ
トレジストをパターンニングした後、このレジストマスクとして選択ゲート領域２の第１
上層ゲート電極層４６ａ−１及び第２電極間絶縁膜４４ａの一部と周辺回路領域３ａの第
１上層ゲート電極層４６ｂ−１及び第２電極間絶縁膜４４ｂの一部をそれぞれ除去し、第
２電極間絶縁膜４４ａ、４４ｂに下層ゲート電極層４３ａ、４３ｂの表面と第２素子分離
絶縁膜１４ｂ、１４ｃの表面を露出する開口部４５ａ、４５ｂをそれぞれ形成する。その
後、レジストマスクを除去する。

次に、図２７及び図２８に示すように、選択ゲート領域２及び周辺回路領域３ａにおけ
る第２電極間絶縁膜４４ａ、４４ｂの開口部４５ａ、４５ｂにより露出された下層ゲート
電極層４３ａ、４３ｂの表面に形成されたＳｉＯ２からなる自然酸化膜（図示せず）を除
去するため、例えばフッ化水素またはフッ酸などのフッ酸系の薬液を用いて洗浄を行なう
。ここで、図２７（ｂ）及び図２８（ｂ）に示されるように、第２電極間絶縁膜４４ａ、
４４ｂの開口部４５ａ、４５ｂにより露出されたＳｉＯ２からなる第２素子分離絶縁膜１
４ｂ、１４ｃの表面もフッ酸系の薬液を用いた洗浄により、３０ｎｍ程度削られる。しか
し、素子分離絶縁膜１４ｂ、１４ｃの上面の半導体基板２０の上面からの高さは、少なく
とも１０ｎｍ以上確保されており、半導体基板２０の上面よりも高くなる。なお、第２素
子分離絶縁膜１４ｂ、１４ｃの上面の半導体基板２０の上面からの高さは、半導体基板２
０の上面よりも高ければ、第１下層ゲート電極層４１ｂ、４１ｃの上面よりも低くなって
も構わない。

次に、図２９及び図３０に示すように、第２下部ゲート電極層２４ａの表面、第２電極
間絶縁膜４４ａ、４４ｂの開口部４５ａ、４５ｂから露出された下層ゲート電極層４３ａ
、４３ｂの表面、及び第２素子分離絶縁膜１４ｂ、１４ｃの表面に第２上部ゲート電極層
２４ｂを膜厚６０ｎｍから１００ｎｍ程度に形成する。この第２上部ゲート電極層２４ｂ
は、後にメモリセル領域１においては第２ゲート電極層２４の残部に、選択ゲート領域２
及び周辺回路領域３ａにおいては、上層ゲート電極層４６ａ、４６ｂの残部を構成する。
以下、メモリセル領域１における第２上部ゲート電極層２３ｂを、第２上部ゲート電極層
２４ｂ、選択ゲート領域２及び周辺回路領域３ａにおける第２上部ゲート電極層２４ｂを
第２上層ゲート電極層４６ａ−２、４６ｂ−２と称する。

次に、図３１及び図３２に示すように、メモリセル領域１の第２ゲート電極層２４上、
選択ゲート領域２及び周辺回路領域３ａの上層ゲート電極層４６ａ、４６ｂ上に、例えば
シリコン窒化膜（ＳｉＮ）からなる絶縁膜２５を膜厚１００ｎｍから２００ｎｍ程度に形
成する。次に、図３３及び図３４に示すように、絶縁膜２５上に、例えばシリコン酸化膜
（ＳｉＯ_２）からなる第３マスク材３１を形成し、この第３マスク材３１をリソグラフィ
によりパターンニングする。

次に、図３５及び図３６に示すように、第３マスク材３１をマスクに用いて異方性エッ
チングにて絶縁膜２５、第２ゲート電極層２４、上層ゲート電極層４６ａ、４６ｂ、第１
及び第２電極間絶縁膜２３、４４ａ、４４ｂ、第１ゲート電極層２２、及び下層ゲート電
極層４３を除去して、メモリセルトランジスタ６、選択ゲートトランジスタ７及びＭＯＳ
トランジスタ８のゲート電極３０、４０、５０を形成する。その後、第３マスク材３１を
除去し、イオンインプランテーション法によりゲート電極３０、４０、５０をマスクとし
て半導体基板２０に不純物拡散層２６を形成する。なお、第３マスク材３１はゲート電極
３０、４０、５０の形成時における絶縁膜２５の異方性エッチング以降の異方性エッチン
グにより全て除去される場合もある。

これにより、半導体基板２０上にゲート絶縁膜２１を介して第１ゲート電極層２２と、
この第１ゲート電極層２２上に第１電極間絶縁膜２３を介して形成された第２ゲート電極
層２４を備えた２層ゲート構造のメモリセルトランジスタ６が形成され、半導体基板２０
上にゲート絶縁膜２１を介して第１下層ゲート電極層４１ａ、４１ｂと第２下層ゲート電
極層４２ａ、４２ｂの積層構造の下層ゲート電極層（第３ゲート電極）４３と、この下層
ゲート電極層４３ａ、４３ｂ上に形成された開口部４５ａ、４５ｂを有する第２電極間絶
縁膜４４ａ、４４ｂと、この第２電極間絶縁膜４４ａ、４４ｂ上に形成され、下層ゲート
電極層４３ａ、４３ｂと電気的に接続された上層ゲート電極層４６ａ、４６を備えた１層
ゲート構造の選択ゲートトランジスタ７及びＭＯＳトランジスタ８が形成される。

その後、ゲート電極３０、４０、５０を覆うように、半導体基板２０の全面に層間絶縁
膜（図示せず）が形成される。その後、この層間絶縁膜及びゲート絶縁膜２１を貫通して
不純物拡散層２６の表面に接続するコンタクト１０ａ、１０ｂが形成され、また層間絶縁
膜及び絶縁膜２５を貫通して上層ゲート電極層４６ａ、４６ｂに接続するコンタクト１１
が形成される。次に、層間絶縁膜上に電気信号を転送する上層メタル配線（図示せず）が
形成される。これにより、ＮＡＮＤ型不揮発性メモリが得られる。

本実施形態によれば、選択ゲート領域２及び周辺回路領域３ａの下層ゲート電極層４３
ａ、４３ｂをメモリセル領域１の第１ゲート電極層２２の膜厚より厚くする。すなわち、
下層ゲート電極層４３ａ、４３ｂは、第１ゲート電極層２２と同じ第１下層ゲート電極層
４１ａ、４１ｂ上に第２下層ゲート電極層４２ａ、４２ｂを積層した２層構造にすること
により、下層ゲート電極層４３ａ、４３ｂの膜厚をメモリセル領域１の第１ゲート電極層
２２の膜厚より厚くしている。また、予め、第２素子分離絶縁膜１４ｂ、１４ｃの上面の
半導体基板２０からの高さを、下層ゲート電極４３ａ、４３ｂの上面の高さとほぼ同じに
形成している。従って、第２電極間絶縁膜４４ａ、４４ｂにおける開口部４５ａ、４５ｂ
内の下層ゲート電極層４３ａ、４３ｂの露出表面に形成された自然酸化膜を除去する際、
開口部４５ａ、４５ｂ内に露出されている第２素子分離絶縁膜１４ｂ、１４ｃの上部が除
去されるが、開口部４５ａ、４５ｂ内の第２素子分離絶縁膜１４ｂ、１４ｃの上面の半導
体基板２０の上面からの高さは、下層ゲート電極層４３ａ、４３ｂの上面の高さより低く
なるが、半導体基板２０の上面よりも高い。そのため、選択ゲートトランジスタ７及びＭ
ＯＳトランジスタ８の上層ゲート電極層４６ａ、４６ｂと半導体基板２０との電気的ショ
ートを防止することができる。

また、上面に上層ゲート電極層４６ａ、４６ｂが形成されている第２素子分離絶縁膜１
４ｂ、１４ｃの上面の半導体基板２０の上面からの高さは、第２下層ゲート電極層４２ａ
、４２ｂの膜厚を厚くすることにより高くできる。つまり、メモリセルトランジスタ６の
第１ゲート電極層２２を薄膜化しても第２下層ゲート電極層４１２ａ、４２ｂの膜厚を厚
くすれば、選択ゲートトランジスタ７及び周辺回路領域のＭＯＳトランジスタ８に隣接し
、上面に上層ゲート電極層４６ａ、４６ｂが形成されている第２素子分離絶縁膜１４ｂ、
１４ｃの上面の半導体基板２０の上面からの高さを維持することができる。従って、第２
下層ゲート電極層４２ａ、４２ｂの膜厚を厚くすることにより、メモリセルトランジスタ
６の第１ゲート電極層２２を薄膜化してセル間干渉を低減するこができる。

なお、上記実施形態において、選択ゲートトランジスタ７及びＭＯＳトランジスタ８の
下層ゲート電極層４３ａ、４３ｂは、第１ゲート電極層２２（第１下層ゲート電極層４１
ａ、４１ｂ）の形成後に、第２下層ゲート電極層４２ａ、４２ｂを形成した後、レジスト
マスクでメモリセル領域１以外をマスクし、メモリセル領域１の第２下層ゲート電極層４
２をＲＩＥエッチングやＷＥＴエッチングにて除去して形成しても良い。

また、第２電極間絶縁膜４４ａ、４４ｂの開口部４５ａ、４５ｂから露出された下層ゲ
ート電極層４３ａ、４３ｂ表面の自然酸化膜の除去は、フッ酸系の薬液以外でも酸化膜を
エッチングできる薬液であれば適用可能である。

また、メモリセルトランジスタ６の第２ゲート電極層２４の上面、選択ゲートトランジ
スタ７及びＭＯＳトランジスタ８の上層ゲート電極層４６ａ、４６ｂの上面に、タングス
テン等のメタルを積層してゲート電極を低抵抗化することも可能である。例えば第２ゲー
ト電極層２４及び上層ゲート電極層４６ａ、４６ｂにポリシリコンを用い、この第２ゲー
ト電極層２４及び上層ゲート電極層４６ａ、４３４６上に、例えばコバルト、マンガン、
またはマグネシウムなどを堆積させて熱処理することによってシリサイド層を形成するこ
とも可能である。

また、素子分離溝またはゲート電極の形成においては、フォトレジストによるソフトマ
スクを使用して形成することも可能である。

また、第２ゲート電極層２４及び上層ゲート電極層４６ａ、４６ｂは、第２電極間絶縁
膜４４に開口部４５を形成した後、第２下部ゲート電極層２４ａ、４６ａ−１、４６ｂ−
１と第２上部ゲート電極層２４ｂ，４６ａ−２、４６ｂ−２を順次形成することも可能で
ある。

また、周辺回路領域３ａにおける第２電極間絶縁膜４４ｂの開口部４５ｂは、図３７（
ａ）に示すように、ゲート電極５０（下層ゲート電極層４１）と同じ幅で、アクティブエ
リア４ｂの一側の第２素子分離絶縁膜１４ｃの一部とゲート電極５０の一部とを露出させ
る形状、図３７（ｂ）に示すように、アクティブエリア４ｂ上のゲート電極５０とアクテ
ィブエリア４ｂ近傍の第２素子分離絶縁膜１４ｃを部分的に露出させるＨ字形状、図３７
（ｃ）に示すように、アクティブエリア４ｂ上のゲート電極５０とアクティブエリア４ｂ
近傍の第２素子分離絶縁膜１４ｃの一部を露出させる複数のスリット形状であっても良い
。

また、ゲート電極３０、４０、５０の加工に際して、図３８及び図３９に示すように、
予めＣＭＰによって絶縁膜２５を平坦化した後、第３マスク材３１を設けても良い。この
場合、ゲート電極のパターンニングにおけるリソマージン及び加工マージンを向上できる
。

また、周辺回路領域３ａのアクティブエリア４ｂに複数のＭＯＳトランジスタ８を形成
しても良く、または複数のアクティブエリア４ｂを配置し、複数のＭＯＳトランジスタ８
を形成しても良い。また、ＭＯＳトランジスタ８は、Ｎ型またはＰ型のいずれでもあって
も良い。

また、上記実施形態の製造方法では、素子分離絶縁膜１４はゲート絶縁膜２１を形成し
た後に形成しているが、先に素子分離絶縁膜１４を形成し、後でゲート絶縁膜２１を形成
する、いわゆるゲート後作りプロセスの適用も可能である。

また、第１ゲート電極層２２と第２ゲート電極層２４とを異なる材料で構成することも
可能である。

また、メモリセル領域１の素子分離絶縁膜１４ａの上面の半導体基板２０の上面からの
高さを半導体基板２０の上面より低くしても、第２下層ゲート電極層４２の膜厚を調整す
ることによって本実施形態と同様の効果を得られる。

［第２の実施形態］
第２の実施形態は、ＮＡＮＤ型不揮発性メモリにおいて、ＭＯＳトランジスタが設けら
れた周辺回路領域と異なる周辺回路領域にＭＯＳトランジスタと同様の１層ゲート構造を
用いて抵抗素子を構成することを特徴とする。

図４０は本発明の第２の実施形態に係るＮＡＮＤ型不揮発性メモリにおける抵抗素子の
構造を模式的に示した図であり、図４０（ａ）は、抵抗素子の構造を模式的に示した平面
図であり、図４０（ｂ）は、図４０（ａ）のＡ−Ａ線に沿った断面図、図４０（ｃ）は、
図４０（ａ）のＢ−Ｂ線に沿った断面図である。なお、第１の実施形態と同一または類似
の部分には同一符号を付し、以下、本実施形態の特徴部分のみ説明する。

図４０（ａ）に示されるように、本実施形態では、ＭＯＳトランジスタが形成された周
辺回路領域３ａと異なる周辺回路領域３ｂに抵抗素子１００が形成されている。この抵抗
素子１００は、第２素子分離絶縁膜１４ｃで囲まれたアクティブエリア４ｃ上に設けられ
、図中Ｙ方向に伸び、アクティブエリア４ｃを左右の領域に分けるように第２素子分離絶
縁膜１４ｃ上にまで至るゲート電極６０と、ゲート電極６０の両端部にそれぞれ設けられ
てゲート電極６０へ電位を与えるためのコンタクト１６ａ、１６ｂとを備えている。

このゲート電極６０は、図４０（ｂ）及び図４０（ｃ）に示されるように、半導体基板
２０上にゲート絶縁膜２１を介して形成され、第１の実施形態におけるＭＯＳトランジス
タ８とほぼ同じ構造、すなわち、第１及び第２下層ゲート電極層４１ｂ、４２ｂの積層構
造の下層ゲート電極層４３ｂと、この下層ゲート電極層４３ｃｂ上に形成された開口部４
５ｂを有する第２電極間絶縁膜４４ｂと、この第２電極間絶縁膜４４ｂ上に形成された上
層ゲート電極層４６ｂと、この上層ゲート電極層４６ｂ上に形成された絶縁膜２５とを備
えている。

そして、第２電極間絶縁膜４４ｂの開口部４５ｂは、下層ゲート電極層４３ｂ及び第２
素子分離絶縁膜１４ｂに跨って形成されている。また、第２電極間絶縁膜４４ｂが上面に
形成されている第２素子分離絶縁膜１４ｂ部分の上面の半導体基板２０の上面からの高さ
は、下層ゲート電極層４３ｂの上面とほぼ同じに形成され、上層ゲート電極層４６ｂが上
面に形成されている第２素子分離絶縁膜１４ｂ部分の上面の半導体基板２０の上面からの
高さは、下層ゲート電極４３ｂの上面の高さよりも低く、半導体基板２０の上面よりも高
く形成されている。

また、コンタクト１６ａ、１６ｂは、ゲート電極６０の両端部にそれぞれ配置され、絶
縁膜２５を貫通して上層ゲート電極４６ｃに達するように設けられている。

なお、メモリセルトランジスタ６、選択ゲートトランジスタ７及びＭＯＳトランジスタ
８部分については、第１の実施形態と同様の構成である。また、上記抵抗素子の製造方法
は、第１の実施形態に係るＮＡＮＤ型不揮発性メモリと同様のために説明を省略する。

本実施形態によれば、上記第１の実施の形態と同様の効果が得られる他に、下層ゲート
電極層４３ｂ、４６ｂｃを抵抗体とし、ゲート電極６０の両端部にコンタクト１６ａ、１
６ｂを設けることにより、容易に抵抗素子を得ることができる。

なお、本実施形態において、コンタクト１６ａ、１６ｂ間の距離、コンタクト数、第２
下層ゲート電極層４１ｂの厚さ、第２電極間絶縁膜４４ｂの開口部４５ｂの形状、または
ゲート電極６０の形状などを変更することで容易に抵抗素子の抵抗値を変化させることが
可能である。

また、抵抗素子を複数個配置すること、また直列配置、並列配置して上層メタル配線で
接続することによって様々の抗素子をつくることも可能である。

［第３の実施形態］
第３の実施形態は、ＮＡＮＤ型不揮発性メモリにおいて、ＭＯＳトランジスタが設けら
れた周辺回路領域と異なる周辺回路領域にＭＯＳトランジスタと同様の１層ゲート構造を
用いてキャパシターを構成することを特徴とする。

図４１は本発明の第３の実施形態に係るＮＡＮＤ型不揮発性メモリにおけるキャパシタ
ーの構造を模式的に示した図であり、図４１（ａ）は、キャパシターの構造を示した平面
図であり、図４１（ｂ）は、図４１（ａ）のＡ−Ａ線に沿った断面図、図４１（ｃ）は、
図４１（ａ）のＢ−Ｂ線に沿った断面図である。なお、第１の実施形態と同一、または類
似の部分には同一符号を付し、以下、本実施形態の特徴部分のみを説明する。

図４１（ａ）に示されるように、本実施形態では、ＭＯＳトランジスタが形成された周
辺回路領域３ａと異なる周辺回路領域３ｃにキャパシター１１０が形成されている。この
キャパシター１１０は、第１アクティブエリア４ｄ中に包含された第２素子分離絶縁膜１
４ｃと、この素子分離絶縁膜１４ｃで囲まれた第２アクティブエリア４ｅを有し、この素
子分離絶縁膜１４ｃと第２アクティブエリア４ｅ上に素子分離絶縁膜１４ｃと第２アクテ
ィブエリア４ｅを覆うように形成されたゲート電極７０と、素子分離絶縁膜１４ｃ上のゲ
ート電極７０に形成されたコンタクト１７ａと、このゲート電極７０が形成されていない
第１アクティブエリア４ｄ上に設けられた、例えばＳｉＮまたはＢＰＳＧ（Ｂｏｒｏｎ
Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）からなるゲート間絶縁膜３３と
、ゲート電極７０及び半導体基板２０に電位を与えるためのコンタクト１７ｂとを備えて
いる。

ゲート電極７０は、図４１（ｂ）及び図４１（ｃ）に示されるように、半導体基板２０
の上面のゲート絶縁膜２１を介して形成され、第１の実施の形態のＭＯＳトランジスタと
ほぼ同じ構造、すなわち、第１及び第２下層ゲート電極層４１ｂ、４２ｂの積層構造の下
層ゲート電極層４３ｂと、この下層ゲート電極層４３ｂ及び第２素子分離絶縁膜１４ｃに
跨り、互いに平行に配置された３つの開口部４５ｃを有する第２電極間絶縁膜４４ｃと、
この第２電極間絶縁膜４４ｃ上に形成された上層ゲート電極４６ｂとを有し、下層及び上
層ゲート電極層４３ｂ、４６ｂは、第２電極間絶縁膜４４ｃの開口部４５ｃにより電気的
に接続されて１層ゲート構造になっている。

コンタクト１７ａは開口部４５ｃ内の絶縁膜２５を貫通して上層ゲート電極層４６ｂ中
に達するように設けられ、コンタクト１７ｂがゲート電極間絶縁膜２１を貫通して半導体
基板２０の表面に達するように設けられている。これにより、ゲート電極７０をキャパシ
ターの一方の電極、半導体基板２０をキャパシターの他方の電極、第２アクティブエリア
４ｅ上に形成されたゲート絶縁膜２１を絶縁体としたキャパシター１１０が構成される。

なお、このキャパシターの製造方法は、第１の実施形態にかかわるＮＡＮＤ型不揮発性
メモリと同様のため説明を省略する。

本実施形態によれば、第１の実施形態と同様の効果が得られる他に、ゲート電極７０に
コンタクト１７ａを設け、半導体基板２０にコンタクト１７ｂを設けることにより、容易
にキャパシターを得ることができる。

なお、本実施形態において、ゲート絶縁膜２１の厚さや、第２アクティブエリア４ｅの
大きさを変更することにより、キャパシターの容量を変化させることが可能である。

また、キャパシターは複数個配置することも可能であり、複数個を直列配置、並列配置
して上層メタル配線で接続することによりさまざまなキャパシターをつくることが可能で
ある。

また、開口部４５ｃは１個でも良く、その形状は長方形以外、例えば楕円形にすること
も可能であり、また、コンタクト１７ａを包含しなくても良い。

また、ゲート電極７０へのコンタクト１７ａｇ及び半導体基板２０へのコンタクト１７
ｂは複数個配置することも可能である。

［第４の実施形態］
第４の実施形態は、第１の実施形態のＮＡＮＤ型不揮発性メモリの選択ゲート領域及び
周辺回路領域における下層ゲート層と上層ゲート層との間の第２電極間絶縁膜を全て除去
したことを特徴とする。

図４２は本発明の第４の実施形態に係るＮＡＮＤ型不揮発性メモリの構造を模式的に示
した平面図であり、図４２（ａ）はメモリセル領域及び選択ゲート領域の平面図、図４２
（ｂ）は周辺回路領域におけるＭＯＳトランジスタの構造を示した平面図、図４３（ａ）
は図４２（ａ）のＡ−Ａ線に沿った断面図、図４３（ｂ）は図４２（ａ）のＢ−Ｂ線に沿
った断面図、図４３（ｃ）は図４２（ａ）のＣ−Ｃ線に沿った断面図、図４４（ａ）は図
４２（ｂ）のＤ−Ｄ線に沿った断面図、図４４（ｂ）は図４２（ｂ）のＥ−Ｅ線に沿った
断面図である。なお、第１の実施形態と同一、または類似の部分には同一符号を付し、以
下、本実施形態の特徴部分のみを説明する。

図４３に示されるように、メモリセル領域２では、第１ゲート電極層２２と第２ゲート
電極層２４との間に第１電極間絶縁膜２３が形成されている。しかし、図４３及び図４４
に示されるように、選択ゲート領域２及び周辺回路領域３ａでは、第１ゲート電極層２２
と同じ膜厚でゲート絶縁膜２１ｂ、２１ｃ上に形成された第１下層ゲート電極層４１ａ、
４１ｂとこの第１下層ゲート電極層４１ａ、４１ｂ上に形成された第２下層ゲート電極層
４２ａ、４２ｂとからなる下層ゲート電極層４３ａ、４３ｂには、直接、上層ゲート電極
４６ａ、４６ｂがメモリセル領域１の第２ゲート電極層２４の上面とほぼ同じ高さに形成
されている。つまり、選択ゲート領域２及び周辺回路領域３ａにおいて、下層ゲート電極
層４３ａ、４３ｂと上層ゲート電極４６ａ、４６ｂとの間の第２電極間絶縁膜４４ａ、４
４ｂを全て除去している。それ例外は、第１の実施形態と同じ構造である。

次に、このＮＡＮＤ型不揮発性メモリの製造方法を図４５乃至図５６を参照して説明す
る。

図４５乃至図５６は、第４の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程の断
面図を示す。図４５、図４７、図４９、図５１、図５３、図５５の各図（ａ）は図４２（
ａ）のＡ−Ａ線に沿った断面図、各図（ｂ）は図４２（ａ）のＢ−Ｂ線に沿った断面図、
各図（ｃ）は図４２（ａ）のＣ−Ｃ線に沿った断面図、図４６、図４８、図５０、図５２
、図５４、図５６の各図（ａ）は図４２（ｂ）のＤ−Ｄ線に沿った断面図、各図（ｂ）は
図４２（ｂ）のＥ−Ｅ線に沿った断面図である。なお、第１の実施形態と同一、または類
似の部分には同一符号を付し、詳細な説明を省略する。

まず、第１の実施の形態と同様の、半導体基板２０上にゲート絶縁膜２１を形成する工
程から第１及び第２電極間絶縁膜２３、４４ａ、４４ｂ上に第２下部ゲート電極層２４ａ
を形成するまでの工程を経る。ただし、本実施形態においては第２下層ゲート電極層４２
の膜厚は第２電極間絶縁膜４４ａ、４４ｂの膜厚よりも１０ｎｍ以上厚くするように形成
する。

次に、図４５及び図４６に示すように、第１素子分離絶縁膜１４ａ上、第２素子分離絶
縁膜１４ｂ、１４ｃ上、第１ゲート電極層２２上、及び第２下層ゲート電極層４２ａ、４
２ｂ上に、例えばＯＮＯ膜からなる第１及び第２電極間絶縁膜２３、４４ａ、４４ｂを膜
厚１２ｎｍから１７ｎｍ程度に形成し、さらにこの第１及び第２電極間絶縁膜２３、４４
ａ、４４ｂ上に、例えば多結晶シリコンからなる第２下部ゲート電極層２４ａ、第１及び
第２上層ゲート電極層４６ａ−１、４６ｂ−１を形成する。ここで、第２下部ゲート電極
層２４ａの上面が下層ゲート電極層４３ａ、４３ｂの上面から１０ｎｍから５０ｎｍ程度
高くなるように形成する。

次に図４７及び図４８に示すように、第２素子分離絶縁膜１４ｂ、１４ｃをストッパと
してＣＭＰにより、選択ゲート領域２と周辺回路領域３ａにおいて、第２素子分離絶縁膜
１４ｂ、１４ｃの上面に形成された第２下部ゲート電極層２２及び第２電極間絶縁膜４４
ａ、４４ｂが除去されて第２素子分離絶縁膜１４ｂ、１４ｃ及び下層ゲート電極層４３ａ
、４３ｂの上面が露出される。ここで、図４７（ａ）及び図４７（ｃ）に示すメモリセル
領域２の第１電極間絶縁膜２３は第２下部ゲート電極層２４ａが保護膜として働くために
除去されない。さらに、メモリセル領域１の第２下部ゲート電極層２４ａの上面は平坦化
される。

次に、図４９及び図５０に示すように、ＣＭＰによって露出された下層ゲート電極層４
３ａ、４３ｂの表面に形成された自然酸化膜（図示せず）を除去するために、例えばフッ
化水素またはフッ酸などのフッ酸系の薬液を用いた洗浄を行なう。ここで、図４９（ｂ）
及び図５０（ｂ）に示されるように、ＣＰＭにより露出されたＳｉＯ２からなる第２素子
分離絶縁膜１４ｂ、１４ｃの表面もフッ酸系の薬液を用いた洗浄によって上部が３０ｎｍ
程度削られる。しかし、第２素子分離絶縁膜１４ｂ、１４ｃの上面の半導体基板２０の上
面からの高さは、少なくとも１０ｎｍ以上確保されており、半導体基板２０の上面よりも
高くなる。なお、第２素子分離絶縁膜１４ｂ、１４ｃの上面の半導体基板２０の上面から
の高さは、半導体基板２０の上面よりも高ければ、第１ゲート電極層２２の上面よりも低
くなっても構わない。

次に、図５１及び図５２に示すように、第２下部ゲート電極層２４ａの表面、下層ゲー
ト電極層４３ａ、４３ｂの表面、及び第２素子分離絶縁膜１４ｂ、１４ｃの表面に第２上
部ゲート電極層２４ｂ、上層ゲート電極層４６ａ、４６ｂを膜厚８０ｎｍから２００ｎｍ
程度に形成する。次に、第２上部ゲート電極層２４ｂ及び上層ゲート電極層４６ａ、４６
ｂ上に、例えばＳｉＮからなる絶縁膜２５を膜厚５０ｎｍから１５０ｎｍ程度に形成する
。

次に、図５３及び図５４に示すように、絶縁膜２５上に、例えばＳｉＯ_２からなる第３
マスク材３１を形成し、リソグラフィによりパターンニングする。次に、図５５及び図５
６に示すように、第３マスク材３１をマスクに異方性エッチングにて絶縁膜２５、第２上
部ゲート電極層２４ｂ、上層ゲート電極層４６ａ、４６ｂ、第１電極間絶縁膜２３、第１
ゲート電極層２２、及び下層ゲート電極層４３ａ、４３ｂを除去し、メモリセルトランジ
スタ６、選択ゲートトランジスタ７及びＭＯＳトランジスタ８のゲート電極３０、４０、
５０をそれぞれ形成する。その後、イオンインプランテーション法により、ゲート電極３
０、４０、５０をマスクとして不純物拡散層２６を形成する。なお、第３マスク材３１は
ゲート電極３０、４０、５０の形成時における絶縁膜２５の異方性エッチング以降の異方
性エッチングにより全て除去される場合もある。その後の工程に関しては、第１の実施形
態と同じであり、説明は省略する。

本実施形態によれば、選択ゲート領域２及び周辺回路領域３ａの下層ゲート電極層４３
ａ、４３ｂがメモリセル領域１の第１ゲート電極層２２と同じ膜厚の第１下層ゲート電極
層４１ａ、４１ｂ上に第２下層ゲート電極層４２ａ、４２ｂを積層した２層構造になって
おり、しかも、予め、第２素子分離絶縁膜１４ｂ、１４ｃの上面の半導体基板２０からの
高さを、下層ゲート電極４３ａ、４３ｂの上面の高さとほぼ同じに形成しているので、第
１の実施形態と同様の効果を有するＮＡＮＤ型不揮発性メモリが得られる。

また、選択ゲートトランジスタ７及びＭＯＳトランジスタ８の下層ゲート電極層４３ａ
、４３ｂと上層ゲート電極層４６ａ、４６ｂとの間の第２電極間絶縁膜４４ａ、４４ｂを
全て除去しているので、ゲート電極層の抵抗が下がる。従って、ＭＯＳトランジスタの動
作スピード向上とゲートリークによる電位降下の影響を小さくすることができる。

また、第２電極間絶縁膜４４ａ、４４ｂの開口部４５ａ、４５ｂを形成するためのリソ
グラフィ及びパターンニングが不要となるので製造工程を短縮することができる。

なお、本実施形態において、第２の実施形態及び第３の実施形態の抵抗素子及びキャパ
シターを適用することは可能である。

［第５の実施形態］
第５の実施形態は、第１の実施形態のＮＡＮＤ不揮発性メモリにおいて、下層ゲート電
極層の第２下層ゲート電極層の幅を第１下層ゲート電極層の幅よりも小さくしたことを特
徴とするものである。

図５７は、本実施形態に係るＮＡＮＤ型不揮発性メモリの構造を模式的に示した平面図
であり、図５７（ａ）はメモリセル領域及び選択ゲート領域の平面図、図５７（ｂ）は周
辺回路領域におけるＭＯＳトランジスタの構造を示した平面図、図５８（ａ）は図５７（
ａ）のＡ−Ａ線に沿った断面図、図５８（ｂ）は図５７（ａ）のＢ−Ｂ線に沿った断面図
、図５８（ｃ）は図５７（ａ）のＣ−Ｃ線に沿った断面図、図５８（ｄ）は図５７（ａ）
のＤ−Ｄ線に沿った断面図、図５９（ａ）は図５７（ｂ）のＥ−Ｅ線に沿った断面図、図
５９（ｂ）は図５７（ｂ）のＦ−Ｆ線に沿った断面図である。なお、第１の実施形態と同
一、または類似の部分には同一符号を付し、以下、本実施形態の特徴部分のみを説明する
。

図５８（ａ）に示されるように、選択ゲート領域２及び周辺回路領域３ａの下層ゲート
電極層４３ａ、４３ｂは、第１ゲート電極層２２と同じ膜厚の第１下層ゲート電極層４１
ａ、４１ｂとこの第１下層ゲート電極層４１ａ、４１ｂ上に形成された第２下層ゲート電
極層５２ａ、５２ｂとで構成されるが、しかし、本実施形態では、第２下層ゲート電極層
５２ａ、５２ｂは、第１下層ゲート電極層４１ａ、４１ｂの幅よりも小さい幅に形成され
ている。また、第２電極間絶縁膜５４ａ、５４ｂは、第１下層ゲート電極層４１ａ、４１
ｂの上面及び第２下層ゲート電極層５２ａ、５２ｂの側面に跨って形成され、第２下層ゲ
ート電極層５２ａ、５２ｂの上面に開口部５５ａ、５５ｂを有している。それ以外は第１
の実施形態と同じ構造である。

次に、このＮＡＮＤ型不揮発性メモリの製造方法を図６０乃至図７３を参照して説明す
る。

図６０乃至図７３は、第５の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程の断
面図を示す。図６０、図６２、図６４、図６６、図６８、図７０、図７２の各図（ａ）は
図５７（ａ）のＡ−Ａ線に沿った断面図、各図（ｂ）は図５７（ａ）のＢ−Ｂ線に沿った
断面図、（ｃ）は図５７（ａ）のＣ−Ｃ線に沿った断面図、各図（ｄ）は図５７（ｂ）の
Ｄ−Ｄ線に沿った断面図、図６１、図６３、図６５、図６７、図６９、図７１、図７３の
各図（ａ）は図５７（ｂ）のＥ−Ｅ線に沿った断面図、各図（ｂ）は図５７（ｂ）のＦ−
Ｆ線に沿った断面図を示す。なお、第１の実施形態と同一、または類似の部分には同一符
号を付し、詳細な説明を省略する。

まず、第１の実施の形態と同様の、半導体基板２０上にゲート絶縁膜２１を形成する工
程から第１ゲート電極層２２上に第１マスク材２７を形成するまでの工程を経た後、図６
０及び図６１に示すように、第１マスク材２７をリソグラフィによりパターンニングし、
第１下層ゲート電極層４１ａ、４１ｂの所定領域を露出するための開口部２７ａ、２７ｂ
を形成する。

次に、図６２及び図６３に示すように、開口部２７ａ、２７ｂにより露出された第１下
層ゲート電極層４１ａ、４１ｂの上面及び第１マスク材２７上に、例えば多結晶シリコン
からなる第２下層ゲート電極層５２を形成する。ここで、開口部２７ａ、２７ｂ内の第２
下層ゲート電極層５２の上面は第１マスク材２７の上面よりも２０ｎｍ以上高く形成する
。

次に、図６４及び図６５に示すように、ＣＭＰによって第１マスク材２７の上面が露出
するまで第２下層ゲート電極層５２を研磨する。これにより、選択ゲート領域２及び周辺
回路領域３に第２下層ゲート電極層５２ａ、５２ｂが形成される。この時、オーバーエッ
チングのために第２下層ゲート電極層５２ａ、５２ｂも５ｎｍから１０ｎｍ程度削られて
しまう。

次に、図６６及び図６７に示すように、さらに第１マスク材２７と同じ材質の第２マス
ク材２８を第１マスク材２７及び第２下層ゲート電極層５２ａ、５２ｂ上に膜厚４０ｎｍ
程度に形成する。以降の工程から第１素子分離絶縁膜１４ａ及び第２素子分離絶縁膜１４
ｂ、１４ｃの上面の半導体基板２０の上面からの高さを、第２ゲート電極層５２ａ、５２
ｂの上面の高さと一致するように調整する工程までは第１の実施形態と同じであり、説明
は省略する。

次に、図６８及び図６９に示すように、メモリセル領域２以外をフォトレジスト２９で
マスクし、図６８（ｄ）に示すように、第１素子分離絶縁膜１４ａの上面の高さを、半導
体基板２０の上面よりも高く、第１ゲート電極層２２の上面の高さよりも低くする。なお
、第２素子分離絶縁膜１４ｂ、１４ｃは、フォトレジスト２９によって覆われているので
、高さは低くならない。

次に、図７０及び図７１に示すように、フォトレジスト２９及び第２マスク材２８を除
去し、第１素子分離絶縁膜１４ａ上、第２素子分離絶縁膜１４ｂ、１４ｃ上、第１ゲート
電極層２２上、第２下層ゲート電極層５２ａ、５２ｂ上に、例えばＯＮＯ（Ｏｘｉｄｅ−
Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜からなる第１電極間絶縁膜２３を膜厚１２ｎｍから１７
ｎｍ程度に形成し、さらにこの第１電極間絶縁膜２３上に、例えば多結晶シリコンからな
る第２下部ゲート電極層２４ａを形成する。ここで、第２下部ゲート電極層２４ａの上面
が下層ゲート電極層５３ａ、５３ｂの上面から１０ｎｍから５０ｎｍ程度高くなるように
形成する。

次に、図７２及び図７３に示すように、第２素子分離絶縁膜１４ｂ、１４ｃをストッパ
としてＣＭＰにより、選択ゲート領域２及び周辺回路領域３ａにおいて、第２素子分離絶
縁膜１４ｂ、１４ｃの上面に形成された第２下部ゲート電極層２４ａと第２電極間絶縁膜
４４ａ、４４ｂが除去されて第２素子分離絶縁膜１４ｂ、１４ｃと第２下層ゲート電極層
５２ａ、５２ｂの上面が露出される。ここで、図４７（ａ）及び図４７（ｃ）に示すメモ
リセル領域２の第１電極間絶縁膜２３は、第２下部ゲート電極層２４ａが保護膜として働
くため除去されない。さらに、第２下層ゲート電極層４２ａ、４２ｂ以外の第２下部ゲー
ト電極層２４ａの上面は平坦化される。以降の工程は第１の実施形態と同じであるため説
明を省略する。

本実施形態においても、第１の実施形態と同様の効果を有するＮＡＮＤ型不揮発性メモ
リが得られる。

また、ゲート電極を加工する際の第２電極間絶縁膜５４ａ、５４ｂのエッチングにおい
て、第２電極間絶縁膜５４ａ、５４ｂの段差をエッチングする必要が無いため、第２電極
間絶縁膜５４ａ、５４ｂのエッチング残りを防止することができる。

なお、本実施形態において、第２の実施形態及び第３の実施形態の抵抗素子及びキャパ
シターを適用することも可能である。

また、選択ゲートトランジスタ７は第２下層ゲート電極層５２ａ、５２ｂの幅が第１下
層ゲート電極層４１ａ、４１ｂの幅と同じで、周辺回路領域のＭＯＳトランジスタ、抵抗
素子、またはキャパシターは第２下層ゲート電極層５２ａ、５２ｂの幅が第１下層ゲート
電極層４１ａ、４１ｂの幅よりも小さい構造にすることもできる。

［第６の実施形態］
第６の実施形態は、ＮＡＮＤ型不揮発性メモリにおいて、異なる周辺回路領域にゲート
絶縁膜の膜厚が異なる２つのＭＯＳトランジスタを設けることを特徴としたものである。

図７４は本発明の第６の実施形態に係るＮＡＮＤ型不揮発性メモリにおける異なる２つ
の周辺回路領域のＭＯＳトランジスタの構造を模式的に示した図であり、図７４（ａ）は
ＭＯＳトランジスタの構造を示した平面図であり、図７４（ｂ）は図７４（ａ）のＡ−Ａ
線に沿った断面図である。なお、第１の実施形態と同一、または類似の部分には同一符号
を付し、本実施形態の特徴部分のみを説明する。

図７４（ａ）に示すように、第１周辺回路領域３ｄには、ＬＶ系ＭＯＳトランジスタ１
２１が形成され、第２周辺回路領域３ｅには、ＨＶ系ＭＯＳトランジスタ１２２が形成さ
れている。このＬＶ系ＭＯＳトランジスタ１２１のゲート絶縁膜２１ｄは、メモリセル領
域２及び選択ゲート領域３ａのゲート絶縁膜２１ａ、２１ｂと同じ膜厚の５０Åから１０
０Å程度に形成され、一方、ＨＶ系ＭＯＳトランジスタ１２２のゲート絶縁膜２１ｅは、
ＬＶ系ＭＯＳトランジスタ１２１のゲート絶縁膜２１ｄよりも厚膜の３５０Åから４５０
Å程度に形成されている。それ以外は、第１の実施形態と同じ構造である。

次に、このゲート絶縁膜の厚さの異なるＬＶ系及びＨＶ系ＭＯＳトランジスタの製造方
法を図７５を参照して説明する。

図７５は本実施形態に係るＮＡＮＤ型不揮発性メモリにおけるＬＶ系及びＨＶ系ＭＯＳ
トランジスタの製造工程の模式的な断面図である。図７５は図７４（ａ）のＡ−Ａ線に沿
った断面図である。なお、第１の実施形態と同一、または類似の部分には同一符号を付し
、説明を省略する。

図７５（ａ）に示すように、まず、半導体基板（例えばシリコン基板）２０上に、例え
ばＳｉＯ_２からなるゲート絶縁膜２１ｅを例えば熱酸化により膜厚３００Åから４００Å
程度に形成する。

次に図７５（ｂ）に示すように、ＨＶ系ＭＯＳトランジスタ１２２を形成するための周
辺回路領域２６ｋのゲート絶縁膜２１ｅをフォトレジスト（図示せず）で覆い、エッチン
グにてＬＶ系ＭＯＳトランジスタ１２１を形成するための周辺回路領域３ｄのゲート絶縁
膜２１ｅを除去する。その後、フォトレジストを除去する。

次に、図７５（ｃ）に示すように、ＬＶ系ＭＯＳトランジスタ１２１を形成するための
周辺回路領域３ｄの半導体基板２０上に、ゲート絶縁膜２１ｄを例えば熱酸化により膜厚
５０Åから１００Å程度に形成する。この時、ＨＶ系ＭＯＳトランジスタ１２２を形成す
るための周辺回路領域３ｅも同時に熱酸化されるため、ＨＶ系ＭＯＳトランジスタ１２２
を形成するための周辺回路領域３ｅのゲート絶縁膜２１ｅの膜厚は３５０Åから４５０Å
程度になる。なお、３つ以上の異なるゲート絶縁膜を形成する場合は上記工程を繰り返す
ことによって製造可能である。

以降の工程は第１の実施形態、第１の実施形態と同様の工程のため説明を省略する。

また、ＨＶ系ＭＯＳトランジスタ１２２の第２下層ゲート電極４２ｂの上面の半導体基
板２０の上面からの高さは、ＬＶ系ＭＯＳトランジスタ１２１の第２下層ゲート電極４２
ｂの上面の半導体基板２０の上面からの高さより高い。よって、ＬＶ系ＭＯＳトランジス
タ１２１の第２素子分離絶縁膜１４ｃの上面は、ＨＶ系ＭＯＳトランジスタ１２２の第２
下層ゲート電極４２ｂの上面に合せるのが好ましい。

本実施形態においても、第１の実施形態と同様の効果を得ることができる。なお、本実
施形態においても、第２の実施形態の第抵抗素子、または第３の実施形態のキャパシター
を適用することは可能である。

また、ＬＶ系ＭＯＳトランジスタ形成するための周辺回路領域３ｄとＨＶ系ＭＯＳトラ
ンジスタ形成するための周辺回路領域３ｅを１つのアクティブエリア上に形成することも
可能であり、複数のＭＯＳトランジスタをこのアクティブエリア上に形成することも可能
である。

また、メモリセルトランジスタ６のゲート絶縁膜の膜厚と選択ゲートトランジスタ７の
ゲート絶縁膜の膜厚を異ならしめても良い。

また、ＨＶ系ＭＯＳトランジスタの第２素子分離絶縁膜１４ｃの上面は、ＬＶ系ＭＯＳ
トランジスタの第２下層ゲート電極４３ｂの上面に合せることも可能である。

また、ＨＶ系ＭＯＳトランジスタまたはＬＶ系ＭＯＳトランジスタのどちらか一方のみ
に第２下層ゲート電極を形成すること、選択ゲートトランジスタのみに第２下層ゲート電
極を形成することもできる。

［第７の実施形態］
第７の実施形態は本発明をＮＯＲ型不揮発性メモリに適用した場合の１例である。

図７６は第７の実施形態に係るＮＯＲ型不揮発性メモリのメモリセル領域における模式
的な図を示したものであり、図７６（ａ）はメモリセル領域の平面図、図７６（ｂ）は周
辺回路領域におけるＭＯＳトランジスタの構造を示した平面図、図７６（ｃ）は図７６（
ａ）のＡ−Ａ線に沿った断面図、図７６（ｄ）は図７６（ｂ）のＢ−Ｂ線に沿った断面図
である。なお、第１の実施形態と同一部には同一符号を付し、詳細な説明を省略する。

図７６（ａ）に示されるように、メモリセル領域１には、図中Ｘ方向にワード線Ｗ１、
Ｗ２、・・・、Ｗ４が帯状に複数本並列して形成され、Ｘ方向に直行する図中Ｙ方向に素
子形成領域であるアクティブエリア４ｍが素子分離絶縁膜１４を介して複数本並列して形
成されている。さらに、このアクティブエリア４ｍは、ワード線Ｗ２とＷ３の間で結合す
るように形成されており、このアクティブエリア４ｍが結合している部分をソース領域１
２６と称する。Ｙ方向に直交するこのアクティブエリア４ｍとワード線Ｗ１、Ｗ２、・・
・、Ｗ４の交差部分にそれぞれメモリセルトランジスタ１３６が形成されている。ワード
線Ｗ１とＷ２の間、及びＷ３とＷ４の間には、メモリセルトランジスタ１３６のデータを
ビットライン（図示せず）に接続するためのコンタクト１３５が配置されている。

なお、本実施形態ではワードライン数が４本の構成であるが、１６本、３２本等更に多
い構成であっても良い。同様にアクティブエリア４ｍの本数も２本であるが、更に多い構
成であっても良い。

図７６（ｂ）乃至図７６（ｃ）に示されるように、周辺回路領域３ｆにおけるＭＯＳト
ランジスタ８の構造は、第１の実施形態におけるＮＡＮＤ型不揮発性メモリの周辺回路領
域におけるＭＯＳトランジスタと同じであるので説明は省略する。

図７６（ｃ）、（ｄ）に示されるように、ＮＯＲ型不揮発性メモリのモリセルトランジ
スタ１３６は、第１の実施形態におけるＮＡＮＤ型不揮発性メモリのメモリセルトランジ
スタ６と同じく２層ゲート構造をしており、周辺回路領域３ｆにおけるＭＯＳトランジス
タは、第１の実施形態の周辺回路領域３ａにおけるＭＯＳトランジスタ８と同じく１層ゲ
ート構造をしている。

本実施形態によれば、本発明はＮＡＮＤ型不揮発性メモリだけでなくＮＯＲ型不揮発性
メモリにも適用できる。また、同様にＡＮＤ型やＤｉＮＯＲ型などの不揮発性メモリにも
適用できる。

なお、本実施形態において、第２の実施形態の抵抗素子及び第３実施形態のキャパシタ
ーを適用することも可能である。

図１（ａ）は本発明の第１の実施形態におけるＮＡＮＤ型不揮発性メモリのメモリセル領域及び選択ゲート領域の構造を模式的に示した平面図であり、図１（ｂ）は本発明の第１の実施形態におけるＮＡＮＤ型不揮発性メモリの周辺回路領域のＭＯＳトランジスタの構造を模式的に示した平面図である。 図２（ａ）は図１（ａ）のＡ-Ａ線に沿った断面図であり、図２（ｂ）は図１（ａ）のＢ-Ｂ線に沿った断面図であり、図２（ｃ）は図１（ａ）のＣ-Ｃ線に沿った断面図であり、図２（ｄ）は図１（ａ）のＤ-Ｄ線に沿った断面図である。 図３（ａ）は図１（ｂ）のＥ-Ｅ線に沿った断面図であり、図３（ｂ）は図１（ｂ）のＦ-Ｆ線に沿った断面図である。 第１の実施形態におけるＮＡＮＤ型不揮発性メモリの選択ゲートトランジスタを模式的に示した斜視図である。 本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図５に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図６に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図７に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図８に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図９に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図１０に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図１１に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図１２に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図１３に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図１４に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図１５に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図１６に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図１７に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図１８に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図１９に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図２０に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図２１に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図２２に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図２３に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図２４に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図２５に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図２６に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図２７に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図２８に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図２９に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図３０に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図３１に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図３２に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図３３に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図３４に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図３７は本発明の第１の実施形態に係るＮＡＮＤ型不揮発性メモリの変形例示す平面図である。 本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの他の製造方法におけるモリセル領域及び選択ゲート領域の模式的な断面図である。 本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの他の製造方法における周辺回路領域の模式的な断面図である。 図４０（ａ）は本発明の第２の実施形態のＮＡＮＤ型不揮発性メモリにおける抵抗素子の模式的な平面図であり、図４０（ｂ）は図４０（ａ）のＡ-Ａ線に沿った断面図である。 図４１（ａ）は本発明の第３の実施形態のＮＡＮＤ型不揮発性メモリにおけるキャパシターの模式的な平面図であり、図４１（ｂ）は図４１（ａ）のＡ-Ａ線に沿った断面図である。 図４２（ａ）は本発明の第４の実施形態におけるＮＡＮＤ型不揮発性メモリのメモリセル領域及び選択ゲート領域の構造を模式的に示した平面図であり、図４２（ｂ）は本発明の第４の実施形態におけるＮＡＮＤ型不揮発性メモリの周辺回路領域のＭＯＳトランジスタの構造を模式的に示した平面図である。 図４３（ａ）は図４２（ａ）のＡ-Ａ線に沿った断面図であり、図４３（ｂ）は図４２（ａ）のＢ-Ｂ線に沿った断面図であり、図４３（ｃ）は図４２（ａ）のＣ-Ｃ線に沿った断面図である。 図４４（ａ）は図４２（ｂ）のＤ-Ｄ線に沿った断面図であり、図４４（ｂ）は図４２（ｂ）のＥ-Ｅ線に沿った断面図である。 本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図４５に続く、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図４６に続く、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図４７に続く、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図４８に続く、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図４９に続く、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図５０に続く、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図５１に続く、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図５２に続く、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図５３に続く、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図５４に続く、本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図５７（ａ）は本発明の第５の実施形態におけるＮＡＮＤ型不揮発性メモリのメモリセル領域及び選択ゲート領域の構造を模式的に示した平面図であり、図５７（ｂ）は本発明の第５の実施形態におけるＮＡＮＤ型不揮発性メモリの周辺回路領域のＭＯＳトランジスタの構造を模式的に示した平面図である。 図５８（ａ）は図５７（ａ）のＡ-Ａ線に沿った断面図であり、図５８（ｂ）は図５７（ａ）のＢ-Ｂ線に沿った断面図であり、図５８（ｃ）は図５７（ａ）のＣ-Ｃ線に沿った断面図であり、図５８（ｄ）は図５７（ａ）のＤ-Ｄ線に沿った断面図である。 図５９（ａ）は図５７（ｂ）のＥ-Ｅ線に沿った断面図であり、図５９（ｂ）は図５７（ｂ）のＦ-Ｆ線に沿った断面図である。 本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図６０に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図６１に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図６２に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図６３に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図６４に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図６５に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図６６に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図６７に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図６８に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図６９に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図７０に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図７１に続く本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。 図７４（ａ）は本発明の第６の実施形態におけるＭＯＳトランジスタの模式的な平面図であり、図７４（ｂ）は図７４（ａ）のＡ-Ａ矢視断面図である。 図７５（ａ）は第６の実施形態に係わるＭＯＳトランジスタの製造工程を示す模式的な断面図であり、図７５（ｂ）は図７５（ａ）に続く、本発明の第６の実施形態に係わるＭＯＳトランジスタの製造工程を示す模式的な断面図であり、図７５（ｃ）は図７５（ｂ）に続く、本発明の第６の実施形態に係わるＭＯＳトランジスタの製造工程を示す模式的な断面図である。 図７６（ａ）は本発明の第７の実施形態におけるＮＯＲ型不揮発性メモリのセル領域の構造を模式的に示した平面図であり、図７６（ｂ）は本発明の第７の実施形態におけるＮＯＲ型不揮発性メモリの周辺回路部の１層ゲート構造を有するＭＯＳトランジスタの構造を模式的に示した平面図であり、図７６（ｃ）は図７６（ａ）のＡ-Ａ矢視断面図であり、図７６（ｂ）は図７６（ｂ）のＢ-Ｂ矢視断面図である。

符号の説明

１…メモリセル領域、２…選択ゲート領域、３…周辺回路領域、４…アクティブエリア
、６…メモリセルトランジスタ、７…選択ゲートトランジスタ、１４…素子分離絶縁膜、
２０…半導体基板、２１…ゲート絶縁膜、２２…第１ゲート電極層、２３…第１電極間絶
縁膜、２４…第２ゲート電極層、２５…絶縁膜、４１…第１下層ゲート電極層、４２…第
２下層ゲート電極層、４３…下層ゲート電極層、４４…第２電極間絶縁膜、４５…開口部
、４６…上層ゲート電極層

Claims (5)

1. ２層ゲート構造の回路素子が形成される第１領域と１層ゲート構造の回路素子が形成される第２領域を有する半導体基板と、
   前記第１及び第２領域をそれぞれ複数の素子領域に分離する第１及び第２素子分離絶縁膜と、
   前記第１領域の素子領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極層と、前記第１ゲート電極層及び前記第１素子分離絶縁膜上に共通して形成された第１電極間絶縁膜と、前記第１電極間絶縁膜上に形成された第２ゲート電極層とを有する第１回路素子と、
   前記第２領域の素子領域上の第２ゲート絶縁膜上に形成された第３ゲート電極層と、
   前記第３ゲート電極層及び前記第２素子分離絶縁膜上に共通して形成され、前記第３ゲート電極層の表面及び前記第２素子分離絶縁膜を露出する開口部を有する第２電極間絶縁膜と、前記第２素子分離絶縁膜上に形成されると共に前記第３ゲート電極層の露出表面上に形成され、前記第３ゲート電極層と電気的に接続される第４ゲート電極層とを有する第２回路素子とを具備し、
   前記第３ゲート電極層の膜厚が前記第１ゲート電極層の膜厚より厚く、前記第２電極間絶縁膜が上面に形成されている前記第２素子分離絶縁膜部分の上面が前記第３ゲート電極層の上面と等しい高さであり、前記開口部内に露出された前記第２素子分離絶縁膜部分の上面が前記第２領域の半導体基板の上面より高いことを特徴とする半導体記憶装置。
2. 前記第３ゲート電極層は第１下層ゲート電極層と前記第１下層ゲート電極層上に積層された第２下層ゲート電極層とを有し、且つ前記第２下層ゲート電極層が前記第１下層ゲート電極層よりも狭い幅を有し、前記第２電極間絶縁膜は前記第１下層ゲート電極層上面及び前記第２下層ゲート電極層側面に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
3. ２層ゲート構造の回路素子が形成される第１領域と１層ゲート構造の回路素子が形成される第２領域を有する半導体基板と、
   前記第１及び第２領域をそれぞれ複数の素子領域に分離する第１及び第２素子分離絶縁膜と、
   前記第１領域の素子領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極層と、前記第１ゲート電極層及び前記第１素子分離絶縁膜上に共通して形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された第２ゲート電極層とを有する第１回路素子と、
   前記第２領域の素子領域上の第２ゲート絶縁膜上に形成された第３ゲート電極層と、前記第２素子分離絶縁膜及び前記第３ゲート電極層上に共通して形成され、前記第２素子分離絶縁膜及び前記第３ゲート電極層と接する第４ゲート電極層とを有する第２回路素子とを具備し、
   前記第３ゲート電極層の膜厚が前記第１ゲート電極層の膜厚より厚く、前記第２素子分離絶縁膜部分の上面が前記第２領域の半導体基板の上面より高いことを特徴とする半導体記憶装置。
4. 前記第１回路素子がＮＡＮＤ型フラッシュメモリのメモリセルトランジスタであり、前記第２回路素子がＮＡＮＤ型フラッシュメモリの選択ゲートトランジスタ及び周辺回路素子であることを特徴とする請求項１または請求項３に記載の半導体記憶装置。
5. 第１素子分離絶縁膜によって素子分離された２層ゲート構造の第１回路素子を備えた第１領域と、第２素子分離絶縁膜によって素子分離された１層ゲート構造の第２回路素子を備えた第２領域とを具備する半導体記憶装置の製造方法であって、
   前記第１及び第２領域において共通する半導体基板上にゲート絶縁膜を形成する工程と、
   前記第１領域の前記ゲート絶縁膜上に第１ゲート電極層を形成する工程と、
   前記第２領域の前記ゲート絶縁膜上に前記第１ゲート電極層の膜厚よりも厚い第３ゲート電極層を形成する工程と、
   前記第１領域における前記第１ゲート電極層及び前記ゲート絶縁膜、並びに前記第２領域における前記第３ゲート電極層及び前記ゲート絶縁膜を貫通して前記半導体基板内に至るまでの素子分離溝をそれぞれ形成する工程と、
   前記素子分離溝に前記第１素子分離絶縁膜及び前記第２素子分離絶縁膜をそれぞれ形成する工程と、
   前記第１及び第２素子分離絶縁膜の上部を除去し、前記第１及び第２素子分離絶縁膜の上面を前記第３ゲート電極層の上面に合せる工程と、
   前記第１素子分離絶縁膜の上部を選択的に除去し、前記第１素子分離絶縁膜の上面を前記第１ゲート電極層の上面より低くする工程と、
   前記第１及び第２素子分離絶縁膜上、前記第１ゲート電極層上及び前記第３ゲート電極層上に電極間絶縁膜を形成する工程と、
   前記第２領域の前記電極間絶縁膜の少なくとも一部を除去し、前記第３ゲート電極層の表面及び前記第２素子分離絶縁膜の表面を露出させる開口部を形成する工程と、
   第２素子分離絶縁膜の上面が半導体基板の上面より高くなるように、前記第３ゲート電極層の露出表面に形成された自然酸化膜を除去する工程と、
   前記第１領域の前記電極間絶縁膜上に第２ゲート電極層を形成し、前記第２領域の前記第３ゲート電極層の露出表面、前記電極間絶縁膜上及び前記第２素子分離絶縁膜上に第４ゲート電極層を形成する工程と、
   前記第４ゲート電極層、前記第３ゲート電極層、前記第２ゲート電極層、前記電極間絶縁膜、前記第１ゲート電極層、及び前記ゲート絶縁膜を選択的に除去し、前記第１及び第２回路素子のゲート電極をそれぞれ形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。

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