JP4131900B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば半導体記憶装置、特にフラッシュメモリ及びその製造方法に関する。
【0002】
【従来の技術】
一般に、フラッシュメモリはチップ内部にメモリセルのほか、その動作に必要な各種遅延回路、書き込み/消去用高電圧安定化回路等を有している。したがって、これらの周辺回路を構成する抵抗、トランジスタ等の素子もチップ内部に形成されている。
【0003】
近時、半導体の製造技術は飛躍的に進歩し、素子の微細化が進んでいる。また、製造コストを低減するため、製造プロセスの効率化が要求されている。フラッシュメモリは、メモリセルを構成するセルトランジスタと、周辺回路を構成するトランジスタを有しており、これらセルトランジスタと周辺回路のトランジスタをほぼ同一の製造プロセスを用いて製造することにより、効率化が図られている。
【0004】
図7(a)は、従来のフラッシュメモリの周辺回路を構成するトランジスタの平面図を示し、図7(b)は図7(a)の7A−7A線に沿った断面図を示している。
【0005】
上記のように、フラッシュメモリの周辺回路は、メモリセルアレイとほぼ同様の製造工程により製造される。このため、周辺回路のトランジスタも積層ゲート構造とされている。すなわち、図7(b)に示すように、シリコン基板23内にSTI(Shallow Trench Isolation)により素子分離領域24を形成した後に、ゲート酸化膜25を形成する。ゲート酸化膜25上に第1のゲート材26を堆積し、第1のゲート材26上に第2のゲート材27を堆積する。その後、第2のゲート材27上の全面に絶縁膜28を堆積した後に第3のゲート材29を堆積し、フォトリソグラフィ工程によりゲート加工を行う。次いで、例えば第3のゲート材29と絶縁膜28の一部を除去することにより、コンタクトホールCHが形成される。
【0006】
【発明が解決しようとする課題】
ところで、上記従来のトランジスタはゲート加工時、及びコンタクトホールの形成時に、マスクずれに対するフリンジ(余裕)を必要とする。このため、ゲート電極21のゲート幅方向両端は、活性化領域20の幅より長さBだけ長くなる。したがって、少なくとも距離2×Bの分、素子の間隔が広くなり、チップ面積を縮小することが困難であった。
【0007】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、周辺回路部における各素子の間隔を小さくすることができ、チップ面積の小型化が可能な半導体記憶装置及びその製造方法を提供しようとするものである。
【0008】
【課題を解決するための手段】
本発明の半導体記憶装置は、上記課題を解決するため、半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、前記素子分離絶縁膜により区画された前記半導体基板上の活性化領域内に形成されたゲート絶縁膜と、前記素子分離絶縁膜により区画された前記ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有するゲート電極とを具備することを特徴とする。
【0009】
本発明の半導体記憶装置は、半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、前記素子分離絶縁膜により区画された前記半導体基板上の活性化領域内に形成されたゲート絶縁膜と、前記素子分離絶縁膜により区画された前記ゲート絶縁膜上に形成されたゲート電極とを有する半導体記憶装置において、前記ゲート電極のゲート幅は前記活性化領域を区画する前記素子分離絶縁膜によって規定されることを特徴とする。
【0010】
また、メモリセル領域の周辺に形成された周辺回路領域内に形成された前記素子分離絶縁膜からなる素子分離領域は、前記活性化領域に隣接した溝部を有し、この溝内に前記ゲート電極の一部が配置されていることを特徴とする。
【0011】
また、前記ゲート電極上に設けられた絶縁層と、前記絶縁層上に設けられた導電層とをさらに具備することを特徴とする。
【0012】
本発明の半導体記憶装置は、半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、この素子分離絶縁膜により区画された前記半導体基板上の活性化領域内に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成された第1のゲート膜と、この第1のゲート膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有する第2のゲート膜と、この第2のゲート膜および前記素子分離絶縁膜上に形成された絶縁膜と、この絶縁膜上に形成された第3のゲート膜とを具備することを特徴とする。
【0013】
本発明の半導体記憶装置は、半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、この素子分離絶縁膜により区画された前記半導体基板上の活性化領域内に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成された第1のゲート膜と、この第1のゲート膜上に形成された第2のゲート膜と、この第2のゲート膜および前記素子分離絶縁膜上に形成された絶縁膜と、この絶縁膜上に形成された第3のゲート膜とを有する半導体記憶装置において、少なくとも前記第2のゲート膜のゲート幅は前記活性化領域を区画する前記素子分離絶縁膜によって規定されることを特徴とする。
【0014】
また、メモリセル領域の周辺に形成された周辺回路領域内に形成された前記素子分離絶縁膜からなる素子分離領域は、前記活性化領域に隣接した溝部を有し、この溝内に前記第2のゲート膜の一部が配置されていることを特徴とする。
【0015】
本発明の半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート材としての第1の導電膜を形成する工程と、前記ゲート絶縁膜、前記第1の導電膜、及び前記半導体基板の一部を除去してトレンチを形成する工程と、前記トレンチ内に素子分離絶縁膜を形成する工程とを具備することを特徴とする。
【0016】
本発明の半導体記憶装置の製造方法は、2層ゲート構造を有するメモリセルと周辺回路を構成するトランジスタとを有する半導体記憶装置であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第1の導電膜、第1の絶縁膜を順次形成する工程と、前記第1の絶縁膜、前記第1の導電膜、前記ゲート絶縁膜、及び前記半導体基板の一部を除去して、前記メモリセル及び前記トランジスタのゲート電極を分離するためのトレンチを形成する工程と、前記半導体基板の全面に素子分離絶縁膜を形成する工程と、前記第1の絶縁膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、前記第1の絶縁膜を除去する工程と、前記半導体基板の全面上に第2の導電膜を形成する工程と、前記第2の導電膜及び前記素子分離絶縁膜上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に第3の導電膜を形成する工程と、前記第3の導電膜及び前記第2の絶縁膜をエッチングし、前記メモリセルのワード線を形成するとともに、前記トランジスタのゲート電極を構成する前記第2の導電膜を露出させる工程と、前記メモリセルのワード線をマスクとして、前記第1、第2の導電膜をエッチングし、フローティングゲートを形成する工程とを具備することを特徴とする。
【0017】
本発明の半導体記憶装置の製造方法は、2層ゲート構造を有するメモリセルと周辺回路を構成するトランジスタとを有する半導体記憶装置であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第1の導電膜、第1の絶縁膜を順次形成する工程と、前記第1の絶縁膜、前記第1の導電膜、前記ゲート絶縁膜、及び前記半導体基板の一部を除去して、前記メモリセル及び前記トランジスタのゲート電極を分離するためのトレンチを形成する工程と、前記半導体基板の全面に素子分離絶縁膜を形成する工程と、前記第1の絶縁膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、前記第1の絶縁膜を除去する工程と、前記周辺回路の前記素子分離絶縁膜の一部の上部に溝部を形成する工程と、前記半導体基板の全面上に第2の導電膜を形成する工程と、前記第2の導電膜及び前記素子分離絶縁膜上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に第3の導電膜を形成する工程と、前記第3の導電膜及び前記第2の絶縁膜をエッチングし、前記メモリセルのワード線を形成するとともに、前記溝部において前記トランジスタのゲート電極を構成する前記第2の導電膜を露出させる工程と、前記メモリセルのワード線をマスクとして、前記第1、第2の導電膜をエッチングし、フローティングゲートを形成する工程とを具備することを特徴とする。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0019】
図1(a)、(b)は、本発明の第1の実施形態に係る周辺回路のトランジスタを示している。図1(b)は図1(a)に示す1A−1Aに沿った断面図である。
【0020】
図1(b)に示すように、トランジスタT1、T2のゲート電極G1、G2は、ゲート酸化膜1上の第1のゲート材2、及び第2のゲート材3により構成されている。これら第1、第2のゲート材2、3は素子分離領域4により分離されている。第2のゲート材3上の、例えばONO膜からなる絶縁膜5は第1、第2のトランジスタT1、T2の素子分離領域4から離れた部分が除去されている。この絶縁膜5が除去された部分に導電膜6が形成されている。この導電膜6は、第2、第1のゲート材3、2に電気的に接続されており、この導電膜6上に図示せぬ配線がコンタクトされる。また、前記絶縁膜5上の第3のゲート材7は、導電膜6から所定間隔離間されている。このため、第3のゲート材7は、これらトランジスタT1、T2において、ゲート電極として機能していない。
【0021】
このような構成とすることにより、図1(a)に示すように、ゲート電極G1、G2のゲート幅を活性化領域8の幅と一致させることができる。したがって、ゲート電極G1、G2にフリンジを設ける必要がなく、トランジスタのサイズを従来に比べて小型化することができる。
【0022】
以下、上記周辺回路のトランジスタとセルトランジスタの製造方法について、NAND型EEPROMを例に説明する。
【0023】
図2(a)において、9は半導体基板である。1はゲート酸化膜であり、例えば、セル部には酸化シリコンが、周辺回路部には酸化シリコンまたは窒化シリコンが用いられる。2は例えばポリシリコンにより形成された第1のゲート材である。これらゲート酸化膜1、第1のゲート材2は半導体基板9上に順次形成される。10はマスク層であり、このマスク層10をマスクとして第1のゲート材2、ゲート酸化膜1、半導体基板9がエッチングされ、素子分離領域を設けるため、トレンチ11が形成される。この後、全面に絶縁膜12が堆積される。この絶縁膜12を前記マスク層10をストッパーとしてCMP(Chemical Mechanical Polishing)法により研磨することにより、図2(b)に示すように、STIとしての素子分離領域4が形成される。この後、図2(c)に示すようにマスク層10が除去される。素子分離領域4の相互間に位置する基板9内には、後に部分的に不純物が導入され、活性化領域8とされる。
【0024】
続いて、図3及び図4を用いて、本発明の第1の実施例について説明する。図3は本発明に係るフラッシュメモリの各断面図を概略的に示している。図3(a)乃至図3(e)に示す製造工程は、図4(a)乃至図4(e)に示す製造工程に対応している。さらに、図4(a)乃至図4(e)に示すA−A断面は図3(a)乃至図3(e)に示すA−A線に沿った断面図であり、図4(a)乃至図4(e)に示すB−B断面は図3(a)乃至図3(e)に示すB−B線に沿った断面図である。図4(a)乃至図4(e)に示すC−C断面はそれぞれ図3(a)乃至図3(e)に示すC−C線に沿った断面図である。図4(a)乃至図4(e)に示すD−D断面は図3(a)乃至図3(e)に示すD−D線に沿った断面図である。図4(a)乃至図4(e)に示すE−E断面は図4(a)乃至図4(e)に示すE−E線に沿った断面図である。
【0025】
図3(a)乃至(e)、図4(a)乃至(e)において、図2(a)乃至(e)の部分と同一部分については同一符号付す。
【0026】
前述した工程によって図3(a)及び図4(a)に示す状態を得る。この後、全面に例えばポリシリコンからなる第2のゲート材3を堆積する。この第2のゲート材3を、素子分離領域4をストッパーとして、CMPにより平坦化を行う。こうして図3(b)及び図4(b)に示すように、第1のゲート材2上に第2のゲート材3を形成する。
【0027】
続いて、図4(c)のA−Aの断面図に示すように、セル部に形成された素子分離領域4の一部に対してエッチバックを行う。このエッチバックされた部分に、後に制御ゲートが形成される。その後、図3(c)及び図4(c)に示すように、全面に亘って絶縁膜5を堆積する。
【0028】
上記絶縁膜5上に、第3のゲート材7を形成する。この後、第3のゲート材7上に図示せぬレジストマスクを形成し、このレジストマスクを用いて図3(d)及び図4(d)に示すように絶縁膜5及び第3のゲート材7をエッチングする。このようにして、第1のゲート材2及び第2のゲート材3とは絶縁膜5により電気的に絶縁された第3のゲート材7からなる制御ゲートとしてのワード線7aとセレクトトランジスタのセレクト線7bが形成される。
【0029】
次に、図4(d)のE−Eの断面図に示すように、周辺回路部の絶縁膜5の一部を予め剥離した後に、導電層6を形成する。こうすることによって、第1のゲート材2及び第2のゲート材3と電気的に接続された導電層6を形成することができる。
【0030】
次に、第3のゲート材7(7a、7b)と絶縁膜5をマスクとして、図3(e)及び図4(e)に示すように、第1のゲート材2、第2のゲート材3を同時にエッチングする。こうして、セル部において、第1、第2のゲート材2、3からなるフローティングゲートFGが形成されるとともに、セレクトトランジスタのゲート及び周辺回路部のゲートが形成される。この後、これらのゲートをマスクとして基板9内に不純物が導入され、活性化領域が形成される。このようにして、セル部と周辺回路部が形成される。
【0031】
上記第1の実施例によれば、NAND型EEPROMのセル部と周辺回路部とを同時に形成する場合において、素子分離領域4の相互間に第1のゲート材2及び第2のゲート材3を形成することにより、周辺回路部の隣接するゲート電極G1、G2のゲート幅を活性化領域8の幅と一致させている。したがって、ゲート電極G1、G2のフリンジを設ける必要がないため、周辺回路部に形成されるトランジスタの相互間隔を狭めることができ、チップサイズを小型化することができる。
【0032】
尚、第1の実施例において、図4(d)のE−Eの断面図に示すように、周辺回路部の絶縁膜5の一部を予め剥離した後に、導電層6を形成した。しかし、絶縁膜5の剥離後、第3のゲート材7を堆積し、第3のゲート材7をエッチングして隙間を形成することにより、電気的に分離された導電層6を形成してもよい。
【0033】
また、第2のゲート材3を素子分離領域4をストッパーとして平坦化したが、第2のゲート材3の高さは素子分離領域4のそれより低く形成してもよい。
【0034】
次に、図5及び図6を参照して、本発明に係るフラッシュメモリの第2の実施例について説明する。第2の実施例は第1の実施例の変形例であり、第1の実施例とほぼ同様の構成である。
【0035】
図5は本発明に係るフラッシュメモリの各断面図を概略的に示している。図5(a)乃至図5(e)に示す製造工程は、図6(a)乃至図6(e)に示す製造工程に対応している。さらに、図6(a)乃至図6(e)に示すA−A断面は図5(a)乃至図5(e)に示すA−A線に沿った断面図であり、図6(a)乃至図6(e)に示すB−B断面は図5(a)乃至図5(e)に示すB−B線に沿った断面図である。図6(a)乃至図6(e)に示すC−C断面はそれぞれ図5(a)乃至図5(e)に示すC−C線に沿った断面図である。図6(a)乃至図6(e)に示すD−D断面は図5(a)乃至図5(e)に示すD−D線に沿った断面図である。図6(a)乃至図6(e)に示すE−E断面は図6(a)乃至図6(e)に示すE−E線に沿った断面図である。
【0036】
図5(a)乃至図5(e)及び図6(a)乃至図6(e)において、図3(a)乃至図3(e)及び図4(a)乃至図4(e)と同一部分については同一符号を付す。
【0037】
第2の実施例において、第1の実施例と同様に、図2に示す製造工程が行われる。その際、周辺回路部のゲート酸化膜1は、セル部のそれより膜厚が厚くなるように形成される。その後、図5(a)及び図6(a)のE−Eの断面図に示すように、周辺回路部の素子分離領域4の一部をエッチングし、溝部15を形成する。この溝部15の底部は第1のゲート材2より高くなるように形成される。
【0038】
次に、全面に例えばポリシリコンからなる第2のゲート材3を堆積する。この第2のゲート材3を、素子分離領域4ストッパーとして、CMPにより平坦化を行う。こうして、図5(b)及び図6(b)に示すように、第1のゲート材2上に第2のゲート材3を形成する。この際、前記溝部15は第2のゲート材3によって充填される。
【0039】
続いて、図5(c)のA−Aの断面図に示すように、セル部の素子分離領域4の一部をエッチバックする。その後、図5(c)及び図6(c)に示すように、素子の全面に絶縁膜5を堆積する。
【0040】
次に、上記絶縁膜5上に第3のゲート材7を形成する。この後、第3のゲート材7上に図示せぬレジストマスクを形成し、このレジストマスクを用いて図5(d)及び図6(d)に示すように絶縁膜5及び第3のゲート材7をエッチングする。このようにして、第3のゲート材からなる制御ゲートとしてのワード線7aとセレクトトランジスタのセレクト線7bが、第3のゲート材により形成される。
【0041】
これと同時に、図6(d)のE−Eの断面図に示すように、第3のゲート材7上の図示せぬレジストマスクを用いて、溝部15上の第3のゲート材7及び絶縁膜5をエッチングする。このようにして、第2のゲート材3の一部が露出される。この露出された部分はゲート電極のコンタクト部とされる。
【0042】
次に、第3のゲート材7と絶縁膜5をマスクとして、図5(e)及び図6(e)に示すように、第1のゲート材2、第2のゲート材3を同時にエッチングする。こうして、セル部において、第1のゲート2及び第3のゲート材3からなるフローティングゲートFGが形成される。
【0043】
なお、上記エッチングを行う際、周辺回路部の溝部15内に形成された第2のゲート材3は、エッチングしないよう適宜マスクしておく。
【0044】
上記第2の実施例によれば、第1の実施例と同様に、ゲート電極G1、G2のフリンジを設ける必要がない。このため、周辺回路部のトランジスタのゲート間距離を小さくすることができ、チップ面積を縮小することができる。
【0045】
また、第1、第2のゲート材2、3は素子分離領域4により分離され、第3のゲート材7は絶縁膜5により第1、第2のゲート材2、3から絶縁されている。このため、セル部と周辺回路部を同時に形成する半導体記憶装置において、周辺回路部の第1、第2のゲート材2、3上に第3のゲート材7が存在していても、周辺回路部の動作に影響を与えない利点を有している。
【0046】
また、周辺回路部の素子分離領域4に溝部15を設け、この溝部15内の第2のゲート材3を露出することにより、ゲート電極のコンタクト部を形成している。しかも、第2のゲート材3を露出させる工程はセル部の制御ゲート7aの形成と同時に行うことができる。したがって、ゲート電極のコンタクト部を容易に形成することができる利点を有している。
【0047】
尚、上記第1、第2の実施例は本発明をNAND型EEPROMに適用して場合について説明した。しかし、本発明はこれに限定されるものではなく、例えばDRAM、SRAM等に本発明を適用することも可能である。
【0048】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【0049】
【発明の効果】
以上、詳述したように本発明によれば、周辺回路領域における各素子の間隔を小さくすることができ、チップ面積の小型化が可能な半導体記憶装置、及びその製造方法を提供できる。
【図面の簡単な説明】
【図1】本発明に係るフラッシュメモリを示す平面図及び断面図。
【図2】本発明に係るフラッシュメモリの製造工程を示す断面図。
【図3】本発明に係るフラッシュメモリの各部を示す平面図。
【図4】本発明に係るフラッシュメモリの各部を示す断面図。
【図5】本発明に係るフラッシュメモリの第2の実施例を示すものであり、各部を示す平面図。
【図6】本発明に係るフラッシュメモリの第2の実施例を示すものであり、各部を示す断面図。
【図7】従来のフラッシュメモリを示す平面図及び断面図。
【符号の説明】
1…ゲート酸化膜、
2…第1のゲート材、
3…第2のゲート材、
4…素子分離領域、
5…絶縁膜、
6…導電膜、
7…第3のゲート材
8…活性化領域
T1、T2…トランジスタ
G1、G2…ゲート。
Claims (7)
- 半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、
前記半導体基板上の第1及び第2活性化領域内にそれぞれ形成された第1及び第2ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有し、前記素子分離絶縁膜と側面が接する第1ゲート電極と、
前記第2ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有し、前記素子分離絶縁膜と側面が接する第2ゲート電極と、
前記第1及び第2ゲート電極上及びそれらの間の前記素子分離絶縁膜上に連続的に設けられた絶縁層と、
前記絶縁層上に連続的に設けられ、前記第1及び第2ゲート電極とゲート長方向に整合した第3ゲート電極と、
前記第1ゲート電極上に設けられかつ、前記第1ゲート電極と電気的に接続し、前記第3ゲート電極と電気的に分離された第1導電層と、前記第2ゲート電極上に設けられかつ、前記第2ゲート電極と電気的に接続し、前記第3ゲート電極と電気的に分離された第2導電層と、
を具備し、
前記第1ゲート絶縁膜及び前記第1ゲート電極により周辺回路の第1トランジスタが構成され、前記第2ゲート絶縁膜及び前記第2ゲート電極により前記周辺回路の第2トランジスタが構成される
ことを特徴とする半導体記憶装置。 - メモリセル領域の周辺に形成された周辺回路領域内に形成された前記素子分離絶縁膜からなる素子分離領域は、前記活性化領域に隣接した溝部を有し、この溝内に前記第1または第2ゲート電極の一部が配置されていることを特徴とする請求項1に記載の半導体記憶装置。
- 半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、
前記半導体基板上の第1、第2及び第3活性化領域内にそれぞれ形成された第1、第2及び第3ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された、第1ゲート電極と、前記第1ゲート電極上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された第2ゲート電極とからなるメモリセルトランジスタと、
前記第2ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有し、前記素子分離絶縁膜と側面が接する第3ゲート電極と、
前記第3ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有し、前記素子分離絶縁膜と側面が接する第4ゲート電極と、
前記第3及び第4ゲート電極上及びそれらの間の前記素子分離絶縁膜上に連続的に設けられた第2絶縁層と、
前記第2絶縁層上に連続的に設けられ、前記第3及び第4ゲート電極とゲート長方向に整合した第5ゲート電極と、
前記第3ゲート電極上に設けられかつ、前記第3ゲート電極と電気的に接続し、前記第5ゲート電極と電気的に分離された第1導電層と、前記第5ゲート電極上に設けられかつ、前記第5ゲート電極と電気的に接続し、前記第3ゲート電極と電気的に分離された第2導電層と、
を具備し、
前記第2ゲート絶縁膜及び前記第3ゲート電極により周辺回路の第1トランジスタが構成され、前記第3ゲート絶縁膜及び前記第4ゲート電極により前記周辺回路の第2トランジスタが構成され、
前記第1ゲート電極と前記第3ゲート電極と第4ゲート電極が同一の導電層からなり、前記第1絶縁膜と前記第2絶縁層が同一の絶縁膜からなり、前記第2ゲート電極と前記第5ゲート電極が同一の導電層からなる
ことを特徴とする半導体記憶装置。 - メモリセル領域の周辺に形成された周辺回路領域内に形成された前記素子分離絶縁膜からなる素子分離領域は、前記活性化領域に隣接した溝部を有し、この溝内に前記第3または第4ゲート電極の一部が配置されていることを特徴とする請求項3に記載の半導体記憶装置。
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート材としての第1の導電膜を形成する工程と、
前記ゲート絶縁膜、前記第1の導電膜、及び前記半導体基板の一部を除去してトレンチを形成する工程と、
前記トレンチ内に素子分離絶縁膜を形成する工程と、
前記第1の導電膜及び前記素子分離絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第2の導電膜を形成する工程と、
前記第2の導電膜をエッチングし、前記第1の導電膜上の前記第2の絶縁膜の一部露出する前記第2の導電膜パターンを形成する工程と、
前記第1の導電膜上の前記第2の導電膜パターンから露出した前記第2の絶縁膜の一部を除去し前記第1の導電膜を露出する工程と、
前記第1の導電膜が露出した部分に、前記第2の導電膜と分離された導電層を形成する工程と、
前記パターンをマスクとして前記第1の導電膜をエッチングし、周辺回路のトランジスタのゲート電極を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。 - 2層ゲート構造を有するメモリセルと周辺回路を構成するトランジスタとを有する半導体記憶装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第1の導電膜、第1の絶縁膜を順次形成する工程と、
前記第1の絶縁膜、前記第1の導電膜、前記ゲート絶縁膜、及び前記半導体基板の一部を除去して、前記メモリセル及び前記トランジスタのゲート電極を分離するためのトレンチを形成する工程と、
前記半導体基板の全面に素子分離絶縁膜を形成する工程と、
前記第1の絶縁膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、
前記第1の絶縁膜を除去する工程と、
前記第1の絶縁膜が除去された部分に第2の導電膜を形成し、前記第2の導電膜の上面を前記素子分離絶縁膜の上面と同じ高さあるいはそれより低くする工程と、
前記第2の導電膜及び前記素子分離絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第3の導電膜を形成する工程と、
前記第3の導電膜及び前記第2の絶縁膜をエッチングし、前記メモリセルのワード線を形成するとともに、前記トランジスタのゲート電極の形成領域上にも前記第3の導電膜及び前記第2の絶縁膜を残し、その際、前記トランジスタのゲート電極の形成領域における前記第2の導電膜の一部を露出させる工程と、
前記メモリセルのワード線と前記トランジスタのゲート電極の形成領域上に残した前記第3の導電膜及び前記第2の絶縁膜とをマスクとして、前記第1、第2の導電膜をエッチングし、前記メモリセルのフローティングゲート及び前記トランジスタのゲート電極を形成し、その際、前記露出させた第2の導電膜の一部及びその下部の前記第1の導電膜はエッチングされないようにして前記トランジスタのゲート電極の一部として残す工程と
を具備することを特徴とする半導体記憶装置の製造方法。 - 2層ゲート構造を有するメモリセルと周辺回路を構成するトランジスタとを有する半導体記憶装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第1の導電膜、第1の絶縁膜を順次形成する工程と、
前記第1の絶縁膜、前記第1の導電膜、前記ゲート絶縁膜、及び前記半導体基板の一部を除去して、前記メモリセル及び前記トランジスタのゲート電極を分離するためのトレンチを形成する工程と、
前記半導体基板の全面に素子分離絶縁膜を形成する工程と、
前記第1の絶縁膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、
前記第1の絶縁膜を除去する工程と、
前記周辺回路の前記素子分離絶縁膜の一部の上部に前記トランジスタのゲート電極の形成領域に連続する溝部を形成する工程と、
前記第1の絶縁膜が除去された部分及び前記溝部に第2の導電膜を形成し、前記第2の導電膜の上面を前記素子分離絶縁膜の上面と同じ高さあるいはそれより低くする工程と、
前記第2の導電膜及び前記素子分離絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第3の導電膜を形成する工程と、
前記第3の導電膜及び前記第2の絶縁膜をエッチングし、前記メモリセルのワード線を形成するとともに、前記トランジスタのゲート電極の形成領域上にも前記第3の導電膜及び前記第2の絶縁膜を残し、その際、前記溝部において前記トランジスタのゲート電極を構成する前記第2の導電膜を露出させる工程と、
前記メモリセルのワード線と前記トランジスタのゲート電極の形成領域上に残した前記第3の導電膜及び前記第2の絶縁膜とをマスクとして、前記第1、第2の導電膜をエッチングし、前記メモリセルのフローティングゲート及び前記トランジスタのゲート電極を形成し、その際、前記露出させた第2の導電膜はエッチングされないようにして前記トランジスタのゲート電極の一部として残す工程と
を具備することを特徴とする半導体記憶装置の製造方法。
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