KR20070080160A - 비휘발성 메모리 소자 및 그 형성 방법 - Google Patents

비휘발성 메모리 소자 및 그 형성 방법 Download PDF

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Abstract

비휘발성 메모리 소자 형성 방법이 제공되는 데, 이 방법은 메모리 셀을 구성하는 적층 구조를 패터닝 하는 데 사용된 하드 마스크를 공통 소오스 라인이 형성될 영역에서 소자분리영역을 제거할 때 함께 제거하는 것을 포함한다.
비휘발성 메모리 소자, 노아 플래시, 소오스 라인, 자기정렬소오스, 하드 마스크

Description

비휘발성 메모리 소자 및 그 형성 방법{Non-volatile memory device and method of forming the same}
도 1은 본 발명의 일 실시 예에 따른 노아 플래시 메모리에 대한 등가회로도이다.
도 2는 도 1의 노아 플래시 메모리를 구성하는 각 메모리 셀의 구조를 보여주기 위한 개략적인 사시도이다.
도 3a 내지 도 3c는 도 2의 플래시 메모리에 대한 서로 다른 절단 방향으로 보이는 플래시 메모리 소자를 개략적으로 보여주는 데, 각각 도 2의 I-I 선, II-II선 및 III-III선을 따라 절단했을 때의 단면이다.
도 4a 내지 도 4b는 도 2의 I-I선을 따라 절단했을 때의 단면도들이고 도 4b 내지 도 12b는 도 2의 II-II선을 따라 절단했을 때의 단면도들이다.
도 8c는 도 8a 및 도 8b에 대응하는 사시도이고, 도 9c는 도 9a 및 도 9b에 대응하는 사시도이다.
도 13 내지 도 15는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자 형성 방법을 개략적으로 설명하기 위한 단면도이다.
본 발명은 반도체 메모리 소자에 관련된 것으로서, 상세하게는 비휘발성 메모리 소자 및 그 형성 방법에 관련된 것이다.
반도체 제조 공정은 기판 상에 다양한 종류의 막질들을 형성한 후 사진식각공정을 통해서 필요없는 부분을 식각으로 제거하여 원하는 패턴을 형성하는 것을 포함한다. 이렇게 형성된 도전성 패턴은 예를 들어 게이트와 같이 일정 방향으로 뻗는 라인형 도전 패턴, 커패시터의 하부전극과 같이 섬 모양의 도전 패턴 등일 수 있다. 그런데 높은 집적도의 소자 구현을 위해서 예를 들어 도전 패턴의 폭, 인접한 도전 패턴들 사이의 거리를 줄이는 것은 피할 수 없는 현실이다. 도전 패턴의 폭을 줄이는 것은 도전 패턴의 저항의 증가를 수반하기 때문에 도전 패턴의 두께를 두껍게 형성하는 것이 필요하다. 두꺼운 도전 패턴을 형성하기 위해서는 두꺼운 도전막을 형성한 후 포토레지스트 패턴을 사용하여 식각 공정을 진행해야 하는 데, 도전막이 두꺼워 식각 중에 포토레지스트 패턴이 뭉그러져 원하는 측면 프로파일을 갖는 도전 패턴을 형성하기가 어려워진다. 따라서 포토레지스트보다 단단한 질화막 또는 산화막 또는 이들의 조합으로 이루어진 하드 마스크를 사용하여 두꺼운 도전막을 패터닝 하고 있는데, 이 하드 마스크가 도전 패턴의 높이를 더욱 증가시킨다.
따라서, 소자가 고집적화될수록, 인접한 도전 패턴들 사이의 거리는 점차로 감소하고 또한 각 도전 패턴의 두께는 점차로 증가하여 인접한 패턴들 사이의 영역은 좁은 폭 및 높은 높이를, 즉, 높은 종횡비(aspect)를 갖게 된다.
그런데 인접한 도전 패턴들 사이의 영역에는 절연을 위해서 절연성 층간절연 막이 형성되는 데, 이 영역이 높은 종횡비를 갖기 때문에 층간절연막이 인접한 도전 패턴들 사이의 영역을 완전히 채우지 못하여 층간절연막 내에 공간(void)이 발생할 수 있다. 층간절연막 내의 공간으로 인해서 층간절연막을 패터닝 하고 도전물질을 증착하는 콘택트 공정에서 인접한 도전 패턴들이 전기적으로 연결되어 소자의 신뢰성을 확보할 수 없게 된다.
따라서 도전 패턴을 형성하는 데 사용되는 하드 마스크를 간단하게 제거하는 것이 필요하다. 특히 메모리 셀이 적층 게이트 구조를 갖는 비휘발성 메모리 소자를 제조할 경우에 있어서, 패터닝 되는 막질의 두께는 아주 두꺼우며 인접한 적층 게이트 구조들 사이의 영역은 아주 높은 종횡비를 가지기 때문에, 하드 마스크를 간단하게 제거하는 것이 더욱 절실히 요구된다.
본 발명의 실시 예들은 신뢰성 있는 메모리 소자 및 그 형성 방법을 제공한다.
본 발명의 실시 예들은 비휘발성 메모리 소자 및 그 형성 방법을 제공한다. 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자 형성 방법은 소자분리영역으로 채워진 트렌치를 구비하는 기판 상에 순차적으로 메모리막, 제어 게이트 및 제1 마스크를 형성하는 것; 상기 제어 게이트의 제1 측면외측의 소자분리영역과 상기 제어 게이트 상의 상기 제1 마스크를 제거하여 상기 제어 게이트 상부면을 완전히 노출하는 것; 상기 제어 게이트의 제1 측면외측의 기판 내에 그리고 상기 제어 게이 트의 제1 측면외측의 소자분리영역의 제거로 노출된 상기 트렌치 내에 공통 소오스 라인을 형성하는 것; 그리고, 상기 제어 게이트의 제2 측면외측의 기판 내에 드레인을 형성하는 것을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자 형성 방법은: 제1 방향으로 뻗는 소자분리영역들 사이에 한정된 각각의 활성영역들 상에 제1 절연막을 사이에 두고 형성된 부유 게이트, 상기 부유 게이트 및 소자분리영역들 상에 제2 절연막을 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 신장하는 복수 개의 제어 게이트들, 그리고 각각의 제어 게이트들 상에 형성된 제1 마스크를 구비하는 기판을 제공하는 것; 상기 제2 방향으로 뻗으며 상기 공통 소오스 라인이 형성될 영역을 노출하고 상기 공통 소오스 라인이 형성될 영역에 인접한 제1 마스크의 상부면 일부분을 노출하며 드레인이 형성될 영역을 덮는 제2 마스크를 형성하는 것; 상기 제2 마스크의 일부분을 제거하여 상기 공통 소오스 라인이 형성될 영역에 인접한 상기 제1 마스크의 상부면 전부를 노출하는 것; 상기 제1 마스크와 상기 공통 소오스 라인이 형성될 영역의 소자분리영역을 제거하는 것; 그리고, 상기 제2 마스크를 제거한 후 불순물 이온을 주입하여 상기 공통 소오스 라인이 형성될 영역에 공통 소오스 라인을 형성하고 상기 드레인이 형성될 영역에 드레인을 형성하는 것을 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 소자 형성 방법은: 기판의 메모리 영역 상에는 제1 절연막, 부유 게이트, 제2 절연막, 제어 게이트 및 제1 마스크가 순차적으로 적층된 제1 게이트 구조를 형성하고 기판의 주변회로 영역 상 에는 게이트 절연막, 구동 게이트 및 제3 마스크가 적층된 제2 게이트 구조를 형성하는 것; 상기 메모리 영역에서 공통 소오스 라인이 형성될 영역을 노출하고 상기 공통 소오스 라인이 형성될 영역에 인접한 제1 마스크의 상부면 일부분을 노출하며 상기 주변회로 영역에서 상기 제3 마스크를 완전히 덮는 제2 마스크를 형성하는 것; 상기 제2 마스크의 일부분을 제거하여 상기 메모리 영역에서 상기 공통 소오스 라인이 형성될 영역에 인접한 상기 제1 마스크의 상부면 전부를 노출하는 것; 상기 제2 마스크를 식각 마스크로 사용하여 상기 메모리 영역에서 상기 제1 마스크와 상기 공통 소오스 라인이 형성될 영역의 소자분리영역을 제거하는 것; 그리고, 상기 제2 마스크를 제거한 후 불순물 이온을 주입하여 상기 공통 소오스 라인이 형성될 영역에 공통 소오스 라인을 형성하고 상기 드레인이 형성될 영역에 드레인을 형성하는 것을 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 소자 형성 방법은: 기판 상에 제1 마스크를 사용하여 두 적층 게이트 구조들을 형성하는 것; 상기 두 적층 게이트 구조들 사이의 제1 영역을 노출하고 상기 제1 영역과 떨어져서 상기 두 적층 게이트 구조들 외측의 제2 영역을 덮는 제2 마스크를 형성하는 것; 상기 제1 마스크를 제거하는 것과 동시에 상기 제1 영역의 소자분리영역을 제거하는 것; 그리고, 상기 제1 영역에 공통 소오스 라인을, 상기 제2 영역에 드레인을 형성하는 것을 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 소자는: 기판 상에 행렬로 배열된 메모리 셀들; 각 열의 메모리 셀들의 드레인들에 연결된 비트라인; 각 행의 메모리 셀들의 소오스들이 연결된 공통 소오스 라인; 그리고 소오스 라인들에 연결된 공통 소오스 라인을 포함할 수 있는 데, 상기 공통 소오스 라인에 인접한 메모리 셀은 제1 절연막, 부유 게이트, 제2 절연막 및 제어 게이트로 구성된다.
발명의 목적, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명은 반도체 소자 형성 방법에서 도전 패턴을 형성하는 데 사용된 마스크를 제거하는 것에 관련된 것인데, 특히 비휘발성 메모리 소자 같은 메모리 소자 형성 방법에서 적층 게이트 구조의 메모리 셀을 형성하는 데 사용된 마스크를 제거하는 것에 관련된 것이다. 메모리 셀이 터널링 절연막, 메모리막으로 작용하는 플로팅 게이트, 게이트 사이 절연막, 및 워드라인으로 작용하는 제어 게이트를 포함하는 적층 게이트 구조를 형성하는 플래시 메모리 소자 형성 방법을 예로 들어 설명을 한다. 메모리막으로서 플로팅 게이트를 대신해서 전하를 트랩할 수 있는 전하 트랩막, 예를 들어 질화막이 사용될 수도 있다. 또, 여러 유형의 플래시 메모리 중에서 노아 플래시 메모리를 일 예로 들어 설명을 한다.
도 1은 본 발명의 일 실시 예에 따른 노아 플래시 메모리에 대한 등가회로도이고, 도 2는 도 1의 노아 플래시 메모리를 구성하는 각 메모리 셀의 구조를 보여주기 위한 개략적인 사시도이고, 도 3a 내지 도 3c는 도 2의 플래시 메모리에 대한 서로 다른 절단 방향으로 보이는 플래시 메모리 소자를 개략적으로 보여주는 데, 각각 도 2의 I-I 선, II-II선 및 III-III선을 따라 절단했을 때의 단면이다.
도 1 및 도 2를 참조하면, 노아 플래시 메모리는 행렬로 배열된 복수 개의 메모리 셀(MC) 들을 포함한다. 행 방향(x)으로 배열된 메모리 셀들의 소오스(1100s)들은 소오스 연결부(1100sc)에 의해 서로 연결되어 공통 소오스 라인(CS/L; 1100)을 형성하고, 열 방향(y)으로 배열된 메모리 셀들의 드레인(1200)들은 열 방향으로 뻗는 비트라인(B/L)에 연결된다. 공통 소오스 라인(CS/L; 1100)들은 예를 들어 열 방향으로 뻗는 소오스 라인(S/L)에 전기적으로 연결된다. 행 방향으로 배열된 메모리 셀들의 제어 게이트(700)는 서로 연결되어 행 방향으로 뻗는 워드라인(W/L)을 형성한다.
본 발명의 일 실시 예에 따른 노아 플래시 메모리의 메모리 셀 구조에 대해서 도 3a 내지 도 3c를 참조하여 더욱 상세히 설명을 한다. 도 3a를 참조하면 메모리 셀은 적층 게이트 구조(900)와 그 양측에 열 방향으로 배열된 소오스(1100s) 및 드레인(1200)을 포함한다. 메모리 셀의 적층 게이트 구조(900)는 기판(100) 상에 차례로 적층된 터널인 절연막(450), 메모리막으로서의 플로팅 게이트(550), 게이트 사이 절연막(650) 및 워드라인으로 작용하는 제어 게이트(750)를 포함한다. 열 방향의 인접한 적층 게이트 구조들은 소오스를 공유할 수 있다. 또한, 열 방향의 인접한 적층 게이트 구조들은 드레인을 공유할 수 있다.
층간절연막(1300)이 적층 게이트 구조(900)의 최상부면 즉, 제어 게이트(700)의 최상부면과 접촉하면서 형성되고, 비트라인(1600)이 층간절연막(1300)을 관통하는 콘택트 플러그(1400)를 통해서 드레인(1200)과 전기적으로 연결된다. 소오스 라인(1700)이 층간절연막(1300)을 관통하는 콘택트 플러그(1500)를 통해서 공통 소오스 라인(1100)에 전기적으로 연결된다. 소오스 라인(1700)은 예를 들어 공통 소오스 라인(1100)의 소오스(1100s)에 접촉하거나 소오스 연결부(1100sc)에 접촉할 수 있다. 도면에서는 소오스 라인(1700)이 공통 소오스 라인(1100)의 소오스(1100s)에 전기적으로 연결된 것이 도시되어 있다. 또, 도면에서는 소오스 라인(1700)이 비트라인(1600)과 동일층에, 즉 거의 동일한 높이를 가지는 것으로 도시되어 있으나, 비트라인(1600)과는 다른 층에 예를 들어 비트라인(1600)보다 상부면이 낮거나 또는 높을 수 있다.
행 방향의 인접한 드레인(1200)들은 소자분리영역(300)에 의해서 서로 절연된다. 반면, 도 3b를 참조하면, 행 방향의 인접한 소오스(1100s)들은 소오스 연결부(1100sc)에 의해 서로 연결되어 공통 소오스 라인(1100)을 형성한다. 공통 소오스 라인(1100)은 소오스가 형성될 기판의 영역들 사이의 소자분리영역을 제거한 후 소자분리영역의 제거로 노출된 기판의 영역들과 소오스가 형성될 기판의 영역들에 불순물 이온을 주입하는 것에 의해 형성될 수 있다. 따라서, 소오스 연결부 (1100sc)의 저면은 도 3c에 도시된 바와 같이 소자분리영역(300)의 저면보다 더 낮다.
도 4a 내지 도 12a 및 도 4b 내지 도 12b를 참조하여 설명을 한다. 도 4a 내지 도 4b는 도 2의 I-I선을 따라 절단했을 때의 단면도들이고 도 4b 내지 도 12b는 도 2의 II-II 선을 따라 절단했을 때의 단면도들이다. 도 8c는 도 8a 및 도 8b에 대응하는 사시도이고, 도 9c는 도 9a 및 도 9b에 대응하는 사시도이다.
도 4a 내지 도 4b를 참조하여 소자분리공정을 진행하여 기판(100)에 열 방향으로 뻗는 소자분리영역(300)을 형성한다. 인접한 소자분리영역들 사이에 활성영역이 한정된다. 소자분리영역(300)은 예를 들어 기판(100)을 소정깊이 식각하여 트렌치(200)를 형성한 후 여기에 실리콘산화물 같은 절연물질을 채우는 공정을 진행하는 것에 의해 형성될 수 있다.
도 5a 내지 도 5b를 참조하여, 활성영역 상에 터널링 절연막(400) 및 플로팅 게이트를 위한 제1 도전막(500)을 형성한다. 제1 도전막(500)은 열 방향으로 뻗는 데, 인접한 제1 도전막들 사이에 소자분리영역(300)이 위치한다. 제1 도전막(500)은 예를 들어 실리콘을 터널링 절연막(400) 및 소자분리영역(300) 상에 형성한 후 패터닝 공정을 진행하는 것에 의해서 행 방향에서 인접한 제1 도전막과 전기적으로 분리되도록 활성영역 상에 형성될 수 있다. 제1 도전막(500)은 활성영역에 인접한 소자분리영역상으로 확장할 수 있다. 터널링 절연막(400)은 예를 들어 열산화 공정 또는 기상증착방법을 이용하여 실리콘 산화물로 형성될 수 있다.
여기서, 터널링 절연막(400) 및 제1 도전막(500)은 소자분리공정과 동시에 형성될 수도 있다. 즉, 기판(100) 상에 터널링 절연막 및 실리콘막을 차례로 증착한 후 패터닝 하여 터널링 절연막(400) 및 제1 도전막(500)이 차례로 적층된 트렌치 식각 마스크를 형성한다. 트렌치 식각 마스크는 활성영역이 될 기판 영역을 덮고 트렌치가 형성될 영역을 노출한다. 트렌치 식각 마스크를 사용하여 기판을 식각하여 트렌치(200)를 형성하고 이 트렌치(200)에 절연물질을 매립하여 소자분리 영역을 형성한다. 따라서 제1 도전막(500)은 활성영역 상에 자기정렬적인 방식으로 형성된다.
또 제1 도전막(500)은 하부 실리콘 패턴 및 상부 실리콘 패턴으로 형성될 수 있다. 즉, 기판(100) 상에 터널링 절연막 및 하부 실리콘막을 차례로 증착한 후 패터닝 하여 터널링 절연막(400) 및 하부 실리콘 패턴이 차례로 적층된 트렌치 식각 마스크를 형성한다. 트렌치 식각 마스크는 활성영역이 될 기판 영역을 덮고 트렌치가 형성될 영역을 노출한다. 트렌치 식각 마스크를 사용하여 기판을 식각하여 트렌치(200)를 형성하고 이 트렌치(200)에 절연물질을 매립하여 소자분리 영역을 형성한다. 따라서 하부 실리콘 패턴은 활성영역 상에 자기정렬적인 방식으로 형성된다. 상부 실리콘막을 하부 실리콘 패턴 및 소자분리영역 상에 형성한 후 패터닝 공정을 진행하여 하부 실리콘 패턴 상에 상부 실리콘 패턴을 형성하여 제1 도전막(500)을 완성한다. 상부 실리콘 패턴은 하부 실리콘 패턴의 상부면 뿐 아니라 양측면들 상에도 형성될 수 있다.
도 6a 및 도 6b를 참조하여, 제1 도전막(500) 및 소자분리영역(300) 상에 게이트 사이 절연막(600)과 제어 게이트로 사용될 제2 도전막(700)을 형성한다. 제2 도전막(700) 상에 행 방향으로 신장하여 제어 게이트를 한정하는 하드 마스크(800)를 형성한다. 게이트 사이 절연막(600)은 예를 들어 산화물-질화물-산화물이 차례로 적층된 이른바 'ONO'막으로 형성될 수 있다. 제2 도전막((700)은 예를 들어 실리콘 또는 실리콘 및 실리사이드가 차례로 적층되어 형성될 수 있다. 실리사이드는 워드라인의 저항을 감소하는 기능을 한다.
하드 마스크(800)는 소자분리영역(300)에 대해서 식각 선택비를 갖지 않는 물질이면 어느 물질이라도 사용될 수 있으며, 예를 들어 실리콘 산화물로 형성될 수 있다. 여기서 두 물질이 식각 선택비를 갖지 않는다는 것은 선택된 식각 가스 또는 식각 용액에 대해서 거의 동일한 식각율로 식각되는 것을 가리킬 수 있다.
도 7a 및 도 7b를 참조하여, 하드 마스크(800)를 식각 마스크로 사용하여 하드 마스크(800)외측에서 기판 상에 적층된 제2 도전막, 게이트 사이 절연막, 제1 도전막 및 터널링 절연막을 활성영역 및 소자분리영역이 노출될 때까지 식각하여, 하드 마스크(800) 아래에 메모리 셀의 적층 게이트 구조(900)를 형성한다.
적층 게이트 구조(900)는 활성영역 상에서는 패터닝 된 터널링 절연막(450), 플로팅 게이트(550), 게이트 사이 절연막(650) 및 제어 게이트(750)가 차례로 적층되어 이루어지며, 소자분리영역(300) 상에서는 도 3c에 도시된 바와 같이 게이트 사이 절연막(650) 및 제어 게이트(750)니 차례로 적층되어 이루어진다.
여기서 적층 게이트 구조(900) 양측의 활성영역들(930, 950)은 드레인 및 소오스가 형성되는 영역이다. 또한, 소오스가 형성될 영역(950)들 및 이들 사이에 있는 소자분리영역이 제거된 소오스 연결부 영역(980)은 소오스 라인이 형성되는 영 역(990)이다.
도 8a 내지 도 8c를 참조하여, 자기정렬 소오스 라인을 형성하기 위해 공통 소오스 라인이 형성될 영역(990)을 노출하고 드레인이 형성될 영역(930)을 덮는 식각 마스크(1000)를 형성한다. 드레인이 형성될 영역(930)의 일부가 노출될 경우 후속 공정에서 인접한 드레인들 사이의 소자분리영역도 제거되어 결과적으로 인접한 드레인들이 서로 연결될 수 있다. 따라서, 사진 공정의 오차를 감안하여 자기정렬 소오스를 위한 식각 마스크(1000)는 드레인이 형성될 영역(930)을 완전히 덮도록, 드레인이 형성될 영역(930)뿐만 아니라 여기에 인접한 하드 마스크(800)의 상부면에도 형성되는 것이 좋다. 즉, 자기정렬 소오스를 위한 식각 마스크(800)는 하드 마스크(800)의 상부면 일부분을 덮고 일부분을 덮지 않는다. 예를 들어, 자기정렬 소오스를 위한 식각 마스크(1000)는 드레인이 형성될 영역(930)에 인접한 하드 마스크(800)의 상부면 일부분을 덮고 공통 소오스 라인이 형성될 영역(990)에 인접한 하드 마스크(800)의 상부면 일부분을 노출한다. 식각 마스크(1000)는 예를 들어 감광성 물질인 포토레지스트를 코팅한 후 노광 및 현상 공정을 진행하는 것에 의해 형성될 수 있다.
도 9a 내지 도 9c를 참조하여, 식각 마스크(1000)에 대한 식각 공정을 진행하여 하드 마스크(800)의 상부면 전부가 노출되도록 한다. 이에 따라, 잔존하는 식각 마스크(1010)는 드레인이 형성될 영역(930)은 완전히 덮고 공통 소오스 라인이 형성될 영역(990)은 노출하고 또한 하드 마스크(800)의 상부면을 완전히 노출한다.
본 실시 예에 따르면, 포토레지스트의 증착, 노광 및 현상 공정을 진행하여 1차적으로 자기정렬 소오스를 위한 식각 마스크(1000)를 형성한 후, 추가적인 사진공정 없이 식각 공정을 진행하는 것에 의해, 간단하게 공통 소오스 라인이 형성될 영역과 하드 마스크를 완전히 노출하는 식각 마스크(1010)를 형성할 수 있다.
여기서, 식각 마스크(1000)에 대한 식각은 건식 식각, 습식 식각, 화학적기계적 연마 등의 방법이 사용될 수 있다. 건식 식각은 예를 들어 산소 플라스마를 사용할 수 있다.
공통 소오스 라인이 형성될 영역(990)에서 소오스가 형성될 영역(950) 사이의 소자분리영역을 제거한다. 이때, 적층 게이트 구조(900) 상의 하드 마스크(800)도 동시에 제거된다. 따라서, 적층 게이트 구조(900) 일측면외측의 기판에 형성된 소자분리영역이 제거되어 그곳에서의 기판이 표면은 요철구조를 나타낼 수 있다.
도 10a 및 도 10b를 참조하여, 자기정렬 소오스를 위한 식각 마스크(1000)를 제거한 후 이온주입 공정을 진행하여 공통 소오스 라인(1100) 및 드레인(1200)을 형성한다. 공통 소오스 라인(1100)은 적층 게이트 구조(900) 일측면외측의 기판의 요철 구조를 따라서 형성된다. 소오스 라인이 소오스 영역(1100s) 및 인접한 소오스 라인을 연결하는 소오스 연결부(1100sc)로 구분될 수 있다. 즉, 적층 게이트 구조(900) 일측면외측의 활성영역(950)에 불순물 이온이 주입되어 소오스(1100)가 형성되고 소자분리영역이 제거된 기판 영역(970)에 불순물 이온이 주입되어 소오스 연결부(1100sc)가 형성된다. 드레인(1200)은 적층 게이트 구조(900)의 타측면외측의 활성영역(930)에 형성된다.
여기에서, 드레인(1200)을 위한 이온 주입 공정은 자기정렬 소오스를 위한 식각 마스크(1000)를 형성하기 전에 진행될 수도 있다. 즉, 도 7a 및 도 7b에 도시된 바와 같이 적층 게이트 구조(900)를 형성한 후 이온 주입 공정을 진행하여 적층 게이트 구조(900) 양측의 활성영역에 소오스 및 드레인이 형성될 수 있다. 이어서, 도 8a 및 도 8b, 그리고 도 9a 및 도 9b를 참조하여 설명을 한 자기정렬 소오스를 위한 식각 마스크 형성 및 이에 대한 식각 공정, 그리고 소자분리영역 및 하드 마스크를 제거하는 공정을 진행한 후, 자기정렬 소오스를 위한 식각 마스크(1010)를 이용한 불순물 이온 주입 공정을 진행하여 인접하는 소오스들을 서로 연결하는 소오스 연결부를 형성하여 소오스 라인을 완성한다. 이때, 미리 형성된 소오스에 추가로 불순물 이온이 주입될 수 있다.
또, 소오스 라인(1100)을 먼저 형성한 이후에 드레인(1200)을 형성할 수 있다. 즉, 자기정렬 소오스를 위한 식각 마스크(1010)를 제거하기 전에 불순물 이온 주입 공정을 진행하여 소오스 라인(1100)을 형성한다. 이어서, 자기정렬 소오스를 위한 식각 마스크(1010)를 제거한 후 불순물 이온을 주입하여 드레인(1200)을 형성한다. 드레인을 위한 이온 주입 공정에서 소오스 라인(1100)에 추가로 불순물 이온이 주입될 수 있다.
도 11a 및 도 11b를 참조하여, 실리콘산화물 같은 절연물질을 증착하여 층간절연층(1300)을 형성한다. 본 실시 예에 따르면, 적층 게이트 구조(900) 상부면에 하드 마스크가 잔존하지 않아 적층 게이트 구조(900)의 높이가 감소하고 따라서 보이드 없이 층간절연막(1300)을 형성할 수 있다. 층간절연층(1300)은 적층 게이트 구조(900)의 최상부면인 제어 게이트(750)와 접촉한다.
도 12a 및 도 12b를 참조하여, 층간절연층에 대한 패터닝 공정을 진행하여 드레인(1200) 및 소오스 라인(1100)을 노출하는 콘택트 홀을 형성하고, 도전막을 콘택트 홀 내부 및 층간절연층(1300) 상에 형성한 후 패터닝 공정을 진행하여 비트라인(1600) 및 소오스 라인(1700)을 형성한다. 비트라인(1600)은 층간절연층(1300)을 관통하는 콘택트 플러그(1400)를 통해서 드레인(1200)에 전기적으로 연결되며, 소오스 라인(1700)은 층간절연층(1300)을 관통하는 콘택트 플러그(1500)를 통해서 공통 소오스 라인(1100)에 전기적으로 연결된다.
도 13 내지 도 15는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자 형성 방법을 개략적으로 설명하기 위한 단면도이다. 도 13 내지 도 15에서 참조문자 "A"는 메모리 셀 영역을, 참조문자 "B"는 주변회로 영역을 가리킨다. 메모리 셀 영역(A)은 앞서 설명을 한 노아 플래시 메모리 셀들이 형성되는 영역일 수 있으며, 주변회로 영역(B)은 메모리 셀을 구동하는 데 필요한 구동 트랜지스터 등이 형성되는 영역일 수 있다.
도 13을 참조하여, 메모리 셀 영역(A)에는 앞서 설명을 한 공정들을 진행하여 하드 마스크(800)로 보호된 적층 게이트 구조(900)를 형성한다. 반면 주변회로 영역(B)에는 캐핑막(770)으로 보호된 구동 게이트 구조(950)를 형성한다. 구동 게이트 구조(950)는 기판(100) 상에 적층된 게이트 절연막(470)과 게이트(770)를 포함한다. 주변 회로 영역(B)의 구동 트랜지스터는 플로팅 게이트 및 구동 게이트 사이 절연막이 형성되지 않기 때문에 그 게이트 구조(950)의 높이가 메모리 셀 영역(A)의 적층 게이트 구조(900)의 높이보다 낮다. 주변회로 영역(B)의 구동 게이트 (770)는 메모리 셀 영역(A)의 플로팅 게이트(450)를 형성하기 위한 제1 도전막으로부터 형성되거나 또는 제어 게이트(750)를 형성하기 위한 제2 도전막으로부터 형성될 수 있다.
도 14를 참조하여, 메모리 셀 영역(A)의 공통 소오스 라인이 형성될 영역을 노출하는 자기정렬 소오스를 위한 식각 마스크(1000)를 형성한다. 자기 정렬 소오스를 위한 식각 마스크(1000)는 주변회로 영역(B)의 구동 게이트 구조(950)를 덮는다.
도 15를 참조하여, 전술한 바와 같이 메모리 셀 영역(A)의 하드 마스크(800)의 상부면이 완전히 노출되도록 식각 마스크(1000)의 일부분을 제거한다. 이때, 주변회로 영역(B)의 구동 게이트 구조(950)의 캐핑막(870)은 노출되지 않는다. 구동 게이트 구조(950)의 높이가 적층 게이트 구조(900)의 높이보다 낮기 때문에, 메모리 셀 영역(A)의 하드 마스크(800) 상부면 상의 식각 마스크가 완전히 제거되어도 주변회로 영역(B)의 캐핑막(870) 상의 식각 마스크는 완전히 제거되지 않고 일부 잔존하여 캐핑막(870)을 보호한다.
후속 공정으로 잔존하는 식각 마스크(1010)를 사용하여 메모리 셀 영역(A)의 공통 소오스 라인이 형성될 영역의 소자분리막을 제거한다. 이때, 메모리 셀 영역(A)의 하드 마스크(800)의 상부면이 완전히 노출되어 하드 마스크(800)가 소자분리막이 제거될 때 동시에 제거된다. 하지만, 주변회로 영역(B)의 캐핑막(870) 상부면에는 식각 마스크(1010)가 잔존하여 캐핑막(870)은 식각되지 않는다.
본 발명에 따르면, 보이드 없이 층간절연막을 형성할 수 있어 신뢰성 있는 반도체 소자를 특히 신뢰성 있는 비휘발성 메모리 소자를 형성할 수 있다.
본 발명의 비휘발성 메모리 소자 형성 방법에 따르면, 비휘발성 메모리 소자의 적층 게이트 구조를 형성하기 위한 하드 마스크가 추가적인 사진공정없이 용이하게 제거될 수 있어 공정 시간을 단축할 수 있고 그리고/또는 보다 경제적으로 그리고/또는 보다 짧은 시간으로 그리고/또는 추가적인 사진공정과 관련된 문제점없이 비휘발성 메모리 소자를 형성할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (20)

  1. 소자분리영역으로 채워진 트렌치를 구비하는 기판 상에 순차적으로 메모리막, 제어 게이트 및 제1 마스크를 형성하는 것;
    상기 제어 게이트의 제1 측면외측의 소자분리영역과 상기 제어 게이트 상의 상기 제1 마스크를 제거하여 상기 제어 게이트의 상부면을 완전히 노출하는 것;
    상기 제어 게이트의 제1 측면외측의 기판 내에 그리고 상기 제어 게이트의 제1 측면외측의 소자분리영역의 제거로 노출된 상기 트렌치 내에 공통 소오스 라인을 형성하는 것; 그리고,
    상기 제어 게이트의 제2 측면외측의 기판 내에 드레인을 형성하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
  2. 청구항 1에 있어서,
    상기 소자분리영역과 상기 제1 마스크를 제거하여 상기 제어 게이트의 상부면을 완전히 노출하는 것은:
    상기 제어 게이트의 제2 측면외측의 기판 및 소자분리영역을 덮으면서 상기 제1 마스크의 상부면을 노출하고 상기 제어 게이트의 제1 측면외측의 기판 및 소자분리영역을 노출하는 제2 마스크를 형성하는 것; 그리고,
    상기 제2 마스크를 식각 마스크로 사용하여 상기 제2 마스크외측의 소자분리영역을 제거하는 동시에 상기 제1 마스크를 제거하는 것을 포함하는 비휘발성 메모 리 소자 형성 방법.
  3. 청구항 2에 있어서,
    상기 소자분리영역과 상기 제1 마스크는 각각 실리콘산화물로 형성되는 비휘발성 메모리 소자 형성 방법.
  4. 청구항 2에 있어서,
    상기 공통 소오스 라인과 상기 드레인 영역은 상기 제2 마스크를 제거한 후 불순물 이온을 주입하여 동시에 형성되는 비휘발성 메모리 소자 형성 방법.
  5. 청구항 2에 있어서,
    상기 제2 마스크를 형성하는 것은:
    상기 제어 게이트의 제2 측면외측의 기판 및 소자분리영역을 덮고 그리고 상기 제1 마스크의 상부면의 일부분을 덮으면서 상기 제어 게이트의 제1 측면외측의 기판 및 소자분리영역을 노출하는 포토레지스트를 형성하고; 그리고,
    상기 제1 마스크의 상부면이 전부 노출되도록 상기 포토레지스트의 일부분을 식각하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
  6. 청구항 5에 있어서, 상기 소자분리영역과 상기 제1 마스크는 각각 실리콘산화물로 형성되는 비휘발성 메모리 소자 형성 방법.
  7. 청구항 5에 있어서,
    상기 공통 소오스 라인과 상기 드레인 영역은 상기 제2 마스크를 제거한 후 불순물 이온을 주입하여 동시에 형성되는 비휘발성 메모리 소자 형성 방법.
  8. 청구항 5에 있어서,
    소자분리영역으로 채워진 트렌치를 구비하는 기판 상에 메모리막, 제어 게이트 및 제1 마스크를 형성하는 것은:
    상기 기판을 패터닝 하여 활성영역을 한정하며 제1 방향으로 신장하는 상기 트렌치를 형성하는 것;
    상기 트렌치를 절연물질로 채워 상기 소자분리영역을 형성하는 것;
    상기 활성영역 상에 제1 절연막을 개재하여 상기 메모리막을 위한 제1 도전막을 형성하는 것;
    상기 제1 도전막 및 상기 소자분리영역 상에 제2 절연막을 개재하여 상기 제어 게이트를 위한 제2 도전막을 형성하는 것;
    상기 제2 도전막 상에 상기 제1 방향과 교차하는 제2 방향으로 신장하는 상기 제1 마스크를 형성하는 것; 그리고,
    상기 제1 마스크를 식각 마스크로 사용하여 상기 제2 도전막, 상기 제2 절연막, 제1 도전막, 그리고 제1 절연막을 패터닝 하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
  9. 제1 방향으로 뻗는 소자분리영역들 사이에 한정된 각각의 활성영역들 상에 제1 절연막을 사이에 두고 형성된 부유 게이트, 상기 부유 게이트 및 소자분리영역들 상에 제2 절연막을 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 신장하는 복수 개의 제어 게이트들, 그리고 각각의 제어 게이트들 상에 형성된 제1 마스크를 구비하는 기판을 제공하는 것;
    상기 제2 방향으로 뻗으며 상기 공통 소오스 라인이 형성될 영역을 노출하고 상기 공통 소오스 라인이 형성될 영역에 인접한 제1 마스크의 상부면 일부분을 노출하며 드레인이 형성될 영역을 덮는 제2 마스크를 형성하는 것;
    상기 제2 마스크의 일부분을 제거하여 상기 공통 소오스 라인이 형성될 영역에 인접한 상기 제1 마스크의 상부면 전부를 노출하는 것;
    상기 제1 마스크와 상기 공통 소오스 라인이 형성될 영역의 소자분리영역을 제거하는 것; 그리고,
    상기 제2 마스크를 제거한 후 불순물 이온을 주입하여 상기 공통 소오스 라인이 형성될 영역에 공통 소오스 라인을 형성하고 상기 드레인이 형성될 영역에 드레인을 형성하는 것을 포함하는 노아 플래시 메모리 소자 형성 방법.
  10. 청구항 9에 있어서,
    상기 소자분리영역들과 상기 제1 마스크는 실리콘산화물로 형성되는 노아 플래시 메모리 소자 형성 방법.
  11. 청구항 10에 있어서,
    층간절연막을 형성하는 것;
    상기 층간절연막을 관통하여 상기 제1 방향으로 배열된 드레인들에 전기적으로 연결되는 제1 플러그들을 통해서 상기 드레인들에 전기적으로 연결되는 비트라인을 상기 층간절연막 상에 형성하는 것; 그리고,
    상기 층간절연막을 관통하여 상기 제2 방향으로 신장하는 공통 소오스 라인들에 전기적으로 연결되는 제2 플러그들을 통해서 상기 공통 소오스 라인에 전기적으로 연결되는 소오스 라인을 상기 층간절연막 상에 형성하는 것을 더 포함하는 노아 플래시 메모리 소자 형성 방법.
  12. 청구항 11에 있어서,
    상기 제2 마스크의 일부분을 제거하여 상기 공통 소오스 라인이 형성될 영역에 인접한 상기 제1 마스크의 상부면 전부를 노출할 때, 상기 제2 플러그들에 인접한 제어 게이트 상의 제1 마스크의 상부면 전부를 노출하는 것을 포함하는 노아 플래시 메모리 소자 형성 방법.
  13. 청구항 11에 있어서,
    상기 제2 마스크의 일부분을 제거하는 것은 상기 제어 게이트의 상부면이 전부 노출될 때까지 상기 제2 마스크에 대해서 물리화학적 연마 공정을 진행하는 것 을 포함하는 노아 플래시 메모리 소자 형성 방법.
  14. 청구항 11에 있어서,
    상기 제2 마스크의 일부분을 제거하는 것은 상기 제어 게이트의 상부면이 전부 노출될 때까지 상기 제2 마스크를 산소 플라스마를 사용하여 제거하는 것을 포함하는 노아 플래시 메모리 소자 형성 방법.
  15. 기판의 메모리 영역 상에는 제1 절연막, 부유 게이트, 제2 절연막, 제어 게이트 및 제1 마스크가 순차적으로 적층된 제1 게이트 구조를 형성하고 기판의 주변회로 영역 상에는 게이트 절연막, 구동 게이트 및 제3 마스크가 적층된 제2 게이트 구조를 형성하는 것;
    상기 메모리 영역에서 공통 소오스 라인이 형성될 영역을 노출하고 상기 공통 소오스 라인이 형성될 영역에 인접한 제1 마스크의 상부면 일부분을 노출하며 상기 주변회로 영역에서 상기 제3 마스크를 완전히 덮는 제2 마스크를 형성하는 것;
    상기 제2 마스크의 일부분을 제거하여 상기 메모리 영역에서 상기 공통 소오스 라인이 형성될 영역에 인접한 상기 제1 마스크의 상부면 전부를 노출하는 것;
    상기 제2 마스크를 식각 마스크로 사용하여 상기 메모리 영역에서 상기 제1 마스크와 상기 공통 소오스 라인이 형성될 영역의 소자분리영역을 제거하는 것; 그리고,
    상기 제2 마스크를 제거한 후 불순물 이온을 주입하여 상기 공통 소오스 라인이 형성될 영역에 공통 소오스 라인을 형성하고 상기 드레인이 형성될 영역에 드레인을 형성하는 것을 포함하는 노아 플래시 메모리 소자 형성 방법.
  16. 청구항 15에 있어서,
    상기 제2 마스크의 일부분을 제거하는 것은 상기 메모리 영역의 상기 제어 게이트의 상부면이 전부 노출될 때까지 상기 제2 마스크에 대해서 물리화학적 연마 공정을 진행하는 것을 포함하며, 상기 제2 게이트 구조는 상기 제1 게이트 구조보다 낮아 상기 주변회로 영역의 제3 마스크 상에는 제2 마스크가 잔존하는 노아 플래시 메모리 소자 형성 방법.
  17. 청구항 15에 있어서,
    상기 제2 마스크의 일부분을 제거하는 것은 상기 제어 게이트의 상부면이 전부 노출될 때까지 상기 제2 마스크를 산소 플라스마를 사용하여 제거하는 것을 포함하며, 상기 제2 게이트 구조는 상기 제1 게이트 구조보다 낮아 상기 주변회로 영역의 제3 마스크 상에는 제2 마스크가 잔존하는 노아 플래시 메모리 소자 형성 방법.
  18. 기판 상에 제1 마스크를 사용하여 두 적층 게이트 구조들을 형성하는 것;
    상기 두 적층 게이트 구조들 사이의 제1 영역을 노출하고 상기 제1 영역과 떨어져서 상기 두 적층 게이트 구조들 외측의 제2 영역을 덮는 제2 마스크를 형성하는 것;
    상기 제2 마스크를 식각 마스크로 사용하여 상기 제1 마스크를 제거하는 것과 동시에 상기 제1 영역의 소자분리영역을 제거하는 것; 그리고,
    상기 제1 영역에 공통 소오스 라인을, 상기 제2 영역에 드레인을 형성하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
  19. 청구항 18에 있어서,
    상기 두 적층 게이트 구조들 사이의 제1 영역을 노출하며 상기 제1 영역과 떨어져서 상기 두 적층 게이트 구조들 외측의 제2 영역을 덮는 제2 마스크를 형성하는 것은:
    상기 제1 영역을 노출하고 상기 제2 영역을 덮으며, 상기 제2 영역에 인접한 제1 마스크의 상부면 일부분을 덮고 상기 제1 영역에 인접한 제1 마스크의 상부면 일부분을 덮는 포토레지스트막을 형성하는 것; 그리고,
    상기 제2 영역에 인접한 제1 마스크의 상부면 일부분이 노출되도록 상기 포토레지스트막의 일부분을 제거하여 상기 제1 마스크의 상부면 전부를 노출하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
  20. 기판 상에 행렬로 배열된 메모리 셀들;
    각 열의 메모리 셀들의 드레인들에 연결된 비트라인;
    각 행의 메모리 셀들의 소오스들이 연결된 공통 소오스 라인; 그리고
    소오스 라인들에 연결된 공통 소오스 라인을 포함하며,
    상기 공통 소오스 라인에 인접한 메모리 셀은 제1 절연막, 부유 게이트, 제2 절연막 및 제어 게이트로 구성된 노아 플래시 메모리 소자.
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