JP2001196462A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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Abstract
(57)【要約】
【課題】 ＴＥＯＳ膜を用いてサイドウォールを形成す
る半導体装置において、ソース形成領域に導入される結
晶欠陥を低減する。 【解決手段】 半導体基板上に２つのゲート電極を形成
し、該ゲート電極に挟まれた領域に自己整合的にソース
領域を形成する半導体装置の製造方法において、ＴＥＯ
Ｓ膜形成工程前に、該ゲート電極の側壁を熱酸化する熱
酸化工程を行なう。
る半導体装置において、ソース形成領域に導入される結
晶欠陥を低減する。 【解決手段】 半導体基板上に２つのゲート電極を形成
し、該ゲート電極に挟まれた領域に自己整合的にソース
領域を形成する半導体装置の製造方法において、ＴＥＯ
Ｓ膜形成工程前に、該ゲート電極の側壁を熱酸化する熱
酸化工程を行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、結晶欠陥の発生に
起因する特性劣化を防止した半導体装置の製造方法に関
し、特に、ＳＡＳ法を用いた半導体装置の製造方法に関
する。
起因する特性劣化を防止した半導体装置の製造方法に関
し、特に、ＳＡＳ法を用いた半導体装置の製造方法に関
する。
【０００２】
【従来の技術】図４に、従来の半導体集積回路を構成す
るメモリセルの製造工程を示す。かかる工程は、２つの
ゲート電極の間に、自己整合的に、共通のソース領域
（ソース線）を形成するもので、ＳＡＳ（Self Alignme
nt Source）法と呼ばれる。
るメモリセルの製造工程を示す。かかる工程は、２つの
ゲート電極の間に、自己整合的に、共通のソース領域
（ソース線）を形成するもので、ＳＡＳ（Self Alignme
nt Source）法と呼ばれる。
【０００３】まず、図４（ａ）に示すように、リソグラ
フィ技術を用いて、シリコン半導体基板１上に、酸化シ
リコンからなるゲート絶縁膜２、多結晶シリコンからな
るフローティングゲート３、酸化シリコンからなる絶縁
膜４、多結晶シリコンからなるコントロールゲート５、
ＴＥＯＳマスク６を、形成する。
フィ技術を用いて、シリコン半導体基板１上に、酸化シ
リコンからなるゲート絶縁膜２、多結晶シリコンからな
るフローティングゲート３、酸化シリコンからなる絶縁
膜４、多結晶シリコンからなるコントロールゲート５、
ＴＥＯＳマスク６を、形成する。
【０００４】続いて、ＴＥＯＳマスク６を用いてソース
形成領域９をドライエッチングし、更に、ボロン等のイ
オンを注入して、ソース領域７を形成する。一方、フロ
ーティングゲート３を挟んでソース形成領域９と反対側
の領域には、低濃度のドレイン領域７を形成する。
形成領域９をドライエッチングし、更に、ボロン等のイ
オンを注入して、ソース領域７を形成する。一方、フロ
ーティングゲート３を挟んでソース形成領域９と反対側
の領域には、低濃度のドレイン領域７を形成する。
【０００５】次に、図４（ｂ）に示すように、ＴＥＯＳ
膜１２を全面に形成する。この後に、多結晶シリコンか
らなるフローティングゲート３、コントロールゲート５
の表面の熱酸化を行ない、熱酸化膜１１を形成する。
膜１２を全面に形成する。この後に、多結晶シリコンか
らなるフローティングゲート３、コントロールゲート５
の表面の熱酸化を行ない、熱酸化膜１１を形成する。
【０００６】次に、図４（ｃ）に示すように、ＲＩＥ等
の異方性エッチングをすることにより、ＴＥＯＳ膜１２
をエッチングし、自己整合的に残されたＴＥＯＳ膜１２
でサイドウォール１３を形成する。続いて、サイドウォ
ール１３をマスクにして、ボロン等をイオン注入するこ
とにより、ＬＤＤ（Lightly Doped Drain）構造のメモ
リセルを形成する。
の異方性エッチングをすることにより、ＴＥＯＳ膜１２
をエッチングし、自己整合的に残されたＴＥＯＳ膜１２
でサイドウォール１３を形成する。続いて、サイドウォ
ール１３をマスクにして、ボロン等をイオン注入するこ
とにより、ＬＤＤ（Lightly Doped Drain）構造のメモ
リセルを形成する。
【０００７】
【発明が解決しようとする課題】しかし、図４（ｂ）に
示すＴＥＯＳ膜１２の形成した後に、フローティングゲ
ート３、コントロールゲート５の表面を熱酸化し、熱酸
化膜１１を形成すると以下のような問題があった。即
ち、第１に、熱酸化膜１１の膜厚が１００Å程度であ
り、かかる体積膨張により、ＴＥＯＳ膜１２を介してソ
ース形成領域９に応力が加わり、半導体基板１に結晶欠
陥１４を発生させていた。第２に、熱酸化工程ではＴＥ
ＯＳ膜１２も９００℃程度に昇温されるため、ＴＥＯＳ
膜１２が収縮し、これによってもソース形成領域９に応
力が加わり、半導体基板１に結晶欠陥１４を発生させて
いた。
示すＴＥＯＳ膜１２の形成した後に、フローティングゲ
ート３、コントロールゲート５の表面を熱酸化し、熱酸
化膜１１を形成すると以下のような問題があった。即
ち、第１に、熱酸化膜１１の膜厚が１００Å程度であ
り、かかる体積膨張により、ＴＥＯＳ膜１２を介してソ
ース形成領域９に応力が加わり、半導体基板１に結晶欠
陥１４を発生させていた。第２に、熱酸化工程ではＴＥ
ＯＳ膜１２も９００℃程度に昇温されるため、ＴＥＯＳ
膜１２が収縮し、これによってもソース形成領域９に応
力が加わり、半導体基板１に結晶欠陥１４を発生させて
いた。
【０００８】かかる結晶欠陥１４は、メモリセルのリー
ク電流を増加させ、メモリセルの特性を低下させること
となる。特に、高集積化されたメモリセルでは、隣接す
るフローティングゲート３の距離が小さく、ソース形成
領域９にかかる応力も大きくなり、半導体装置の特性に
大きな影響を及ぼすこととなる。そこで、本発明は、Ｔ
ＥＯＳ膜を用いてサイドウォールを形成する場合に、ソ
ース形成領域に導入される結晶欠陥を低減し、素子特性
を向上させた半導体装置を提供することを目的とする。
ク電流を増加させ、メモリセルの特性を低下させること
となる。特に、高集積化されたメモリセルでは、隣接す
るフローティングゲート３の距離が小さく、ソース形成
領域９にかかる応力も大きくなり、半導体装置の特性に
大きな影響を及ぼすこととなる。そこで、本発明は、Ｔ
ＥＯＳ膜を用いてサイドウォールを形成する場合に、ソ
ース形成領域に導入される結晶欠陥を低減し、素子特性
を向上させた半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】そこで、発明者は鋭意研
究の結果、ＴＥＯＳ膜形成工程に先立って、熱酸化膜を
形成することにより、結晶欠陥の導入を低減できるこ
と、ゲート幅方向を（０−１−１）方向から４５°傾け
ることにより、結晶欠陥の拡散を防止できること、を見
出し本発明を完成した。
究の結果、ＴＥＯＳ膜形成工程に先立って、熱酸化膜を
形成することにより、結晶欠陥の導入を低減できるこ
と、ゲート幅方向を（０−１−１）方向から４５°傾け
ることにより、結晶欠陥の拡散を防止できること、を見
出し本発明を完成した。
【００１０】即ち、本発明は、半導体基板上に２つのゲ
ート電極を形成し、該ゲート電極に挟まれた領域に自己
整合的にソース領域を形成する半導体装置の製造方法で
あって、半導体基板上に、多結晶シリコンからなる２つ
のゲート電極を略平行に形成する工程と、該ゲート電極
をマスクに用いたイオン注入により、該ゲート電極に挟
まれた領域に、自己整合的にソース領域を形成する工程
と、該半導体基板の全面を覆うようにＴＥＯＳ膜を形成
するＴＥＯＳ膜形成工程と、該ＴＥＯＳ膜をエッチング
して、該ゲート電極の両側の側壁上に該ＴＥＯＳ膜を残
し、これをサイドウォールとする工程と、を含み、該Ｔ
ＥＯＳ膜形成工程前に、該ゲート電極の側壁を熱酸化す
る熱酸化工程を含むことを特徴とする半導体装置の製造
方法である。このように、ＴＥＯＳ膜形成工程前に、熱
酸化工程を行なうため、熱酸化膜の形成に伴う体積膨張
により、ＴＥＯＳ膜を介して半導体基板に応力がかかる
ことを防止することができる。このため、ソース領域へ
の結晶欠陥の導入を防止し、リーク電流の増加等の半導
体装置の特性の低下を防止することができる。また、Ｔ
ＥＯＳ膜が、熱酸化工程における高温状態にさらされな
いため、ＴＥＯＳ膜の収縮により半導体基板に応力がか
かることを防止でき、ソース領域への結晶欠陥の導入を
防止し、半導体装置の特性の低下を防止することができ
る。なお、特開平９−８２９５４号公報には、熱酸化膜
を形成した後に、ＣＶＤを行なう内容が記載されている
が、かかる構造では、ゲート電極の間隔が、サイドウォ
ールの幅に比べて十分に大きいため、本発明のように結
晶欠陥が導入されるという問題は発生しない。
ート電極を形成し、該ゲート電極に挟まれた領域に自己
整合的にソース領域を形成する半導体装置の製造方法で
あって、半導体基板上に、多結晶シリコンからなる２つ
のゲート電極を略平行に形成する工程と、該ゲート電極
をマスクに用いたイオン注入により、該ゲート電極に挟
まれた領域に、自己整合的にソース領域を形成する工程
と、該半導体基板の全面を覆うようにＴＥＯＳ膜を形成
するＴＥＯＳ膜形成工程と、該ＴＥＯＳ膜をエッチング
して、該ゲート電極の両側の側壁上に該ＴＥＯＳ膜を残
し、これをサイドウォールとする工程と、を含み、該Ｔ
ＥＯＳ膜形成工程前に、該ゲート電極の側壁を熱酸化す
る熱酸化工程を含むことを特徴とする半導体装置の製造
方法である。このように、ＴＥＯＳ膜形成工程前に、熱
酸化工程を行なうため、熱酸化膜の形成に伴う体積膨張
により、ＴＥＯＳ膜を介して半導体基板に応力がかかる
ことを防止することができる。このため、ソース領域へ
の結晶欠陥の導入を防止し、リーク電流の増加等の半導
体装置の特性の低下を防止することができる。また、Ｔ
ＥＯＳ膜が、熱酸化工程における高温状態にさらされな
いため、ＴＥＯＳ膜の収縮により半導体基板に応力がか
かることを防止でき、ソース領域への結晶欠陥の導入を
防止し、半導体装置の特性の低下を防止することができ
る。なお、特開平９−８２９５４号公報には、熱酸化膜
を形成した後に、ＣＶＤを行なう内容が記載されている
が、かかる構造では、ゲート電極の間隔が、サイドウォ
ールの幅に比べて十分に大きいため、本発明のように結
晶欠陥が導入されるという問題は発生しない。
【００１１】上記熱酸化工程は、８５０〜９５０℃で行
なわれることが好ましい。かかる温度で熱酸化工程を行
うことにより、ＴＥＯＳ膜の形成工程で、更に、ゲート
電極の側壁が酸化されることを防止できるからである。
なわれることが好ましい。かかる温度で熱酸化工程を行
うことにより、ＴＥＯＳ膜の形成工程で、更に、ゲート
電極の側壁が酸化されることを防止できるからである。
【００１２】また、本発明は、半導体基板上に２つのゲ
ート電極を形成し、該ゲート電極に挟まれた領域に自己
整合的にソース領域を形成する半導体装置の製造方法で
あって、半導体基板上に、多結晶シリコンからなる２つ
のゲート電極を略平行に形成する工程と、該ゲート電極
をマスクに用いたイオン注入により、該ゲート電極に挟
まれた領域に自己整合的にソース領域を形成する工程
と、該半導体基板の全面を覆うようにＴＥＯＳ膜を形成
するＴＥＯＳ膜形成工程と、該ＴＥＯＳ膜をエッチング
して、該ゲート電極の両側の側壁上に該ＴＥＯＳ膜を残
し、これをサイドウォールとする工程と、を含み、上記
ゲート電極形成工程が、シリコン基板の（１００）面上
に、〔０−１−１〕方向に対して、４５±５°傾いた方
向がゲート幅方向となるように、該ゲート電極を形成す
る工程であることを特徴とする半導体装置の製造方法で
もある。これにより、半導体装置の製造工程で、ソース
領域に導入された結晶欠陥を、格子点で止めることがで
き、結晶欠陥の拡大を防止することができる。この結
果、半導体基板、特にソース領域に、結晶欠陥が導入さ
れてしまった場合であっても、その影響を抑えて、半導
体特性の低下を防止することができる。
ート電極を形成し、該ゲート電極に挟まれた領域に自己
整合的にソース領域を形成する半導体装置の製造方法で
あって、半導体基板上に、多結晶シリコンからなる２つ
のゲート電極を略平行に形成する工程と、該ゲート電極
をマスクに用いたイオン注入により、該ゲート電極に挟
まれた領域に自己整合的にソース領域を形成する工程
と、該半導体基板の全面を覆うようにＴＥＯＳ膜を形成
するＴＥＯＳ膜形成工程と、該ＴＥＯＳ膜をエッチング
して、該ゲート電極の両側の側壁上に該ＴＥＯＳ膜を残
し、これをサイドウォールとする工程と、を含み、上記
ゲート電極形成工程が、シリコン基板の（１００）面上
に、〔０−１−１〕方向に対して、４５±５°傾いた方
向がゲート幅方向となるように、該ゲート電極を形成す
る工程であることを特徴とする半導体装置の製造方法で
もある。これにより、半導体装置の製造工程で、ソース
領域に導入された結晶欠陥を、格子点で止めることがで
き、結晶欠陥の拡大を防止することができる。この結
果、半導体基板、特にソース領域に、結晶欠陥が導入さ
れてしまった場合であっても、その影響を抑えて、半導
体特性の低下を防止することができる。
【００１３】上記ゲート幅方向は、〔０−１−１〕方向
に対して、４５°傾いた方向であることが好ましい。
に対して、４５°傾いた方向であることが好ましい。
【００１４】また、本発明は、上記ゲート電極間の距離
が、上記半導体基板に接する部分の上記サイドウォール
の膜厚の２倍以下であることを特徴とする製造方法であ
っても良い。かかる場合は、向い合ったサイドウォール
が一部でつながっているために、熱酸化膜の形成による
応力が、半導体基板に伝わりやすいからである。
が、上記半導体基板に接する部分の上記サイドウォール
の膜厚の２倍以下であることを特徴とする製造方法であ
っても良い。かかる場合は、向い合ったサイドウォール
が一部でつながっているために、熱酸化膜の形成による
応力が、半導体基板に伝わりやすいからである。
【００１５】また、本発明は、上記２つのゲート電極の
間隔が、０．２５μｍ以下であることを特徴とする製造
方法であっても良い。
間隔が、０．２５μｍ以下であることを特徴とする製造
方法であっても良い。
【００１６】上記ゲート電極は、不揮発性メモリのフロ
ーティングゲート電極であっても良い。高集積化された
不揮発性メモリのメモリセルの製造工程における結晶欠
陥の発生を防止するためである。
ーティングゲート電極であっても良い。高集積化された
不揮発性メモリのメモリセルの製造工程における結晶欠
陥の発生を防止するためである。
【００１７】また、本発明は、半導体基板に設けられた
ソース領域を挟んで２つのゲート電極が設けられた半導
体装置であって、シリコン（１００）基板と、該シリコ
ン（１００）基板上に形成されたソース領域と、該ソー
ス領域を挟んで対抗配置された２つのゲート電極と、該
ゲート電極の両側の側壁上に、自己整合的に形成された
ＴＥＯＳ膜と、を備え、該ゲート電極のゲート幅方向
が、〔０−１−１〕方向に対して、４５±５°傾いた方
向であることを特徴とする半導体装置でもある。かかる
ゲート電極を有する半導体装置では、ソース領域に導入
された結晶欠陥を、格子点で止めることができ、結晶欠
陥の拡大を防止することができる。これにより、半導体
基板、特にソース領域に結晶欠陥が導入されてしまった
場合であっても、その影響を抑えて、半導体特性の低下
を防止することができる。
ソース領域を挟んで２つのゲート電極が設けられた半導
体装置であって、シリコン（１００）基板と、該シリコ
ン（１００）基板上に形成されたソース領域と、該ソー
ス領域を挟んで対抗配置された２つのゲート電極と、該
ゲート電極の両側の側壁上に、自己整合的に形成された
ＴＥＯＳ膜と、を備え、該ゲート電極のゲート幅方向
が、〔０−１−１〕方向に対して、４５±５°傾いた方
向であることを特徴とする半導体装置でもある。かかる
ゲート電極を有する半導体装置では、ソース領域に導入
された結晶欠陥を、格子点で止めることができ、結晶欠
陥の拡大を防止することができる。これにより、半導体
基板、特にソース領域に結晶欠陥が導入されてしまった
場合であっても、その影響を抑えて、半導体特性の低下
を防止することができる。
【００１８】上記ゲート幅方向は、〔０−１−１〕方向
に対して、４５°傾いた方向であることが好ましい。
に対して、４５°傾いた方向であることが好ましい。
【００１９】また、本発明は、上記ゲート電極間の距離
が、上記半導体基板に接する部分の上記サイドウォール
膜の膜厚の２倍以下であることを特徴とする半導体装置
でもある。かかる場合は、向い合ったサイドウォールが
一部でつながっているために、熱酸化膜の形成による応
力が、半導体基板に伝わりやすいからである。
が、上記半導体基板に接する部分の上記サイドウォール
膜の膜厚の２倍以下であることを特徴とする半導体装置
でもある。かかる場合は、向い合ったサイドウォールが
一部でつながっているために、熱酸化膜の形成による応
力が、半導体基板に伝わりやすいからである。
【００２０】また、本発明は、上記２つのゲート電極の
間隔が、０．２５μｍ以下であることを特徴とする半導
体装置でもある。
間隔が、０．２５μｍ以下であることを特徴とする半導
体装置でもある。
【００２１】上記ゲート電極は、不揮発性メモリのフロ
ーティングゲート電極であっても良い。高集積化された
不揮発性メモリのメモリセルの製造工程における結晶欠
陥の発生を防止するためである。
ーティングゲート電極であっても良い。高集積化された
不揮発性メモリのメモリセルの製造工程における結晶欠
陥の発生を防止するためである。
【００２２】
【発明の実施の形態】実施の形態１．図１は、本実施の
形態にかかる半導体装置の製造工程図である。かかる工
程は、２つのゲート電極の間に、自己整合的に、共通の
ソース領域（ソース線）を形成するＳＡＳ法である。
形態にかかる半導体装置の製造工程図である。かかる工
程は、２つのゲート電極の間に、自己整合的に、共通の
ソース領域（ソース線）を形成するＳＡＳ法である。
【００２３】まず、図１（ａ）に示すように、リソグラ
フィ技術を用いて、シリコン半導体基板１上に、酸化シ
リコンからなるゲート絶縁膜２、多結晶シリコンからな
るフローティングゲート３、酸化シリコンからなる絶縁
膜４、多結晶シリコンからなるコントロールゲート５、
ＴＥＯＳマスク６を、形成する。
フィ技術を用いて、シリコン半導体基板１上に、酸化シ
リコンからなるゲート絶縁膜２、多結晶シリコンからな
るフローティングゲート３、酸化シリコンからなる絶縁
膜４、多結晶シリコンからなるコントロールゲート５、
ＴＥＯＳマスク６を、形成する。
【００２４】続いて、ＴＥＯＳマスク６を用いてソース
形成領域９をドライエッチングする。続いて、ホウ素や
砒素等のイオンを注入して、低濃度ソース領域１０を形
成する。ホウ素の場合は、３５ＫｅＶの注入条件で、
７．０×１０13ｃｍ-3程度の量を注入することが好まし
い。また、砒素の場合は、３５ＫｅＶの注入条件で、
３．０×１０15ｃｍ-3程度の量を注入することが好まし
い。同様に、ホウ素等を注入することにより、低濃度の
ドレイン領域７を形成する
形成領域９をドライエッチングする。続いて、ホウ素や
砒素等のイオンを注入して、低濃度ソース領域１０を形
成する。ホウ素の場合は、３５ＫｅＶの注入条件で、
７．０×１０13ｃｍ-3程度の量を注入することが好まし
い。また、砒素の場合は、３５ＫｅＶの注入条件で、
３．０×１０15ｃｍ-3程度の量を注入することが好まし
い。同様に、ホウ素等を注入することにより、低濃度の
ドレイン領域７を形成する
【００２５】次に、図１（ｂ）に示すように、多結晶シ
リコンからなるフローティングゲート３、コントロール
ゲート５の表面の熱酸化を行なう。熱酸化は、８５０〜
９５０℃程度、好ましくは、９００℃程度で行なわれ
る。この結果、フローティングゲート３等の側壁に、約
１００Åの膜厚の熱酸化膜１１が形成される。
リコンからなるフローティングゲート３、コントロール
ゲート５の表面の熱酸化を行なう。熱酸化は、８５０〜
９５０℃程度、好ましくは、９００℃程度で行なわれ
る。この結果、フローティングゲート３等の側壁に、約
１００Åの膜厚の熱酸化膜１１が形成される。
【００２６】次に、図１（ｃ）に示すように、前面にＴ
ＥＯＳ膜１２を堆積する。ＴＥＯＳ膜１２の膜厚は、１
８００Å程度である。
ＥＯＳ膜１２を堆積する。ＴＥＯＳ膜１２の膜厚は、１
８００Å程度である。
【００２７】次に、図２（ｄ）に示すように、ＲＩＥ等
の異方性エッチングをすることにより、ＴＥＯＳ膜１２
をエッチングし、サイドウォール１３を形成する。続い
て、サイドウォール１３をマスクにして、ボロン等をイ
オン注入することにより、高濃度のソース領域１５、高
濃度のドレイン領域８を形成する。これにより、ＬＤＤ
構造のトランジスタが形成される。
の異方性エッチングをすることにより、ＴＥＯＳ膜１２
をエッチングし、サイドウォール１３を形成する。続い
て、サイドウォール１３をマスクにして、ボロン等をイ
オン注入することにより、高濃度のソース領域１５、高
濃度のドレイン領域８を形成する。これにより、ＬＤＤ
構造のトランジスタが形成される。
【００２８】このように、本実施の形態にかかる製造方
法では、ＴＥＯＳ膜１２形成前に、フローティングゲー
ト３等の表面の熱酸化工程を行なうため、熱酸化膜１１
の形成に伴う体積膨張により、ＴＥＯＳ膜１２を介して
半導体基板１に応力がかかることを防止することができ
る。このため、ソース形成領域９への結晶欠陥１４の導
入を防止し、リーク電流の増加等の半導体特性の低下を
防止することができる。
法では、ＴＥＯＳ膜１２形成前に、フローティングゲー
ト３等の表面の熱酸化工程を行なうため、熱酸化膜１１
の形成に伴う体積膨張により、ＴＥＯＳ膜１２を介して
半導体基板１に応力がかかることを防止することができ
る。このため、ソース形成領域９への結晶欠陥１４の導
入を防止し、リーク電流の増加等の半導体特性の低下を
防止することができる。
【００２９】また、ＴＥＯＳ膜１２が、熱酸化工程にお
ける高温状態にさらされないため、ＴＥＯＳ膜１２の収
縮により半導体基板１に応力がかかることを防止するこ
とができる。これによっても、ソース形成領域９への結
晶欠陥１４の導入を防止し、リーク電流の増加等の半導
体特性の低下を防止することができる。
ける高温状態にさらされないため、ＴＥＯＳ膜１２の収
縮により半導体基板１に応力がかかることを防止するこ
とができる。これによっても、ソース形成領域９への結
晶欠陥１４の導入を防止し、リーク電流の増加等の半導
体特性の低下を防止することができる。
【００３０】本実施の形態にかかる製造方法は、ゲート
電極の間隔が、サイドウォール１３の膜厚の２倍以下で
ある場合に有効である。かかる場合は、向い合ったサイ
ドウォール１３が一部でつながっているために、熱酸化
膜１１の形成による応力が、半導体基板１に伝わりやす
いからである。具体的には、例えば、２つのゲート電極
の間隔が、０．２５μｍ以下の場合である。
電極の間隔が、サイドウォール１３の膜厚の２倍以下で
ある場合に有効である。かかる場合は、向い合ったサイ
ドウォール１３が一部でつながっているために、熱酸化
膜１１の形成による応力が、半導体基板１に伝わりやす
いからである。具体的には、例えば、２つのゲート電極
の間隔が、０．２５μｍ以下の場合である。
【００３１】実施の形態２．図３に、本発明の実施の形
態２にかかる半導体装置の製造方法を示す。図中、２０
は、シリコン（１００）基板であり、２１は、基板の結
晶方位を示すノッチである。また、２２は、ゲート電極
のゲート幅方向（即ち、ソース線方向）である。
態２にかかる半導体装置の製造方法を示す。図中、２０
は、シリコン（１００）基板であり、２１は、基板の結
晶方位を示すノッチである。また、２２は、ゲート電極
のゲート幅方向（即ち、ソース線方向）である。
【００３２】従来の製造方法では、図３（ａ）に示すよ
うに、ゲート電極のゲート幅方向（ソース線方向）が、
２２の方向になるように、ゲート電極が形成されてい
た。即ち、ゲート幅方向が、〔０−１−１〕方向になる
ように、ゲート電極が形成されていた。
うに、ゲート電極のゲート幅方向（ソース線方向）が、
２２の方向になるように、ゲート電極が形成されてい
た。即ち、ゲート幅方向が、〔０−１−１〕方向になる
ように、ゲート電極が形成されていた。
【００３３】これに対して、本実施の形態にかかる製造
方法では、ゲート電極のゲート幅方向（ソース線方向）
が、２２’ の方向になるように、ゲート電極が形成さ
れていた。即ち、ゲート幅方向が、〔０−１−１〕方向
から４５±５°の範囲で傾くように、ゲート電極が形成
されている。特に、〔０−１−１〕方向から４５°傾く
ように形成されることが好ましい。なお、〔０−１−
１〕は、 を示すものとする。
方法では、ゲート電極のゲート幅方向（ソース線方向）
が、２２’ の方向になるように、ゲート電極が形成さ
れていた。即ち、ゲート幅方向が、〔０−１−１〕方向
から４５±５°の範囲で傾くように、ゲート電極が形成
されている。特に、〔０−１−１〕方向から４５°傾く
ように形成されることが好ましい。なお、〔０−１−
１〕は、 を示すものとする。
【００３４】このように、従来のゲート電極の形成方向
から、４５°程度傾けてゲート電極を形成することによ
り、半導体装置の製造工程で、ソース領域に導入された
結晶欠陥を、格子点で止めることができ、結晶欠陥の拡
大を防止することができる。これにより、半導体基板、
特にソース領域に結晶欠陥が導入された場合であって
も、その影響を抑えて、リーク電流の増加等の素子特性
の低下を防止することができる。特に、本実施の形態に
かかる方法は、ゲート電極の形成方向を変えるだけで、
半導体装置の特性を向上させることができ、製造工程の
増加等がない点で有利である。
から、４５°程度傾けてゲート電極を形成することによ
り、半導体装置の製造工程で、ソース領域に導入された
結晶欠陥を、格子点で止めることができ、結晶欠陥の拡
大を防止することができる。これにより、半導体基板、
特にソース領域に結晶欠陥が導入された場合であって
も、その影響を抑えて、リーク電流の増加等の素子特性
の低下を防止することができる。特に、本実施の形態に
かかる方法は、ゲート電極の形成方向を変えるだけで、
半導体装置の特性を向上させることができ、製造工程の
増加等がない点で有利である。
【００３５】
【発明の効果】以上の説明から明らかなように、本発明
にかかる方法では、半導体基板、特にソース領域に導入
される結晶欠陥を低減して、半導体装置の特性を向上さ
せることができる。
にかかる方法では、半導体基板、特にソース領域に導入
される結晶欠陥を低減して、半導体装置の特性を向上さ
せることができる。
【００３６】また、本発明にかかる方法では、半導体基
板、特にソース領域に結晶欠陥が導入された場合でも、
その拡散を防止し、半導体装置の特性を向上させること
ができる。
板、特にソース領域に結晶欠陥が導入された場合でも、
その拡散を防止し、半導体装置の特性を向上させること
ができる。
【００３７】また、本発明にかかる半導体装置では、半
導体基板、特にソース領域に結晶欠陥が導入された場合
でも、その拡散を防止し、半導体装置の特性を向上させ
ることができる。
導体基板、特にソース領域に結晶欠陥が導入された場合
でも、その拡散を防止し、半導体装置の特性を向上させ
ることができる。
【図１】 本発明の実施の形態１にかかる半導体装置の
製造工程図である。
製造工程図である。
【図２】 本発明の実施の形態１にかかる半導体装置の
製造工程図である。
製造工程図である。
【図３】 本発明の実施の形態２にかかるゲート電極の
形成方向である。
形成方向である。
【図４】 従来の半導体装置の製造工程図である。
１ 半導体基板、２ ゲート絶縁膜、３ フローティン
グゲート、４ 絶縁膜、５ コントロールゲート、６
ＴＥＯＳマスク、７、８ ドレイン領域、９ソース形成
領域、１０、１５ ソース領域、１１ 熱酸化膜、１２
ＴＥＯＳ膜、１３ サイドウォール 、１４ 結晶欠
陥。
グゲート、４ 絶縁膜、５ コントロールゲート、６
ＴＥＯＳマスク、７、８ ドレイン領域、９ソース形成
領域、１０、１５ ソース領域、１１ 熱酸化膜、１２
ＴＥＯＳ膜、１３ サイドウォール 、１４ 結晶欠
陥。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792 Ｆターム(参考） 5F001 AA02 AA25 AB08 AD10 AD15 AD17 AD19 AF05 AF25 AG02 AG07 AG10 AG12 AG17 5F040 DA00 DC01 DC10 EA08 EC00 EC07 EF02 EF18 FA00 FA03 FA04 FA05 FA12 FA16 FA19 FB02 FB04 5F048 AB01 AC01 BA01 BA10 BB01 BB05 BC03 BC06 DA18 DA25 DA30 5F083 EP23 EP63 EP68 ER21 GA06 JA32 PR03 PR09 PR12 PR29 PR36 5F101 BA02 BA07 BB05 BD05 BD07 BD10 BD50 BF01 BF09 BH03 BH09 BH14 BH19 BH30
Claims (12)
- 【請求項１】 半導体基板上に２つのゲート電極を形成
し、該ゲート電極に挟まれた領域に自己整合的にソース
領域を形成する半導体装置の製造方法であって、 半導体基板上に、多結晶シリコンからなる２つのゲート
電極を略平行に形成する工程と、 該ゲート電極をマスクに用いたイオン注入により、該ゲ
ート電極に挟まれた領域に、自己整合的にソース領域を
形成する工程と、 該半導体基板の全面を覆うようにＴＥＯＳ膜を形成する
ＴＥＯＳ膜形成工程と、 該ＴＥＯＳ膜をエッチングして、該ゲート電極の両側の
側壁上に該ＴＥＯＳ膜を残し、これをサイドウォールと
する工程と、を含み、 該ＴＥＯＳ膜形成工程前に、該ゲート電極の側壁を熱酸
化する熱酸化工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】 上記熱酸化工程が、８５０〜９５０℃で
行なわれることを特徴とする請求項１に記載の製造方
法。 - 【請求項３】 半導体基板上に２つのゲート電極を形成
し、該ゲート電極に挟まれた領域に自己整合的にソース
領域を形成する半導体装置の製造方法であって、 半導体基板上に、多結晶シリコンからなる２つのゲート
電極を略平行に形成する工程と、 該ゲート電極をマスクに用いたイオン注入により、該ゲ
ート電極に挟まれた領域に自己整合的にソース領域を形
成する工程と、 該半導体基板の全面を覆うようにＴＥＯＳ膜を形成する
ＴＥＯＳ膜形成工程と、 該ＴＥＯＳ膜をエッチングして、該ゲート電極の両側の
側壁上に該ＴＥＯＳ膜を残し、これをサイドウォールと
する工程と、を含み、 上記ゲート電極形成工程が、シリコン基板の（１００）
面上に、〔０−１−１〕方向に対して、４５±５°傾い
た方向がゲート幅方向となるように、該ゲート電極を形
成する工程であることを特徴とする半導体装置の製造方
法。 - 【請求項４】 上記ゲート幅方向が、〔０−１−１〕方
向に対して、４５°傾いた方向であることを特徴とする
請求項３に記載の製造方法。 - 【請求項５】 上記ゲート電極間の距離が、上記半導体
基板に接する部分の上記サイドウォールの膜厚の２倍以
下であることを特徴とする請求項１〜４のいずれかに記
載の製造方法。 - 【請求項６】 上記２つのゲート電極の間隔が、０．２
５μｍ以下であることを特徴とする請求項１〜４のいず
れかに記載の製造方法。 - 【請求項７】 上記ゲート電極が、不揮発性メモリのフ
ローティングゲート電極であることを特徴とする請求項
１〜４のいずれかに記載の製造方法。 - 【請求項８】 半導体基板に設けられたソース領域を挟
んで２つのゲート電極が設けられた半導体装置であっ
て、 シリコン（１００）基板と、 該シリコン（１００）基板上に形成されたソース領域
と、 該ソース領域を挟んで対抗配置された２つのゲート電極
と、 該ゲート電極の両側の側壁上に、自己整合的に形成され
たＴＥＯＳ膜と、を備え、 該ゲート電極のゲート幅方向が、〔０−１−１〕方向に
対して、４５±５°傾いた方向であることを特徴とする
半導体装置。 - 【請求項９】 上記ゲート幅方向が、〔０−１−１〕方
向に対して、４５°傾いた方向であることを特徴とする
請求項８に記載の半導体装置。 - 【請求項１０】 上記ゲート電極間の距離が、上記半導
体基板に接する部分の上記サイドウォール膜の膜厚の２
倍以下であることを特徴とする請求項８又は９に記載の
半導体装置。 - 【請求項１１】 上記２つのゲート電極の間隔が、０．
２５μｍ以下であることを特徴とする請求項８又は９に
記載の半導体装置。 - 【請求項１２】 上記ゲート電極が、不揮発性メモリの
フローティングゲート電極であることを特徴とする請求
項８又は９に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000003516A JP2001196462A (ja) | 2000-01-12 | 2000-01-12 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000003516A JP2001196462A (ja) | 2000-01-12 | 2000-01-12 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001196462A true JP2001196462A (ja) | 2001-07-19 |
Family
ID=18532458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000003516A Pending JP2001196462A (ja) | 2000-01-12 | 2000-01-12 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001196462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026156A (ja) * | 2000-07-12 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100861828B1 (ko) * | 2006-08-17 | 2008-10-07 | 동부일렉트로닉스 주식회사 | 플래시 메모리 셀의 제조 방법 |
| US7473600B2 (en) | 2006-02-06 | 2009-01-06 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of forming the same |
-
2000
- 2000-01-12 JP JP2000003516A patent/JP2001196462A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026156A (ja) * | 2000-07-12 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7473600B2 (en) | 2006-02-06 | 2009-01-06 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of forming the same |
| KR100861828B1 (ko) * | 2006-08-17 | 2008-10-07 | 동부일렉트로닉스 주식회사 | 플래시 메모리 셀의 제조 방법 |
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