JP2001196462A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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JP2001196462A
JP2001196462A JP2000003516A JP2000003516A JP2001196462A JP 2001196462 A JP2001196462 A JP 2001196462A JP 2000003516 A JP2000003516 A JP 2000003516A JP 2000003516 A JP2000003516 A JP 2000003516A JP 2001196462 A JP2001196462 A JP 2001196462A
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gate
gate electrode
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Jun Sumino
潤 角野
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Abstract

(57)【要約】 【課題】 TEOS膜を用いてサイドウォールを形成す
る半導体装置において、ソース形成領域に導入される結
晶欠陥を低減する。 【解決手段】 半導体基板上に2つのゲート電極を形成
し、該ゲート電極に挟まれた領域に自己整合的にソース
領域を形成する半導体装置の製造方法において、TEO
S膜形成工程前に、該ゲート電極の側壁を熱酸化する熱
酸化工程を行なう。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、結晶欠陥の発生に
起因する特性劣化を防止した半導体装置の製造方法に関
し、特に、SAS法を用いた半導体装置の製造方法に関
する。
【0002】
【従来の技術】図4に、従来の半導体集積回路を構成す
るメモリセルの製造工程を示す。かかる工程は、2つの
ゲート電極の間に、自己整合的に、共通のソース領域
(ソース線)を形成するもので、SAS(Self Alignme
nt Source)法と呼ばれる。
【0003】まず、図4(a)に示すように、リソグラ
フィ技術を用いて、シリコン半導体基板1上に、酸化シ
リコンからなるゲート絶縁膜2、多結晶シリコンからな
るフローティングゲート3、酸化シリコンからなる絶縁
膜4、多結晶シリコンからなるコントロールゲート5、
TEOSマスク6を、形成する。
【0004】続いて、TEOSマスク6を用いてソース
形成領域9をドライエッチングし、更に、ボロン等のイ
オンを注入して、ソース領域7を形成する。一方、フロ
ーティングゲート3を挟んでソース形成領域9と反対側
の領域には、低濃度のドレイン領域7を形成する。
【0005】次に、図4(b)に示すように、TEOS
膜12を全面に形成する。この後に、多結晶シリコンか
らなるフローティングゲート3、コントロールゲート5
の表面の熱酸化を行ない、熱酸化膜11を形成する。
【0006】次に、図4(c)に示すように、RIE等
の異方性エッチングをすることにより、TEOS膜12
をエッチングし、自己整合的に残されたTEOS膜12
でサイドウォール13を形成する。続いて、サイドウォ
ール13をマスクにして、ボロン等をイオン注入するこ
とにより、LDD(Lightly Doped Drain)構造のメモ
リセルを形成する。
【0007】
【発明が解決しようとする課題】しかし、図4(b)に
示すTEOS膜12の形成した後に、フローティングゲ
ート3、コントロールゲート5の表面を熱酸化し、熱酸
化膜11を形成すると以下のような問題があった。即
ち、第1に、熱酸化膜11の膜厚が100Å程度であ
り、かかる体積膨張により、TEOS膜12を介してソ
ース形成領域9に応力が加わり、半導体基板1に結晶欠
陥14を発生させていた。第2に、熱酸化工程ではTE
OS膜12も900℃程度に昇温されるため、TEOS
膜12が収縮し、これによってもソース形成領域9に応
力が加わり、半導体基板1に結晶欠陥14を発生させて
いた。
【0008】かかる結晶欠陥14は、メモリセルのリー
ク電流を増加させ、メモリセルの特性を低下させること
となる。特に、高集積化されたメモリセルでは、隣接す
るフローティングゲート3の距離が小さく、ソース形成
領域9にかかる応力も大きくなり、半導体装置の特性に
大きな影響を及ぼすこととなる。そこで、本発明は、T
EOS膜を用いてサイドウォールを形成する場合に、ソ
ース形成領域に導入される結晶欠陥を低減し、素子特性
を向上させた半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】そこで、発明者は鋭意研
究の結果、TEOS膜形成工程に先立って、熱酸化膜を
形成することにより、結晶欠陥の導入を低減できるこ
と、ゲート幅方向を(0−1−1)方向から45°傾け
ることにより、結晶欠陥の拡散を防止できること、を見
出し本発明を完成した。
【0010】即ち、本発明は、半導体基板上に2つのゲ
ート電極を形成し、該ゲート電極に挟まれた領域に自己
整合的にソース領域を形成する半導体装置の製造方法で
あって、半導体基板上に、多結晶シリコンからなる2つ
のゲート電極を略平行に形成する工程と、該ゲート電極
をマスクに用いたイオン注入により、該ゲート電極に挟
まれた領域に、自己整合的にソース領域を形成する工程
と、該半導体基板の全面を覆うようにTEOS膜を形成
するTEOS膜形成工程と、該TEOS膜をエッチング
して、該ゲート電極の両側の側壁上に該TEOS膜を残
し、これをサイドウォールとする工程と、を含み、該T
EOS膜形成工程前に、該ゲート電極の側壁を熱酸化す
る熱酸化工程を含むことを特徴とする半導体装置の製造
方法である。このように、TEOS膜形成工程前に、熱
酸化工程を行なうため、熱酸化膜の形成に伴う体積膨張
により、TEOS膜を介して半導体基板に応力がかかる
ことを防止することができる。このため、ソース領域へ
の結晶欠陥の導入を防止し、リーク電流の増加等の半導
体装置の特性の低下を防止することができる。また、T
EOS膜が、熱酸化工程における高温状態にさらされな
いため、TEOS膜の収縮により半導体基板に応力がか
かることを防止でき、ソース領域への結晶欠陥の導入を
防止し、半導体装置の特性の低下を防止することができ
る。なお、特開平9−82954号公報には、熱酸化膜
を形成した後に、CVDを行なう内容が記載されている
が、かかる構造では、ゲート電極の間隔が、サイドウォ
ールの幅に比べて十分に大きいため、本発明のように結
晶欠陥が導入されるという問題は発生しない。
【0011】上記熱酸化工程は、850〜950℃で行
なわれることが好ましい。かかる温度で熱酸化工程を行
うことにより、TEOS膜の形成工程で、更に、ゲート
電極の側壁が酸化されることを防止できるからである。
【0012】また、本発明は、半導体基板上に2つのゲ
ート電極を形成し、該ゲート電極に挟まれた領域に自己
整合的にソース領域を形成する半導体装置の製造方法で
あって、半導体基板上に、多結晶シリコンからなる2つ
のゲート電極を略平行に形成する工程と、該ゲート電極
をマスクに用いたイオン注入により、該ゲート電極に挟
まれた領域に自己整合的にソース領域を形成する工程
と、該半導体基板の全面を覆うようにTEOS膜を形成
するTEOS膜形成工程と、該TEOS膜をエッチング
して、該ゲート電極の両側の側壁上に該TEOS膜を残
し、これをサイドウォールとする工程と、を含み、上記
ゲート電極形成工程が、シリコン基板の(100)面上
に、〔0−1−1〕方向に対して、45±5°傾いた方
向がゲート幅方向となるように、該ゲート電極を形成す
る工程であることを特徴とする半導体装置の製造方法で
もある。これにより、半導体装置の製造工程で、ソース
領域に導入された結晶欠陥を、格子点で止めることがで
き、結晶欠陥の拡大を防止することができる。この結
果、半導体基板、特にソース領域に、結晶欠陥が導入さ
れてしまった場合であっても、その影響を抑えて、半導
体特性の低下を防止することができる。
【0013】上記ゲート幅方向は、〔0−1−1〕方向
に対して、45°傾いた方向であることが好ましい。
【0014】また、本発明は、上記ゲート電極間の距離
が、上記半導体基板に接する部分の上記サイドウォール
の膜厚の2倍以下であることを特徴とする製造方法であ
っても良い。かかる場合は、向い合ったサイドウォール
が一部でつながっているために、熱酸化膜の形成による
応力が、半導体基板に伝わりやすいからである。
【0015】また、本発明は、上記2つのゲート電極の
間隔が、0.25μm以下であることを特徴とする製造
方法であっても良い。
【0016】上記ゲート電極は、不揮発性メモリのフロ
ーティングゲート電極であっても良い。高集積化された
不揮発性メモリのメモリセルの製造工程における結晶欠
陥の発生を防止するためである。
【0017】また、本発明は、半導体基板に設けられた
ソース領域を挟んで2つのゲート電極が設けられた半導
体装置であって、シリコン(100)基板と、該シリコ
ン(100)基板上に形成されたソース領域と、該ソー
ス領域を挟んで対抗配置された2つのゲート電極と、該
ゲート電極の両側の側壁上に、自己整合的に形成された
TEOS膜と、を備え、該ゲート電極のゲート幅方向
が、〔0−1−1〕方向に対して、45±5°傾いた方
向であることを特徴とする半導体装置でもある。かかる
ゲート電極を有する半導体装置では、ソース領域に導入
された結晶欠陥を、格子点で止めることができ、結晶欠
陥の拡大を防止することができる。これにより、半導体
基板、特にソース領域に結晶欠陥が導入されてしまった
場合であっても、その影響を抑えて、半導体特性の低下
を防止することができる。
【0018】上記ゲート幅方向は、〔0−1−1〕方向
に対して、45°傾いた方向であることが好ましい。
【0019】また、本発明は、上記ゲート電極間の距離
が、上記半導体基板に接する部分の上記サイドウォール
膜の膜厚の2倍以下であることを特徴とする半導体装置
でもある。かかる場合は、向い合ったサイドウォールが
一部でつながっているために、熱酸化膜の形成による応
力が、半導体基板に伝わりやすいからである。
【0020】また、本発明は、上記2つのゲート電極の
間隔が、0.25μm以下であることを特徴とする半導
体装置でもある。
【0021】上記ゲート電極は、不揮発性メモリのフロ
ーティングゲート電極であっても良い。高集積化された
不揮発性メモリのメモリセルの製造工程における結晶欠
陥の発生を防止するためである。
【0022】
【発明の実施の形態】実施の形態1.図1は、本実施の
形態にかかる半導体装置の製造工程図である。かかる工
程は、2つのゲート電極の間に、自己整合的に、共通の
ソース領域(ソース線)を形成するSAS法である。
【0023】まず、図1(a)に示すように、リソグラ
フィ技術を用いて、シリコン半導体基板1上に、酸化シ
リコンからなるゲート絶縁膜2、多結晶シリコンからな
るフローティングゲート3、酸化シリコンからなる絶縁
膜4、多結晶シリコンからなるコントロールゲート5、
TEOSマスク6を、形成する。
【0024】続いて、TEOSマスク6を用いてソース
形成領域9をドライエッチングする。続いて、ホウ素や
砒素等のイオンを注入して、低濃度ソース領域10を形
成する。ホウ素の場合は、35KeVの注入条件で、
7.0×1013cm-3程度の量を注入することが好まし
い。また、砒素の場合は、35KeVの注入条件で、
3.0×1015cm-3程度の量を注入することが好まし
い。同様に、ホウ素等を注入することにより、低濃度の
ドレイン領域7を形成する
【0025】次に、図1(b)に示すように、多結晶シ
リコンからなるフローティングゲート3、コントロール
ゲート5の表面の熱酸化を行なう。熱酸化は、850〜
950℃程度、好ましくは、900℃程度で行なわれ
る。この結果、フローティングゲート3等の側壁に、約
100Åの膜厚の熱酸化膜11が形成される。
【0026】次に、図1(c)に示すように、前面にT
EOS膜12を堆積する。TEOS膜12の膜厚は、1
800Å程度である。
【0027】次に、図2(d)に示すように、RIE等
の異方性エッチングをすることにより、TEOS膜12
をエッチングし、サイドウォール13を形成する。続い
て、サイドウォール13をマスクにして、ボロン等をイ
オン注入することにより、高濃度のソース領域15、高
濃度のドレイン領域8を形成する。これにより、LDD
構造のトランジスタが形成される。
【0028】このように、本実施の形態にかかる製造方
法では、TEOS膜12形成前に、フローティングゲー
ト3等の表面の熱酸化工程を行なうため、熱酸化膜11
の形成に伴う体積膨張により、TEOS膜12を介して
半導体基板1に応力がかかることを防止することができ
る。このため、ソース形成領域9への結晶欠陥14の導
入を防止し、リーク電流の増加等の半導体特性の低下を
防止することができる。
【0029】また、TEOS膜12が、熱酸化工程にお
ける高温状態にさらされないため、TEOS膜12の収
縮により半導体基板1に応力がかかることを防止するこ
とができる。これによっても、ソース形成領域9への結
晶欠陥14の導入を防止し、リーク電流の増加等の半導
体特性の低下を防止することができる。
【0030】本実施の形態にかかる製造方法は、ゲート
電極の間隔が、サイドウォール13の膜厚の2倍以下で
ある場合に有効である。かかる場合は、向い合ったサイ
ドウォール13が一部でつながっているために、熱酸化
膜11の形成による応力が、半導体基板1に伝わりやす
いからである。具体的には、例えば、2つのゲート電極
の間隔が、0.25μm以下の場合である。
【0031】実施の形態2.図3に、本発明の実施の形
態2にかかる半導体装置の製造方法を示す。図中、20
は、シリコン(100)基板であり、21は、基板の結
晶方位を示すノッチである。また、22は、ゲート電極
のゲート幅方向(即ち、ソース線方向)である。
【0032】従来の製造方法では、図3(a)に示すよ
うに、ゲート電極のゲート幅方向(ソース線方向)が、
22の方向になるように、ゲート電極が形成されてい
た。即ち、ゲート幅方向が、〔0−1−1〕方向になる
ように、ゲート電極が形成されていた。
【0033】これに対して、本実施の形態にかかる製造
方法では、ゲート電極のゲート幅方向(ソース線方向)
が、22’ の方向になるように、ゲート電極が形成さ
れていた。即ち、ゲート幅方向が、〔0−1−1〕方向
から45±5°の範囲で傾くように、ゲート電極が形成
されている。特に、〔0−1−1〕方向から45°傾く
ように形成されることが好ましい。なお、〔0−1−
1〕は、 を示すものとする。
【0034】このように、従来のゲート電極の形成方向
から、45°程度傾けてゲート電極を形成することによ
り、半導体装置の製造工程で、ソース領域に導入された
結晶欠陥を、格子点で止めることができ、結晶欠陥の拡
大を防止することができる。これにより、半導体基板、
特にソース領域に結晶欠陥が導入された場合であって
も、その影響を抑えて、リーク電流の増加等の素子特性
の低下を防止することができる。特に、本実施の形態に
かかる方法は、ゲート電極の形成方向を変えるだけで、
半導体装置の特性を向上させることができ、製造工程の
増加等がない点で有利である。
【0035】
【発明の効果】以上の説明から明らかなように、本発明
にかかる方法では、半導体基板、特にソース領域に導入
される結晶欠陥を低減して、半導体装置の特性を向上さ
せることができる。
【0036】また、本発明にかかる方法では、半導体基
板、特にソース領域に結晶欠陥が導入された場合でも、
その拡散を防止し、半導体装置の特性を向上させること
ができる。
【0037】また、本発明にかかる半導体装置では、半
導体基板、特にソース領域に結晶欠陥が導入された場合
でも、その拡散を防止し、半導体装置の特性を向上させ
ることができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1にかかる半導体装置の
製造工程図である。
【図2】 本発明の実施の形態1にかかる半導体装置の
製造工程図である。
【図3】 本発明の実施の形態2にかかるゲート電極の
形成方向である。
【図4】 従来の半導体装置の製造工程図である。
【符号の説明】
1 半導体基板、2 ゲート絶縁膜、3 フローティン
グゲート、4 絶縁膜、5 コントロールゲート、6
TEOSマスク、7、8 ドレイン領域、9ソース形成
領域、10、15 ソース領域、11 熱酸化膜、12
TEOS膜、13 サイドウォール 、14 結晶欠
陥。
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/8247 H01L 29/78 371 29/788 29/792 Fターム(参考) 5F001 AA02 AA25 AB08 AD10 AD15 AD17 AD19 AF05 AF25 AG02 AG07 AG10 AG12 AG17 5F040 DA00 DC01 DC10 EA08 EC00 EC07 EF02 EF18 FA00 FA03 FA04 FA05 FA12 FA16 FA19 FB02 FB04 5F048 AB01 AC01 BA01 BA10 BB01 BB05 BC03 BC06 DA18 DA25 DA30 5F083 EP23 EP63 EP68 ER21 GA06 JA32 PR03 PR09 PR12 PR29 PR36 5F101 BA02 BA07 BB05 BD05 BD07 BD10 BD50 BF01 BF09 BH03 BH09 BH14 BH19 BH30

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に2つのゲート電極を形成
    し、該ゲート電極に挟まれた領域に自己整合的にソース
    領域を形成する半導体装置の製造方法であって、 半導体基板上に、多結晶シリコンからなる2つのゲート
    電極を略平行に形成する工程と、 該ゲート電極をマスクに用いたイオン注入により、該ゲ
    ート電極に挟まれた領域に、自己整合的にソース領域を
    形成する工程と、 該半導体基板の全面を覆うようにTEOS膜を形成する
    TEOS膜形成工程と、 該TEOS膜をエッチングして、該ゲート電極の両側の
    側壁上に該TEOS膜を残し、これをサイドウォールと
    する工程と、を含み、 該TEOS膜形成工程前に、該ゲート電極の側壁を熱酸
    化する熱酸化工程を含むことを特徴とする半導体装置の
    製造方法。
  2. 【請求項2】 上記熱酸化工程が、850〜950℃で
    行なわれることを特徴とする請求項1に記載の製造方
    法。
  3. 【請求項3】 半導体基板上に2つのゲート電極を形成
    し、該ゲート電極に挟まれた領域に自己整合的にソース
    領域を形成する半導体装置の製造方法であって、 半導体基板上に、多結晶シリコンからなる2つのゲート
    電極を略平行に形成する工程と、 該ゲート電極をマスクに用いたイオン注入により、該ゲ
    ート電極に挟まれた領域に自己整合的にソース領域を形
    成する工程と、 該半導体基板の全面を覆うようにTEOS膜を形成する
    TEOS膜形成工程と、 該TEOS膜をエッチングして、該ゲート電極の両側の
    側壁上に該TEOS膜を残し、これをサイドウォールと
    する工程と、を含み、 上記ゲート電極形成工程が、シリコン基板の(100)
    面上に、〔0−1−1〕方向に対して、45±5°傾い
    た方向がゲート幅方向となるように、該ゲート電極を形
    成する工程であることを特徴とする半導体装置の製造方
    法。
  4. 【請求項4】 上記ゲート幅方向が、〔0−1−1〕方
    向に対して、45°傾いた方向であることを特徴とする
    請求項3に記載の製造方法。
  5. 【請求項5】 上記ゲート電極間の距離が、上記半導体
    基板に接する部分の上記サイドウォールの膜厚の2倍以
    下であることを特徴とする請求項1〜4のいずれかに記
    載の製造方法。
  6. 【請求項6】 上記2つのゲート電極の間隔が、0.2
    5μm以下であることを特徴とする請求項1〜4のいず
    れかに記載の製造方法。
  7. 【請求項7】 上記ゲート電極が、不揮発性メモリのフ
    ローティングゲート電極であることを特徴とする請求項
    1〜4のいずれかに記載の製造方法。
  8. 【請求項8】 半導体基板に設けられたソース領域を挟
    んで2つのゲート電極が設けられた半導体装置であっ
    て、 シリコン(100)基板と、 該シリコン(100)基板上に形成されたソース領域
    と、 該ソース領域を挟んで対抗配置された2つのゲート電極
    と、 該ゲート電極の両側の側壁上に、自己整合的に形成され
    たTEOS膜と、を備え、 該ゲート電極のゲート幅方向が、〔0−1−1〕方向に
    対して、45±5°傾いた方向であることを特徴とする
    半導体装置。
  9. 【請求項9】 上記ゲート幅方向が、〔0−1−1〕方
    向に対して、45°傾いた方向であることを特徴とする
    請求項8に記載の半導体装置。
  10. 【請求項10】 上記ゲート電極間の距離が、上記半導
    体基板に接する部分の上記サイドウォール膜の膜厚の2
    倍以下であることを特徴とする請求項8又は9に記載の
    半導体装置。
  11. 【請求項11】 上記2つのゲート電極の間隔が、0.
    25μm以下であることを特徴とする請求項8又は9に
    記載の半導体装置。
  12. 【請求項12】 上記ゲート電極が、不揮発性メモリの
    フローティングゲート電極であることを特徴とする請求
    項8又は9に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026156A (ja) * 2000-07-12 2002-01-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100861828B1 (ko) * 2006-08-17 2008-10-07 동부일렉트로닉스 주식회사 플래시 메모리 셀의 제조 방법
US7473600B2 (en) 2006-02-06 2009-01-06 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same

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