JP2810636B2 - 半導体素子のゲート電極の形成方法 - Google Patents
半導体素子のゲート電極の形成方法Info
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Description
極の形成方法に関し、特にポリシリコン−ゲルマニウム
(Poly Si-Ge) 及びポリシリコン(Poly Si) を順次に蒸
着し二階構造のコントロールゲート電極を形成すること
によって、正孔(hole) に対するエネルギー障壁(Energ
y barrier)を高め、データの保存期間(Data retention
time)を増加させることができるようにした半導体素子
のゲート電極の形成方法に関する。
ータ保存時間は、フローティングゲート(Floating Gat
e) に貯蔵されたデータがどれほど長く保存できるかを
示すものであって一番重要な要素のうちの一つである。
フローティングゲートに貯蔵されたデータの消失は、主
にポジティブバイアス(positive bias)をコントロール
ゲートに印加し、セルに貯蔵されたデータを読出(Data
reading)する時発生する。すなわち、コントロールゲー
トから誘電体膜への正孔の注入及びトンネル酸化膜の方
への電流の洩れ(leakage) によって発生する。
ントロールとフローティングゲートとの間には高いキャ
パシタンスカップリング比(Capacitance Coupling Rati
o)が存在しなければならない。それで、フラッシュEEPR
OM素子の製造工程においては、誘電体膜を酸化膜のみで
形成することなく、下部酸化膜−窒化膜−上部酸化膜
(以下ONO と称する) の三階構造で形成する。
(band gap)が小さいため前記上部酸化膜(Top oxide) の
厚さが薄い場合、コントロールゲートから正孔の注入が
大きくなりデータの保存時間が減少される。また、窒化
膜上では熱酸化膜(Thermal oxide) が10Å以上の厚さで
成長し難いため、前記上部酸化膜を形成するためには化
学気相成長(Chemical Vapor Deposition;CVD)法を用い
なければならない。しかし、正確な厚さの制御が必要な
フラッシュEEPROM素子の製造工程においては、これを適
用し難いばかりではなく、厚い誘電体膜はキャパシタン
スカップリング比を減少させ素子の性能を低下させる。
リシリコン−ゲルマニウム(Poly Si-Ge) 及びポリシリ
コン(Poly Si) を順次に蒸着し二階構造のコントロール
ゲート電極を形成することによって前記の短所が解消で
きる半導体素子のゲート電極の形成方法を提供すること
にその目的がある。
めの本発明は、半導体素子のゲート電極の形成方法にお
いて、トンネル酸化膜をシリコン基板上に形成したあ
と、前記トンネル酸化膜上にポリシリコンによりなるフ
ローティングゲートを形成する段階と、前記フローティ
ングゲート上に下部酸化膜、窒化膜及び上部酸化膜を順
次に形成してONO構造の誘電体膜を形成する段階と、
前記誘電体膜上にポリシリコン−ゲルマニウムによりな
る第1コントロールゲートを形成する段階と、前記第1
コントロールゲート上にポリシリコンによりなる第2コ
ントロールゲートを形成する段階と、前記第2コントロ
ールゲート、第1コントロールゲート、誘電体膜、フロ
ーティングゲート及びトンネル酸化膜をゲート電極用マ
スクを使用した写真及びエッチング工程を通じて順次に
パターニングする段階を含む半導体素子のゲート電極の
形成方法を提案する。
照とし詳細に説明する。図1ないし図7は、本発明によ
る半導体素子のゲート電極の形成方法を説明するための
素子の断面図であって、図1はトンネル酸化膜2をシリ
コン基板1上に形成させた後、ポリシリコンを、例えば
1000ないし2000Åの厚さで蒸着し、POCl3のよ
うな不純物イオンをドープ(doping) し、フローティン
グゲート3を形成した状態の断面図である。
グゲート3上部に形成させた後、化学気相成長(CVD)法
によって窒化膜5を蒸着し、前記窒化膜5の表面を熱酸
化させ8ないし15Åのたいへん薄い上部酸化膜6を形
成させた状態の断面図である。このように下部酸化膜
4、窒化膜5及び上部酸化膜6からなされたONO 構造の
層を誘電体膜11という。
い第1導電物を前記誘電体膜11の上部に200ないし1
000Åの厚さで蒸着し第1コントロールゲート7を形
成させた状態の断面図である。ここで、前記正孔に対す
るエネルギー障壁が大きい第1導電物としてはポリシリ
コン−ゲルマニウムを用いる。前記ポリシリコン−ゲル
マニウムは、SiH4及びGeH4ガスを用いて600ないし6
50℃の温度状態及び50ないし300mTorr の圧力範
囲内で化学気相成長(CVD) 法によって蒸着され、この時
ゲルマニウム(Ge)の比率は20ないし50%になるようにす
る。
トロールゲート7の上部に蒸着し第2コントロールゲー
ト8を形成した状態の断面図である。ここで、前記第2
導電物としては、ポリシリコン(Poly Si)を用い、蒸着
の後POCl3 のような不純物イオンをドープする。
ート8及び7、誘電体膜11、フローティングゲート3及
びトンネル酸化膜2を、ゲート電極用マスクを用いた写
真及びエッチング工程を通じて順次にパターニングした
状態の断面図であって、前記エッチング工程はドライエ
ッチング(Dry Etch) 方法によって実施する。
オンを露出したシリコン基板1上に注入する状態の断面
図であり、図7は前記不純物イオンの注入によってソー
ス及びドレイン領域9及び10が形成されることにより
一つのフラッシュEEPROMのセル(Cell)が形成された状態
の断面図である。
(SiGe) のバンド間隔は、シリコン(Si)より小さい。そ
して、そのバンド構造(band structure)においては、コ
ンタクションバンド(Conduction band) の方のエネルギ
ーレベル(Energy level)はシリコンとほとんど同じであ
るものの、バランスバンド(Valance band)の方のエネル
ギーレベルはシリコンより高いという特性を有する。
ることにおいて、誘電体膜と接する部位をポリシリコン
−ゲルマニウムから形成する場合、電子(Electron) に
対する障壁(barrier) はあまり差がないものの、正孔(h
ole)に対する障壁は大きくなるため上部酸化膜の厚さを
増加させなくてもコントロールゲートからの正孔の注入
(hole injection)を抑制させることができる。
リコン−ゲルマニウム(Poly Si-Ge)及びポリシリコン
(Poly Si) を順次に蒸着し二階構造のコントロールゲー
ト電極を形成することによってコントロールゲートから
誘電体膜への正孔に対するエネルギー障壁が大きくなり
データの保存時間が長くなり、このためメモリ素子の信
頼度が高くなる。
化膜の厚さを増加させなくてもコントロールゲートから
の正孔の注入を抑制しキャパシタンスカップリング比を
増加させることができる。また前記コントロールゲート
の上部層をポリシリコンから形成するため、その後の接
続工程(Contact process) は既存の工程をそのまま適用
させることができる卓越な効果がある。
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
ル酸化膜 3 フローティングゲート 4 下部酸
化膜 5 窒化膜 6 上部酸
化膜 7 第1コントロールゲート 8 第2コ
ントロールゲート 9 ソース領域 10 ドレイ
ン領域 11 誘電体膜
Claims (4)
- 【請求項1】 半導体素子のゲート電極の形成方法にお
いて、 トンネル酸化膜をシリコン基板上に形成したあと、前記
トンネル酸化膜上にポリシリコンによりなるフローティ
ングゲートを形成する段階と、 前記フローティングゲート上に下部酸化膜、窒化膜及び
上部酸化膜を順次に形成してONO構造の誘電体膜を形
成する段階と、 前記誘電体膜上にポリシリコン−ゲルマニウムによりな
る第1コントロールゲートを形成する段階と、 前記第1コントロールゲート上にポリシリコンによりな
る第2コントロールゲートを形成する段階と、 前記第2コントロールゲート、第1コントロールゲー
ト、誘電体膜、フローティングゲート及びトンネル酸化
膜をゲート電極用マスクを使用した写真及びエッチング
工程を通じて順次にパターニングする段階を含んでいる
ことを特徴とする半導体素子のゲート電極の形成方法。 - 【請求項2】前記ポリシリコン−ゲルマニウムは、Si
H4 及びGeH4 ガスを用いて600ないし650℃の
温度状態及び50ないし300mTorrの圧力範囲内
で化学気相成長法によって蒸着されることを特徴とする
請求項1記載の半導体素子のゲート電極形成方法。 - 【請求項3】前記ポリシリコン−ゲルマニウム蒸着時の
ゲルマニウムの比率は20ないし50%であることを特
徴とする請求項2記載の半導体素子のゲート電極の形成
方法。 - 【請求項4】前記ポリシリコン−ゲルマニウムは、20
0ないし1000Åの厚さで蒸着されることを特徴とす
る請求項1記載の半導体素子のゲート電極の形成方法。
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