JPH08162549A - 半導体素子のゲート電極の形成方法 - Google Patents
半導体素子のゲート電極の形成方法Info
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- JPH08162549A JPH08162549A JP7120942A JP12094295A JPH08162549A JP H08162549 A JPH08162549 A JP H08162549A JP 7120942 A JP7120942 A JP 7120942A JP 12094295 A JP12094295 A JP 12094295A JP H08162549 A JPH08162549 A JP H08162549A
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
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Abstract
(57)【要約】
【目的】本発明はコントロールゲートから誘電体膜への
正孔の注入によるデータの保存時間の減少を防止するこ
とにその目的がある。 【構成】本発明は、ポリシリコン−ゲルマニウム及びポ
リシリコンを順次に蒸着し二階構造のコントロールゲー
ト電極を形成する。
正孔の注入によるデータの保存時間の減少を防止するこ
とにその目的がある。 【構成】本発明は、ポリシリコン−ゲルマニウム及びポ
リシリコンを順次に蒸着し二階構造のコントロールゲー
ト電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子のゲート電
極の形成方法に関し、特にポリシリコン−ゲルマニウム
（Poly Si-Ge) 及びポリシリコン(Poly Si) を順次に蒸
着し二階構造のコントロールゲート電極を形成すること
によって、正孔（hole) に対するエネルギー障壁(Energ
y barrier)を高め、データの保存期間(Data retention
time)を増加させることができるようにした半導体素子
のゲート電極の形成方法に関する。
極の形成方法に関し、特にポリシリコン−ゲルマニウム
（Poly Si-Ge) 及びポリシリコン(Poly Si) を順次に蒸
着し二階構造のコントロールゲート電極を形成すること
によって、正孔（hole) に対するエネルギー障壁(Energ
y barrier)を高め、データの保存期間(Data retention
time)を増加させることができるようにした半導体素子
のゲート電極の形成方法に関する。
【０００２】
【従来の技術】一般にフラッシュEEPROM素子においてデ
ータ保存時間は、フローティングゲート(Floating Gat
e) に貯蔵されたデータがどれほど長く保存できるかを
示すものであって一番重要な要素のうちの一つである。
フローティングゲートに貯蔵されたデータの消失は、主
にポジティブバイアス（positive bias)をコントロール
ゲートに印加し、セルに貯蔵されたデータを読出(Data
reading)する時発生する。すなわち、コントロールゲー
トから誘電体膜への正孔の注入及びトンネル酸化膜の方
への電流の洩れ(leakage) によって発生する。
ータ保存時間は、フローティングゲート(Floating Gat
e) に貯蔵されたデータがどれほど長く保存できるかを
示すものであって一番重要な要素のうちの一つである。
フローティングゲートに貯蔵されたデータの消失は、主
にポジティブバイアス（positive bias)をコントロール
ゲートに印加し、セルに貯蔵されたデータを読出(Data
reading)する時発生する。すなわち、コントロールゲー
トから誘電体膜への正孔の注入及びトンネル酸化膜の方
への電流の洩れ(leakage) によって発生する。
【０００３】また、フラッシュEEPROM素子において、コ
ントロールとフローティングゲートとの間には高いキャ
パシタンスカップリング比(Capacitance Coupling Rati
o)が存在しなければならない。それで、フラッシュEEPR
OM素子の製造工程においては、誘電体膜を酸化膜のみで
形成することなく、下部酸化膜−窒化膜−上部酸化膜
（以下ONO と称する) の三階構造で形成する。
ントロールとフローティングゲートとの間には高いキャ
パシタンスカップリング比(Capacitance Coupling Rati
o)が存在しなければならない。それで、フラッシュEEPR
OM素子の製造工程においては、誘電体膜を酸化膜のみで
形成することなく、下部酸化膜−窒化膜−上部酸化膜
（以下ONO と称する) の三階構造で形成する。
【０００４】ところで、窒化膜（Nitride)はバンド間隔
(band gap)が小さいため前記上部酸化膜(Top oxide) の
厚さが薄い場合、コントロールゲートから正孔の注入が
大きくなりデータの保存時間が減少される。また、窒化
膜上では熱酸化膜(Thermal oxide) が10Å以上の厚さで
成長し難いため、前記上部酸化膜を形成するためには化
学気相成長（Chemical Vapor Deposition;CVD)法を用い
なければならない。しかし、正確な厚さの制御が必要な
フラッシュEEPROM素子の製造工程においては、これを適
用し難いばかりではなく、厚い誘電体膜はキャパシタン
スカップリング比を減少させ素子の性能を低下させる。
(band gap)が小さいため前記上部酸化膜(Top oxide) の
厚さが薄い場合、コントロールゲートから正孔の注入が
大きくなりデータの保存時間が減少される。また、窒化
膜上では熱酸化膜(Thermal oxide) が10Å以上の厚さで
成長し難いため、前記上部酸化膜を形成するためには化
学気相成長（Chemical Vapor Deposition;CVD)法を用い
なければならない。しかし、正確な厚さの制御が必要な
フラッシュEEPROM素子の製造工程においては、これを適
用し難いばかりではなく、厚い誘電体膜はキャパシタン
スカップリング比を減少させ素子の性能を低下させる。
【０００５】
【発明が解決しようとする課題】従って、本発明は、ポ
リシリコン−ゲルマニウム（Poly Si-Ge) 及びポリシリ
コン(Poly Si) を順次に蒸着し二階構造のコントロール
ゲート電極を形成することによって前記の短所が解消で
きる半導体素子のゲート電極の形成方法を提供すること
にその目的がある。
リシリコン−ゲルマニウム（Poly Si-Ge) 及びポリシリ
コン(Poly Si) を順次に蒸着し二階構造のコントロール
ゲート電極を形成することによって前記の短所が解消で
きる半導体素子のゲート電極の形成方法を提供すること
にその目的がある。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
めの本発明は、トンネル酸化膜をシリコン基板上に形成
させた後、ポリシリコンを蒸着し不純物イオンをドープ
し、フローティングゲートを形成する段階と、前記段階
から下部酸化膜、窒化膜及び上部酸化膜を順次に形成
し、ONO 構造の誘電体膜を形成させる段階と、前記段階
から正孔に対するエネルギー障壁が大きい第１導電物を
前記誘電体膜の上部に蒸着し、第１コントロールゲート
を形成させる段階と、前記段階から所定の第２導電物を
蒸着し、第２コントロールゲートを形成させる段階と、
前記段階から前記第２及び第１コントロールゲート、誘
電体膜、フローティングゲート及びトンネル酸化膜をゲ
ート電極用マスクを用いた写真及びエッチング工程を通
じて順次にパターニングする段階を含んでなることを特
徴とする。
めの本発明は、トンネル酸化膜をシリコン基板上に形成
させた後、ポリシリコンを蒸着し不純物イオンをドープ
し、フローティングゲートを形成する段階と、前記段階
から下部酸化膜、窒化膜及び上部酸化膜を順次に形成
し、ONO 構造の誘電体膜を形成させる段階と、前記段階
から正孔に対するエネルギー障壁が大きい第１導電物を
前記誘電体膜の上部に蒸着し、第１コントロールゲート
を形成させる段階と、前記段階から所定の第２導電物を
蒸着し、第２コントロールゲートを形成させる段階と、
前記段階から前記第２及び第１コントロールゲート、誘
電体膜、フローティングゲート及びトンネル酸化膜をゲ
ート電極用マスクを用いた写真及びエッチング工程を通
じて順次にパターニングする段階を含んでなることを特
徴とする。
【０００７】
【実施例】以下、本発明の実施例を添付された図面を参
照とし詳細に説明する。図１ないし図７は、本発明によ
る半導体素子のゲート電極の形成方法を説明するための
素子の断面図であって、図１はトンネル酸化膜２をシリ
コン基板１上に形成させた後、ポリシリコンを、例えば
１０００ないし２０００Åの厚さで蒸着し、POCl3のよ
うな不純物イオンをドープ（doping) し、フローティン
グゲート３を形成した状態の断面図である。
照とし詳細に説明する。図１ないし図７は、本発明によ
る半導体素子のゲート電極の形成方法を説明するための
素子の断面図であって、図１はトンネル酸化膜２をシリ
コン基板１上に形成させた後、ポリシリコンを、例えば
１０００ないし２０００Åの厚さで蒸着し、POCl3のよ
うな不純物イオンをドープ（doping) し、フローティン
グゲート３を形成した状態の断面図である。
【０００８】図２は、下部酸化膜４を前記フローティン
グゲート３上部に形成させた後、化学気相成長（CVD)法
によって窒化膜５を蒸着し、前記窒化膜５の表面を熱酸
化させ８ないし１５Åのたいへん薄い上部酸化膜６を形
成させた状態の断面図である。このように下部酸化膜
４、窒化膜５及び上部酸化膜６からなされたONO 構造の
層を誘電体膜11という。
グゲート３上部に形成させた後、化学気相成長（CVD)法
によって窒化膜５を蒸着し、前記窒化膜５の表面を熱酸
化させ８ないし１５Åのたいへん薄い上部酸化膜６を形
成させた状態の断面図である。このように下部酸化膜
４、窒化膜５及び上部酸化膜６からなされたONO 構造の
層を誘電体膜11という。
【０００９】図３は正孔に対するエネルギー障壁が大き
い第１導電物を前記誘電体膜11の上部に２００ないし１
０００Åの厚さで蒸着し第１コントロールゲート７を形
成させた状態の断面図である。ここで、前記正孔に対す
るエネルギー障壁が大きい第１導電物としてはポリシリ
コン−ゲルマニウムを用いる。前記ポリシリコン−ゲル
マニウムは、SiH4及びGeH4ガスを用いて６００ないし６
５０℃の温度状態及び５０ないし３００mTorr の圧力範
囲内で化学気相成長(CVD) 法によって蒸着され、この時
ゲルマニウム(Ge)の比率は20ないし50％になるようにす
る。
い第１導電物を前記誘電体膜11の上部に２００ないし１
０００Åの厚さで蒸着し第１コントロールゲート７を形
成させた状態の断面図である。ここで、前記正孔に対す
るエネルギー障壁が大きい第１導電物としてはポリシリ
コン−ゲルマニウムを用いる。前記ポリシリコン−ゲル
マニウムは、SiH4及びGeH4ガスを用いて６００ないし６
５０℃の温度状態及び５０ないし３００mTorr の圧力範
囲内で化学気相成長(CVD) 法によって蒸着され、この時
ゲルマニウム(Ge)の比率は20ないし50％になるようにす
る。
【００１０】図４は、所定の第２導電物を前記第１コン
トロールゲート７の上部に蒸着し第２コントロールゲー
ト８を形成した状態の断面図である。ここで、前記第２
導電物としては、ポリシリコン（Poly Si)を用い、蒸着
の後POCl3 のような不純物イオンをドープする。
トロールゲート７の上部に蒸着し第２コントロールゲー
ト８を形成した状態の断面図である。ここで、前記第２
導電物としては、ポリシリコン（Poly Si)を用い、蒸着
の後POCl3 のような不純物イオンをドープする。
【００１１】図５は、前記第２及び第１コントロールゲ
ート８及び７、誘電体膜11、フローティングゲート３及
びトンネル酸化膜２を、ゲート電極用マスクを用いた写
真及びエッチング工程を通じて順次にパターニングした
状態の断面図であって、前記エッチング工程はドライエ
ッチング（Dry Etch) 方法によって実施する。
ート８及び７、誘電体膜11、フローティングゲート３及
びトンネル酸化膜２を、ゲート電極用マスクを用いた写
真及びエッチング工程を通じて順次にパターニングした
状態の断面図であって、前記エッチング工程はドライエ
ッチング（Dry Etch) 方法によって実施する。
【００１２】図６は、ヒ素（Arsenic)のような不純物イ
オンを露出したシリコン基板１上に注入する状態の断面
図であり、図７は前記不純物イオンの注入によってソー
ス及びドレイン領域９及び１０が形成されることにより
一つのフラッシュEEPROMのセル(Cell)が形成された状態
の断面図である。
オンを露出したシリコン基板１上に注入する状態の断面
図であり、図７は前記不純物イオンの注入によってソー
ス及びドレイン領域９及び１０が形成されることにより
一つのフラッシュEEPROMのセル(Cell)が形成された状態
の断面図である。
【００１３】ここで、前記ポリシリコン−ゲルマニウム
（SiGe) のバンド間隔は、シリコン(Si)より小さい。そ
して、そのバンド構造(band structure)においては、コ
ンタクションバンド(Conduction band) の方のエネルギ
ーレベル(Energy level)はシリコンとほとんど同じであ
るものの、バランスバンド(Valance band)の方のエネル
ギーレベルはシリコンより高いという特性を有する。
（SiGe) のバンド間隔は、シリコン(Si)より小さい。そ
して、そのバンド構造(band structure)においては、コ
ンタクションバンド(Conduction band) の方のエネルギ
ーレベル(Energy level)はシリコンとほとんど同じであ
るものの、バランスバンド(Valance band)の方のエネル
ギーレベルはシリコンより高いという特性を有する。
【００１４】従って、コントロールゲート電極を形成す
ることにおいて、誘電体膜と接する部位をポリシリコン
−ゲルマニウムから形成する場合、電子（Electron) に
対する障壁(barrier) はあまり差がないものの、正孔(h
ole)に対する障壁は大きくなるため上部酸化膜の厚さを
増加させなくてもコントロールゲートからの正孔の注入
(hole injection)を抑制させることができる。
ることにおいて、誘電体膜と接する部位をポリシリコン
−ゲルマニウムから形成する場合、電子（Electron) に
対する障壁(barrier) はあまり差がないものの、正孔(h
ole)に対する障壁は大きくなるため上部酸化膜の厚さを
増加させなくてもコントロールゲートからの正孔の注入
(hole injection)を抑制させることができる。
【００１５】
【発明の効果】前述のように、本発明によれば、ポリシ
リコン−ゲルマニウム（Poly Si-Ge)及びポリシリコン
(Poly Si) を順次に蒸着し二階構造のコントロールゲー
ト電極を形成することによってコントロールゲートから
誘電体膜への正孔に対するエネルギー障壁が大きくなり
データの保存時間が長くなり、このためメモリ素子の信
頼度が高くなる。
リコン−ゲルマニウム（Poly Si-Ge)及びポリシリコン
(Poly Si) を順次に蒸着し二階構造のコントロールゲー
ト電極を形成することによってコントロールゲートから
誘電体膜への正孔に対するエネルギー障壁が大きくなり
データの保存時間が長くなり、このためメモリ素子の信
頼度が高くなる。
【００１６】またONO 構造の誘電体膜において、上部酸
化膜の厚さを増加させなくてもコントロールゲートから
の正孔の注入を抑制しキャパシタンスカップリング比を
増加させることができる。また前記コントロールゲート
の上部層をポリシリコンから形成するため、その後の接
続工程(Contact process) は既存の工程をそのまま適用
させることができる卓越な効果がある。
化膜の厚さを増加させなくてもコントロールゲートから
の正孔の注入を抑制しキャパシタンスカップリング比を
増加させることができる。また前記コントロールゲート
の上部層をポリシリコンから形成するため、その後の接
続工程(Contact process) は既存の工程をそのまま適用
させることができる卓越な効果がある。
【図１】本発明による半導体素子のゲート電極の形成方
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
【図２】本発明による半導体素子のゲート電極の形成方
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
【図３】本発明による半導体素子のゲート電極の形成方
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
【図４】本発明による半導体素子のゲート電極の形成方
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
【図５】本発明による半導体素子のゲート電極の形成方
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
【図６】本発明による半導体素子のゲート電極の形成方
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
【図７】本発明による半導体素子のゲート電極の形成方
法を説明するための素子の断面図である。
法を説明するための素子の断面図である。
１ シリコン基板 ２ トンネ
ル酸化膜 ３ フローティングゲート ４ 下部酸
化膜 ５ 窒化膜 ６ 上部酸
化膜 ７ 第１コントロールゲート ８ 第２コ
ントロールゲート ９ ソース領域 10 ドレイ
ン領域 11 誘電体膜
ル酸化膜 ３ フローティングゲート ４ 下部酸
化膜 ５ 窒化膜 ６ 上部酸
化膜 ７ 第１コントロールゲート ８ 第２コ
ントロールゲート ９ ソース領域 10 ドレイ
ン領域 11 誘電体膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｐ 21/318 Ｃ 27/115 29/43 Ｈ０１Ｌ 29/62 Ｚ
Claims (10)
- 【請求項１】半導体素子のゲート電極の形成方法におい
て、トンネル酸化膜をシリコン基板上に形成させた後、
ポリシリコンを蒸着し不純物イオンをドープしフローテ
ィングゲートを形成する段階と、前記段階から下部酸化
膜、窒化膜及び上部酸化膜を順次に形成しＯＮＯ構造の
誘電体膜を形成させる段階と、前記段階から正孔に対す
るエネルギー障壁が大きい第１導電物を前記誘電体膜の
上部に蒸着し第１コントロールゲートを形成させる段階
と、前記段階から所定の第２導電物を蒸着し第２コント
ロールゲートを形成させる段階と、前記段階から上記第
２及び第１コントロールゲート、誘電体膜、フローティ
ングゲート及びトンネル酸化膜をゲート電極用マスクを
用いた写真及びエッチング工程を通じて順次にパターニ
ングする段階を含んでなることを特徴とする半導体素子
のゲート電極の形成方法。 - 【請求項２】前記ポリシリコンは、１０００ないし２０
００Åの厚さで蒸着されることを特徴とする請求項１記
載の半導体素子のゲート電極の形成方法。 - 【請求項３】前記導電膜は、化学気相成長法によって形
成されることを特徴とする請求項１記載の半導体素子の
ゲート電極の形成方法。 - 【請求項４】前記上部酸化膜は、８ないし１５Åの厚さ
で形成されることを特徴とする請求項１記載の半導体素
子のゲート電極の形成方法。 - 【請求項５】前記上部酸化膜は、前記窒化膜の表面を熱
酸化させ形成することを特徴とする請求項４記載の半導
体素子のゲート電極の形成方法。 - 【請求項６】前記第１導電物は、ポリシリコン−ゲルマ
ニウムであることを特徴とする請求項１記載の半導体素
子のゲート電極の形成方法。 - 【請求項７】前記ポリシリコン−ゲルマニウムは、Ｓｉ
Ｈ4 及びＧｅＨ4 ガスを用いて６００ないし６５０℃の
温度状態及び５０ないし３００ｍＴｏｒｒの圧力範囲内
で化学気相成長法によって蒸着されることを特徴とする
請求項６記載の半導体素子のゲート電極の形成方法。 - 【請求項８】前記ポリシリコン−ゲルマニウム蒸着時の
ゲルマニウムの比率は２０ないし５０％であることを特
徴とする請求項７記載の半導体素子のゲート電極の形成
方法。 - 【請求項９】前記第１導電物は、２００ないし１０００
Åの厚さで蒸着されることを特徴とする請求項６記載の
半導体素子のゲート電極の形成方法。 - 【請求項10】前記第２導電物は、ポリシリコンであるこ
とを特徴とする請求項１記載の半導体素子のゲート電極
の形成方法。
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