JP3015498B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置の製造方法に係り、特に不揮発性メモリセルのソース
領域の形成方法に関する。
置の製造方法に係り、特に不揮発性メモリセルのソース
領域の形成方法に関する。
【０００２】
【従来の技術】図７乃至図１１は、電気的消去・再書込
み可能なＥＴＯＸ（EPROM with Tunnel Oxide ）型のフ
ラッシュＥＥＰＲＯＭの従来の製造方法における各工程
でのパターン平面、および、必要に応じて図中Ｂ−Ｂ線
およびＣ−Ｃ線の断面を示している。
み可能なＥＴＯＸ（EPROM with Tunnel Oxide ）型のフ
ラッシュＥＥＰＲＯＭの従来の製造方法における各工程
でのパターン平面、および、必要に応じて図中Ｂ−Ｂ線
およびＣ−Ｃ線の断面を示している。
【０００３】まず、図７に示すように、半導体基板３０
０の素子領域となる部分上に窒化膜３０１を形成して選
択酸化を行い、図８に示すように、フィールド酸化膜３
０２を形成し、窒化膜を除去する。次に、図９に示すよ
うに、周知の工程により、ゲート酸化膜３０４、多結晶
シリコン３０５、セルスリット３０３、ＳｉＯ2 ／Ｓｉ
3 Ｎ4 ／ＳｉＯ2 の積層膜（ＯＮＯ）３０６、多結晶シ
リコン３０７を形成する。この後、図１０に示すよう
に、メモリセルを形成するためにレジストパターン３０
８を形成してエッチングを行う。次に、上記レジストパ
ターン３０８を除去し、図１１に示すように、酸化膜３
０９を形成し、ソース領域３１０を形成するためのレジ
ストパターンを形成してイオン注入を行う。そして、上
記レジストパターンを除去した後、熱工程を加えてソー
ス領域３１０の不純物を拡散させ、ドレイン領域３１１
を形成するためのレジストパターンを形成してイオン注
入を行う。
０の素子領域となる部分上に窒化膜３０１を形成して選
択酸化を行い、図８に示すように、フィールド酸化膜３
０２を形成し、窒化膜を除去する。次に、図９に示すよ
うに、周知の工程により、ゲート酸化膜３０４、多結晶
シリコン３０５、セルスリット３０３、ＳｉＯ2 ／Ｓｉ
3 Ｎ4 ／ＳｉＯ2 の積層膜（ＯＮＯ）３０６、多結晶シ
リコン３０７を形成する。この後、図１０に示すよう
に、メモリセルを形成するためにレジストパターン３０
８を形成してエッチングを行う。次に、上記レジストパ
ターン３０８を除去し、図１１に示すように、酸化膜３
０９を形成し、ソース領域３１０を形成するためのレジ
ストパターンを形成してイオン注入を行う。そして、上
記レジストパターンを除去した後、熱工程を加えてソー
ス領域３１０の不純物を拡散させ、ドレイン領域３１１
を形成するためのレジストパターンを形成してイオン注
入を行う。
【０００４】しかし、図９に示した多結晶シリコン３０
７、ＯＮＯ３０６、多結晶シリコン３０５、ゲート酸化
膜３０４を形成するためのレジストパターンを形成する
際に、マスク合わせずれがあるので、図１０中の長さｘ
（ソース領域に接するチャネル幅）がセルによって異な
る。ＥＴＯＸ型フラッシュＥＥＰＲＯＭセルの場合、上
記したようなソース領域（図１１中の３１０）に接する
チャネル幅ｘのばらつきは、セルの消去特性に大きなば
らつきが生じる原因となっていた。
７、ＯＮＯ３０６、多結晶シリコン３０５、ゲート酸化
膜３０４を形成するためのレジストパターンを形成する
際に、マスク合わせずれがあるので、図１０中の長さｘ
（ソース領域に接するチャネル幅）がセルによって異な
る。ＥＴＯＸ型フラッシュＥＥＰＲＯＭセルの場合、上
記したようなソース領域（図１１中の３１０）に接する
チャネル幅ｘのばらつきは、セルの消去特性に大きなば
らつきが生じる原因となっていた。
【０００５】また、従来、ＥＰＲＯＭ（紫外線消去・再
書込み可能な記憶装置）の製造に際して利用されている
ＳＡＳ（Self Aligned Source ）技術は、図１２に示す
ように、二層ゲート形成後におけるソース線形成に際し
て、フィールド酸化膜だけでなく素子領域２０７も露出
させているので、この素子領域２０７がオーバーエッチ
ングにより掘られ、ダメージを受けるという問題があ
る。なお、図１２中、２０１は半導体基板、２０２はゲ
ート酸化膜、２０３は浮遊ゲート、２０４は層間絶縁
膜、２０５は制御電極、２０６はレジストである。
書込み可能な記憶装置）の製造に際して利用されている
ＳＡＳ（Self Aligned Source ）技術は、図１２に示す
ように、二層ゲート形成後におけるソース線形成に際し
て、フィールド酸化膜だけでなく素子領域２０７も露出
させているので、この素子領域２０７がオーバーエッチ
ングにより掘られ、ダメージを受けるという問題があ
る。なお、図１２中、２０１は半導体基板、２０２はゲ
ート酸化膜、２０３は浮遊ゲート、２０４は層間絶縁
膜、２０５は制御電極、２０６はレジストである。
【０００６】
【発明が解決しようとする課題】上記したように従来の
ＥＴＯＸ型ＥＥＰＲＯＭの製造方法は、メモリセルの特
性に大きなばらつきが発生するという問題があった。
ＥＴＯＸ型ＥＥＰＲＯＭの製造方法は、メモリセルの特
性に大きなばらつきが発生するという問題があった。
【０００７】また、従来のＥＰＲＯＭの製造に際して利
用されているＳＡＳ技術は、ソース線形成の際に素子領
域がオーバーエッチングされてダメージを受けるという
問題があった。
用されているＳＡＳ技術は、ソース線形成の際に素子領
域がオーバーエッチングされてダメージを受けるという
問題があった。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、ソース線形成の際に素子領域がオーバーエッ
チングされなくなり、信頼性の高いソース領域を持つ不
揮発性半導体記憶装置の製造方法を提供することを目的
とする。
たもので、ソース線形成の際に素子領域がオーバーエッ
チングされなくなり、信頼性の高いソース領域を持つ不
揮発性半導体記憶装置の製造方法を提供することを目的
とする。
【０００９】また、本発明は、セルの特性のばらつきを
最小限に抑えることができ、微細化に有利な構造を有
し、信頼性の高いソース領域を持つ不揮発性半導体記憶
素子のアレイを有する不揮発性半導体記憶装置の製造方
法を提供することを目的とする。
最小限に抑えることができ、微細化に有利な構造を有
し、信頼性の高いソース領域を持つ不揮発性半導体記憶
素子のアレイを有する不揮発性半導体記憶装置の製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置の製造方法は、半導体基板表面上に互いに離間
して並行に延在する複数の帯状の第１絶縁膜およびこの
複数の第１絶縁膜の間に延在する上記第１絶縁膜より薄
い第２絶縁膜を形成する第１の工程と、前記各絶縁膜の
形成方向に直交して上記各絶縁膜上で互いに離間して延
在する複数の帯状の第１導体層およびこの第１導体層と
実質的に同一の幅を有すると共に上記第１導体層の下側
で前記第２絶縁膜上に選択的に配置された複数の第２導
体層を形成する第２の工程と、全面に第１レジストを塗
布し、前記帯状の第１導体層の幅内に境界を有し、この
境界の片側部分の少なくとも前記第１導体層と前記第２
絶縁膜が立体的に交差している部分を除いて露出させる
ようにパターニングする第３の工程と、上記第１レジス
トにより被覆されていない露出面の前記第１絶縁膜を除
去する第４の工程と、前記第１レジストを除去する第５
の工程と、熱酸化により第３絶縁膜を全面に形成する第
６の工程と、前記第１導体層の幅方向の前記境界の片側
に対応する一端に対して自己整合的に前記半導体基板の
素子領域に基板とは逆導電性の不純物をイオン注入して
第１不純物領域を形成する第７の工程とを具備すること
を特徴とする。
記憶装置の製造方法は、半導体基板表面上に互いに離間
して並行に延在する複数の帯状の第１絶縁膜およびこの
複数の第１絶縁膜の間に延在する上記第１絶縁膜より薄
い第２絶縁膜を形成する第１の工程と、前記各絶縁膜の
形成方向に直交して上記各絶縁膜上で互いに離間して延
在する複数の帯状の第１導体層およびこの第１導体層と
実質的に同一の幅を有すると共に上記第１導体層の下側
で前記第２絶縁膜上に選択的に配置された複数の第２導
体層を形成する第２の工程と、全面に第１レジストを塗
布し、前記帯状の第１導体層の幅内に境界を有し、この
境界の片側部分の少なくとも前記第１導体層と前記第２
絶縁膜が立体的に交差している部分を除いて露出させる
ようにパターニングする第３の工程と、上記第１レジス
トにより被覆されていない露出面の前記第１絶縁膜を除
去する第４の工程と、前記第１レジストを除去する第５
の工程と、熱酸化により第３絶縁膜を全面に形成する第
６の工程と、前記第１導体層の幅方向の前記境界の片側
に対応する一端に対して自己整合的に前記半導体基板の
素子領域に基板とは逆導電性の不純物をイオン注入して
第１不純物領域を形成する第７の工程とを具備すること
を特徴とする。
【００１１】
【作用】ＥＰＲＯＭあるいはＥＥＰＲＯＭの製造に際し
て、ＳＡＳ技術を応用し、かつ、ソース線形成の前に、
全面にレジストを塗布し、前記帯状の第１導体層の幅内
に境界を有し、この境界の片側部分の少なくとも第１導
体層（制御ゲート）と第２絶縁膜（ゲート酸化膜）が立
体的に交差している部分以外を露出させるようにパター
ニングしている。従って、上記レジストにより被覆され
ていない露出面のフィールド酸化膜を除去する際、素子
領域がオーバーエッチングにより掘られることが防止さ
れる。
て、ＳＡＳ技術を応用し、かつ、ソース線形成の前に、
全面にレジストを塗布し、前記帯状の第１導体層の幅内
に境界を有し、この境界の片側部分の少なくとも第１導
体層（制御ゲート）と第２絶縁膜（ゲート酸化膜）が立
体的に交差している部分以外を露出させるようにパター
ニングしている。従って、上記レジストにより被覆され
ていない露出面のフィールド酸化膜を除去する際、素子
領域がオーバーエッチングにより掘られることが防止さ
れる。
【００１２】また、上記半導体装置の製造方法を、ＥＴ
ＯＸ型ＥＥＰＲＯＭセルのアレイを形成する際に適用す
れば、ソース領域に接するチャネル幅のばらつきが殆ん
どなくなり、セルの消去特性のばらつきが小さくなり、
ソース線を２層多結晶シリコンゲート電極線に対して自
己整合的に形成できるので、セルの微細化、高集積化を
図ることが可能になる。
ＯＸ型ＥＥＰＲＯＭセルのアレイを形成する際に適用す
れば、ソース領域に接するチャネル幅のばらつきが殆ん
どなくなり、セルの消去特性のばらつきが小さくなり、
ソース線を２層多結晶シリコンゲート電極線に対して自
己整合的に形成できるので、セルの微細化、高集積化を
図ることが可能になる。
【００１３】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。
細に説明する。
【００１４】図１乃至図６は、ＥＴＯＸ型ＥＥＰＲＯＭ
の製造方法における主要工程を示している。なお、各図
において、平面を各図Ａに示し、そのＢ−Ｂ線、Ｃ−Ｃ
線、Ｄ−Ｄ線に沿う断面を各図Ｂ、Ｃ、Ｄに示してい
る。
の製造方法における主要工程を示している。なお、各図
において、平面を各図Ａに示し、そのＢ−Ｂ線、Ｃ−Ｃ
線、Ｄ−Ｄ線に沿う断面を各図Ｂ、Ｃ、Ｄに示してい
る。
【００１５】まず、図１に示すように、ｐ型シリコンウ
ェーハ１０１上にＬＯＣＯＳ（選択酸化）法により素子
領域１０２とフィールド領域１０３を帯状に形成する。
この場合、ソース線形成予定部分は素子領域として形成
しない。なお、上記フィールド領域１０３下にはチャネ
ルストップ（図示せず）を形成しておく。
ェーハ１０１上にＬＯＣＯＳ（選択酸化）法により素子
領域１０２とフィールド領域１０３を帯状に形成する。
この場合、ソース線形成予定部分は素子領域として形成
しない。なお、上記フィールド領域１０３下にはチャネ
ルストップ（図示せず）を形成しておく。
【００１６】次に、図２に示すように、素子領域表面に
閾値制御用のイオン注入の際のバッファとなる犠牲酸化
膜（図示せず）を熱酸化法により約１０ｎｍの厚みに形
成する。次に、この犠牲酸化膜を通して、チャネル形成
予定領域に閾値制御用の所定の不純物のイオン注入を行
い、犠牲酸化膜をＮＨ4 Ｆ溶液などで除去する。次に、
ゲート絶縁膜としてゲート酸化膜１０４を熱酸化法によ
り約１０ｎｍ成長させ、その上にＬＰＣＶＤ（減圧気相
成長）法により浮遊ゲート電極となる多結晶シリコン１
０５を約１００ｎｍ堆積させ、ＰＯＣｌ3 による熱拡散
などにより多結晶シリコン１０５中に不純物拡散を行
う。次に、レジスト（図示せず）を塗布し、セル・スリ
ット１０６を形成するようにパターニングを行い、異方
性エッチングにより多結晶シリコン１０５を除去し、上
記レジスト（図示せず）を除去する。
閾値制御用のイオン注入の際のバッファとなる犠牲酸化
膜（図示せず）を熱酸化法により約１０ｎｍの厚みに形
成する。次に、この犠牲酸化膜を通して、チャネル形成
予定領域に閾値制御用の所定の不純物のイオン注入を行
い、犠牲酸化膜をＮＨ4 Ｆ溶液などで除去する。次に、
ゲート絶縁膜としてゲート酸化膜１０４を熱酸化法によ
り約１０ｎｍ成長させ、その上にＬＰＣＶＤ（減圧気相
成長）法により浮遊ゲート電極となる多結晶シリコン１
０５を約１００ｎｍ堆積させ、ＰＯＣｌ3 による熱拡散
などにより多結晶シリコン１０５中に不純物拡散を行
う。次に、レジスト（図示せず）を塗布し、セル・スリ
ット１０６を形成するようにパターニングを行い、異方
性エッチングにより多結晶シリコン１０５を除去し、上
記レジスト（図示せず）を除去する。
【００１７】さらに、全面に層間絶縁膜としてＳｉＯ2
／Ｓｉ3Ｎ4 ／ＳｉＯ2 の積層膜（ＯＮＯ）１０７が適
当な構成比となるように形成し、その上にＬＰＣＶＤ法
により制御ゲート電極となる多結晶シリコン１０８を約
４００ｎｍ堆積させ、ＰＯＣｌ3 による熱拡散などによ
り多結晶シリコン１０８中に不純物拡散を行う。
／Ｓｉ3Ｎ4 ／ＳｉＯ2 の積層膜（ＯＮＯ）１０７が適
当な構成比となるように形成し、その上にＬＰＣＶＤ法
により制御ゲート電極となる多結晶シリコン１０８を約
４００ｎｍ堆積させ、ＰＯＣｌ3 による熱拡散などによ
り多結晶シリコン１０８中に不純物拡散を行う。
【００１８】次に、図３に示すように、レジスト１０９
を塗布し、２層ゲートを形成するためにパターニングを
行い、異方性エッチングを用いて、前記多結晶シリコン
１０８、ＯＮＯ１０７、多結晶シリコン１０６の順に除
去する。これにより、前記フィールド領域１０３および
ゲート酸化膜１０４の形成方向に直交し、かつ、これら
の上で互いに離間して延在する複数の帯状の第１導体層
（制御ゲート１０８）およびこの第１導体層と実質的に
同一の幅を有すると共に上記第１導体層１０８の下側で
前記ゲート酸化膜１０４上に選択的に配置された複数の
第２導体層（浮游ゲート１０６）が形成される。
を塗布し、２層ゲートを形成するためにパターニングを
行い、異方性エッチングを用いて、前記多結晶シリコン
１０８、ＯＮＯ１０７、多結晶シリコン１０６の順に除
去する。これにより、前記フィールド領域１０３および
ゲート酸化膜１０４の形成方向に直交し、かつ、これら
の上で互いに離間して延在する複数の帯状の第１導体層
（制御ゲート１０８）およびこの第１導体層と実質的に
同一の幅を有すると共に上記第１導体層１０８の下側で
前記ゲート酸化膜１０４上に選択的に配置された複数の
第２導体層（浮游ゲート１０６）が形成される。
【００１９】次に、前記レジストパターン１０９を除去
し、図４に示すように、再び全面にレジスト１１０を塗
布し、パターニングを行う。この場合、前記帯状の第１
導体層１０８の幅内に境界を有し、この境界の片側部分
の少なくとも前記第１導体層１０８と前記ゲート酸化膜
１０４が立体的に交差している部分以外を露出させる。
そして、露出している部分のフィールド酸化膜１０３を
選択的に除去するように異方性エッチングを行う。
し、図４に示すように、再び全面にレジスト１１０を塗
布し、パターニングを行う。この場合、前記帯状の第１
導体層１０８の幅内に境界を有し、この境界の片側部分
の少なくとも前記第１導体層１０８と前記ゲート酸化膜
１０４が立体的に交差している部分以外を露出させる。
そして、露出している部分のフィールド酸化膜１０３を
選択的に除去するように異方性エッチングを行う。
【００２０】次に、前記レジストパターン１１０を除去
し、図５に示すように、熱酸化法により酸化膜１１１を
全面に形成した後、ソース領域１１２ヘのイオン注入の
ためのレジストを塗布してパターニングする。そして、
例えばヒ素（Ａｓ）を加速電圧４０ＫｅＶ、ドーズ量５
×１０15ｃｍ-2でイオン注入を行い、さらにリンを加速
電圧４０ＫｅＶ、ドーズ量５×１０13ｃｍ-2でイオン注
入し、ソース領域１１２を形成し、レジストパターンを
除去する。
し、図５に示すように、熱酸化法により酸化膜１１１を
全面に形成した後、ソース領域１１２ヘのイオン注入の
ためのレジストを塗布してパターニングする。そして、
例えばヒ素（Ａｓ）を加速電圧４０ＫｅＶ、ドーズ量５
×１０15ｃｍ-2でイオン注入を行い、さらにリンを加速
電圧４０ＫｅＶ、ドーズ量５×１０13ｃｍ-2でイオン注
入し、ソース領域１１２を形成し、レジストパターンを
除去する。
【００２１】次に、図６に示すように、ソース領域１１
２に注入した不純物を拡散させるために、例えば１００
０℃、３０分の熱工程（アニール処理）を窒素雰囲気中
で行った後、レジストを塗布し、ドレイン領域にイオン
注入するためのパターニングを行い、例えばヒ素を加速
電圧４０ＫｅＶ、ドーズ量５×１０15ｃｍ-2でイオン注
入し、ドレイン領域１１３を形成する。
２に注入した不純物を拡散させるために、例えば１００
０℃、３０分の熱工程（アニール処理）を窒素雰囲気中
で行った後、レジストを塗布し、ドレイン領域にイオン
注入するためのパターニングを行い、例えばヒ素を加速
電圧４０ＫｅＶ、ドーズ量５×１０15ｃｍ-2でイオン注
入し、ドレイン領域１１３を形成する。
【００２２】この後、図示しないが、よく知られている
ように、層間絶縁膜を堆積形成させ、この層間絶縁膜の
所定の箇所にコンタクト孔を開口し、さらに、配線層と
なるアルミニウム膜などを蒸着し、これを所定の配線パ
ターンにパターニングする。そして、全面に保護膜を堆
積するなどの諸工程を経てＥＴＯＸ型ＥＥＰＲＯＭの製
造を完了する。
ように、層間絶縁膜を堆積形成させ、この層間絶縁膜の
所定の箇所にコンタクト孔を開口し、さらに、配線層と
なるアルミニウム膜などを蒸着し、これを所定の配線パ
ターンにパターニングする。そして、全面に保護膜を堆
積するなどの諸工程を経てＥＴＯＸ型ＥＥＰＲＯＭの製
造を完了する。
【００２３】上記第１実施例の製法では、ＥＴＯＸ型Ｅ
ＥＰＲＯＭの製造に際して、ＳＡＳ技術を応用し、か
つ、ソース線形成の前に、全面にレジスト１１０を塗布
し、前記帯状の第１導体層（制御ゲート）１０８の幅内
に境界を有し、この境界の片側部分の少なくとも制御ゲ
ート１０８とゲート酸化膜１０４が立体的に交差してい
る部分以外を露出させるようにパターニングしている。
従って、上記レジスト１１０により被覆されていない露
出面のフィールド酸化膜１０３を除去する際、素子領域
がオーバーエッチングにより掘られることはない。ま
た、ＳＡＳ技術を使用しているので、図４中に示すソー
ス領域１１２に接するチャネル幅ｘのばらつきを最小限
に抑えることができ、セルの消去特性のばらつきが小さ
くなり、ソース線１１２を２層多結晶シリコンゲート電
極線に対して間接的に自己整合的に形成でき、ソース線
とゲート電極との距離（従来例では図１１中のｌに相当
する）を零にすることができるので、セルの微細化、高
集積化を図ることが可能になる。
ＥＰＲＯＭの製造に際して、ＳＡＳ技術を応用し、か
つ、ソース線形成の前に、全面にレジスト１１０を塗布
し、前記帯状の第１導体層（制御ゲート）１０８の幅内
に境界を有し、この境界の片側部分の少なくとも制御ゲ
ート１０８とゲート酸化膜１０４が立体的に交差してい
る部分以外を露出させるようにパターニングしている。
従って、上記レジスト１１０により被覆されていない露
出面のフィールド酸化膜１０３を除去する際、素子領域
がオーバーエッチングにより掘られることはない。ま
た、ＳＡＳ技術を使用しているので、図４中に示すソー
ス領域１１２に接するチャネル幅ｘのばらつきを最小限
に抑えることができ、セルの消去特性のばらつきが小さ
くなり、ソース線１１２を２層多結晶シリコンゲート電
極線に対して間接的に自己整合的に形成でき、ソース線
とゲート電極との距離（従来例では図１１中のｌに相当
する）を零にすることができるので、セルの微細化、高
集積化を図ることが可能になる。
【００２４】なお、上記実施例では、ＥＴＯＸ型ＥＥＰ
ＲＯＭの製造工程について述べたが、ＥＰＲＯＭの製造
に際しても、上記実施例と同様に、ソース線形成の前
に、全面にレジストを塗布し、前記帯状の第１導体層の
幅内に境界を有し、この境界の片側部分の少なくとも第
１導体層（制御ゲート）と第２絶縁膜（フィールド酸化
膜）が立体的に交差している部分を除いて露出させるよ
うにパターニングすることにより、安定したセル特性が
得られるようになり、非常に有効である。但し、ＥＰＲ
ＯＭの製造に際しては、ソース領域へのイオン注入を行
う際に、ソース線の方向と平行な方向で、相反する方向
から角度をつけて（基板面に対して斜め方向から）２度
に打ち別けて行うなどの工夫を行うことにより、ソース
線の抵抗を上げないようにすることが必要である。
ＲＯＭの製造工程について述べたが、ＥＰＲＯＭの製造
に際しても、上記実施例と同様に、ソース線形成の前
に、全面にレジストを塗布し、前記帯状の第１導体層の
幅内に境界を有し、この境界の片側部分の少なくとも第
１導体層（制御ゲート）と第２絶縁膜（フィールド酸化
膜）が立体的に交差している部分を除いて露出させるよ
うにパターニングすることにより、安定したセル特性が
得られるようになり、非常に有効である。但し、ＥＰＲ
ＯＭの製造に際しては、ソース領域へのイオン注入を行
う際に、ソース線の方向と平行な方向で、相反する方向
から角度をつけて（基板面に対して斜め方向から）２度
に打ち別けて行うなどの工夫を行うことにより、ソース
線の抵抗を上げないようにすることが必要である。
【００２５】
【発明の効果】上述したように本発明によれば、ソース
線形成の際に素子領域がオーバーエッチングにより掘ら
れてダメージを受けることがなくなり、信頼性の高いソ
ース領域を持つ不揮発性半導体記憶装置の製造方法を提
供できる。
線形成の際に素子領域がオーバーエッチングにより掘ら
れてダメージを受けることがなくなり、信頼性の高いソ
ース領域を持つ不揮発性半導体記憶装置の製造方法を提
供できる。
【００２６】また、本発明は、セルの特性のばらつきを
最小限に抑えることができ、微細化に有利な構造を有
し、信頼性の高いソース領域を持つＥＴＯＸ型ＥＥＰＲ
ＯＭを実現し得る不揮発性半導体記憶装置の製造方法を
提供できる。
最小限に抑えることができ、微細化に有利な構造を有
し、信頼性の高いソース領域を持つＥＴＯＸ型ＥＥＰＲ
ＯＭを実現し得る不揮発性半導体記憶装置の製造方法を
提供できる。
【図１】本発明の不揮発性半導体記憶装置の製造方法の
第１実施例に係る製造工程の一部を示す平面図および断
面図。
第１実施例に係る製造工程の一部を示す平面図および断
面図。
【図２】図１の工程の続きを示す平面図および断面図。
【図３】図２の工程の続きを示す平面図および断面図。
【図４】図３の工程の続きを示す平面図および断面図。
【図５】図４の工程の続きを示す平面図および断面図。
【図６】図５の工程の続きを示す平面図および断面図。
【図７】従来のＥＴＯＸ型ＥＥＰＲＯＭの製造工程の一
部を示す平面図。
部を示す平面図。
【図８】図７の工程の続きを示す平面図。
【図９】図８の工程の続きを示す平面図および断面図。
【図１０】図９の工程の続きを示す平面図。
【図１１】図１０の工程の続きを示す平面図および断面
図。
図。
【図１２】従来のＥＰＲＯＭの製造に際してＳＡＳプロ
セスを用いた場合のソース・エッチング後のセルを示す
断面図。
セスを用いた場合のソース・エッチング後のセルを示す
断面図。
１０１…半導体基板、１０２…素子領域、１０３…フィ
ールド酸化膜、１０４…ゲート酸化膜、１０５、１０８
…多結晶シリコン、１０６…セル・スリット、１０７…
ＯＮＯ、１０９、１１０…レジスト、１１１…酸化膜、
１１２…ソース領域、１１３…ドレイン領域。
ールド酸化膜、１０４…ゲート酸化膜、１０５、１０８
…多結晶シリコン、１０６…セル・スリット、１０７…
ＯＮＯ、１０９、１１０…レジスト、１１１…酸化膜、
１１２…ソース領域、１１３…ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788 - 29/792 H01L 27/10 - 27/115 H01L 21/8239 - 21/8247
Claims (3)
- 【請求項１】 半導体基板表面上に互いに離間して並行
に延在する複数の帯状の第１絶縁膜を形成し、前記帯状
の第１絶縁膜に挟まれた前記半導体基板表面上に前記第
１絶縁膜より薄い第２絶縁膜を形成する第１の工程と、 前記各絶縁膜の形成方向に直交して前記各絶縁膜上で互
いに離間して延在する複数の帯状の第１導体層およびこ
の第１導体層と実質的に同一の幅を有すると共に前記第
１導体層の下側で前記第２絶縁膜上に選択的に配置され
た複数の第２導体層を形成する第２の工程と、 全面にレジストを塗布し、前記帯状の第１導体層の幅内
に境界を有し、この境界の片側部分に、少なくとも前記
帯状の第１絶縁膜のうち、前記帯状の第１導体層に挟ま
れた部分を露出させるとともに、露出した前記第１絶縁
膜に挟まれた前記半導体基板表面の上方を被覆するレジ
ストパターンを形成する第３の工程と、 前記レジストパターンから露出した前記第１絶縁膜の部
分を除去する第４の工程と、 前記レジストパターンを除去する第５の工程と、 熱酸化により第３絶縁膜を全面に形成する第６の工程
と、 前記第１絶縁膜を除去した部分と、前記第１絶縁膜を除
去した部分に挟まれた前記半導体基板表面とにそれぞ
れ、前記帯状の第１導体層の幅方向の一端に対して自己
整合的に、この半導体基板とは逆導電性の不純物をイオ
ン注入して第１不純物領域を形成する第７の工程とを具
備することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
の製造方法において、 前記第７の工程の後に、熱的なアニールを行う第８の工
程と、 前記帯状の第１導体層と前記第１絶縁膜とによって挟ま
れた前記半導体基板表面に、前記帯状の第１導体層の幅
方向の前記一端に相対する他端に対して自己整合的に、
この半導体基板とは逆導電性の不純物をイオン注入して
第２不純物領域を形成する第９の工程とを具備し、ＥＴ
ＯＸ型ＥＥＰＲＯＭセルのアレイを形成することを特徴
とする不揮発性半導体記憶装置の製造方法。 - 【請求項３】 請求項１記載の不揮発性半導体記憶装置
の製造方法において、 前記第７の工程は、前記帯状の第１導体層の幅方向に直
交し、かつ相反する方向から、前記半導体基板表面に対
して斜めに、複数回に別けてイオン注入することを特徴
とする不揮発性半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121690A JP3015498B2 (ja) | 1991-05-28 | 1991-05-28 | 不揮発性半導体記憶装置の製造方法 |
| KR1019920009122A KR950011029B1 (ko) | 1991-05-28 | 1992-05-28 | 불휘발성 반도체 기억장치의 제조방법 |
| US07/889,281 US5432109A (en) | 1991-05-28 | 1992-05-28 | Device method for manufacturing a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121690A JP3015498B2 (ja) | 1991-05-28 | 1991-05-28 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04349670A JPH04349670A (ja) | 1992-12-04 |
| JP3015498B2 true JP3015498B2 (ja) | 2000-03-06 |
Family
ID=14817468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121690A Expired - Fee Related JP3015498B2 (ja) | 1991-05-28 | 1991-05-28 | 不揮発性半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5432109A (ja) |
| JP (1) | JP3015498B2 (ja) |
| KR (1) | KR950011029B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625212A (en) * | 1992-03-23 | 1997-04-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| KR0144902B1 (ko) * | 1995-04-17 | 1998-07-01 | 김광호 | 불휘발성 메모리장치 및 그 제조방법 |
| KR0172275B1 (ko) * | 1995-06-02 | 1999-02-01 | 김주용 | 플래쉬 이이피롬 셀의 접합부 형성방법 |
| TW417256B (en) * | 1997-01-31 | 2001-01-01 | Seiko Epson Corp | Semiconductor MOS device and its manufacturing method |
| US6136651A (en) * | 1999-11-01 | 2000-10-24 | Winbond Electronics Corp. | Method of making self-aligned flash memory cell to prevent source line from trench by field oxide bird beak punch-through |
| JP2002208645A (ja) * | 2001-01-09 | 2002-07-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US20100069960A1 (en) * | 2008-09-17 | 2010-03-18 | Chaput Christopher D | Spinous Process Based Laminoplasty |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4258466A (en) * | 1978-11-02 | 1981-03-31 | Texas Instruments Incorporated | High density electrically programmable ROM |
| US4326331A (en) * | 1979-09-17 | 1982-04-27 | Texas Instruments Incorporated | High coupling ratio electrically programmable ROM |
| US4317273A (en) * | 1979-11-13 | 1982-03-02 | Texas Instruments Incorporated | Method of making high coupling ratio DMOS electrically programmable ROM |
| JPS5836508B2 (ja) * | 1980-12-25 | 1983-08-09 | 富士通株式会社 | 半導体装置の製造方法 |
| US5045489A (en) * | 1989-06-30 | 1991-09-03 | Texas Instruments Incorporated | Method of making a high-speed 2-transistor cell for programmable/EEPROM devices with separate read and write transistors |
-
1991
- 1991-05-28 JP JP3121690A patent/JP3015498B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-28 US US07/889,281 patent/US5432109A/en not_active Expired - Lifetime
- 1992-05-28 KR KR1019920009122A patent/KR950011029B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950011029B1 (ko) | 1995-09-27 |
| US5432109A (en) | 1995-07-11 |
| JPH04349670A (ja) | 1992-12-04 |
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