JP2002208645A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置の信頼性を向上させ
る。 【解決手段】 本発明の不揮発性半導体記憶装置は、主
表面を有する半導体基板１と、該主表面上にトンネル酸
化膜４を介して形成されソース２およびドレイン３ａ，
３ｂを有する複数のメモリセルトランジスタとを備え
る。そして、ソース２とドレイン３ａ，３ｂの少なくと
も一方が、その表面近傍に濃度ピークが位置するように
窒素を含む。
る。 【解決手段】 本発明の不揮発性半導体記憶装置は、主
表面を有する半導体基板１と、該主表面上にトンネル酸
化膜４を介して形成されソース２およびドレイン３ａ，
３ｂを有する複数のメモリセルトランジスタとを備え
る。そして、ソース２とドレイン３ａ，３ｂの少なくと
も一方が、その表面近傍に濃度ピークが位置するように
窒素を含む。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関し、より特定的には、
性能および信頼性を向上させることができるように改良
された不揮発性半導体記憶装置およびその製造方法に関
する。
記憶装置およびその製造方法に関し、より特定的には、
性能および信頼性を向上させることができるように改良
された不揮発性半導体記憶装置およびその製造方法に関
する。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置の１種で
あるフラッシュメモリは、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）より安価に製造できるため、次世
代を担うメモリデバイスとして期待されている。
あるフラッシュメモリは、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）より安価に製造できるため、次世
代を担うメモリデバイスとして期待されている。
【０００３】図１１は、従来のフラッシュメモリのメモ
リセル部の断面図である。図１１に示すように、半導体
基板１の表面に、ソース線に接続されるソース２と、対
応したビット線に接続されるドレイン３が設けられてい
る。
リセル部の断面図である。図１１に示すように、半導体
基板１の表面に、ソース線に接続されるソース２と、対
応したビット線に接続されるドレイン３が設けられてい
る。
【０００４】半導体基板１の上に、トンネル酸化膜４を
介在して、情報を蓄積するためのフローティングゲート
電極５が設けられている。フローティングゲート電極５
の上に、層間絶縁膜（たとえば、酸化膜／窒化膜／酸化
膜の積層膜（ＯＮＯ膜））６を介在して、対応したワー
ド線に接続されるコントロールゲート電極７が設けられ
ている。
介在して、情報を蓄積するためのフローティングゲート
電極５が設けられている。フローティングゲート電極５
の上に、層間絶縁膜（たとえば、酸化膜／窒化膜／酸化
膜の積層膜（ＯＮＯ膜））６を介在して、対応したワー
ド線に接続されるコントロールゲート電極７が設けられ
ている。
【０００５】フローティングゲート電極５の直下に位置
するトンネル酸化膜４のＦＮ（Fowler-Nordheim）電流
現象や、チャネルホットエレクトロン（ＣＨＥ）現象等
によって、フローティングゲート電極５に電子を注入す
るか、フローティングゲート電極５に蓄積された電子を
引き抜くことにより、消去か書込がなされる。フローテ
ィングゲート電極５における電子の状態によって、しき
い値の２値状態が作り出され、その状態によって「０」
か「１」が読出される。
するトンネル酸化膜４のＦＮ（Fowler-Nordheim）電流
現象や、チャネルホットエレクトロン（ＣＨＥ）現象等
によって、フローティングゲート電極５に電子を注入す
るか、フローティングゲート電極５に蓄積された電子を
引き抜くことにより、消去か書込がなされる。フローテ
ィングゲート電極５における電子の状態によって、しき
い値の２値状態が作り出され、その状態によって「０」
か「１」が読出される。
【０００６】このようなフラッシュメモリやＥＥＰＲＯ
Ｍといったフローティングゲート型不揮発性半導体メモ
リにおいて、最も一般的に用いられているアレイ構成
は、ＮＯＲ型アレイである。ＮＯＲ型アレイは、各行の
メモリセルトランジスタのドレイン拡散層上にコンタク
トを形成し、メタル配線やポリサイド配線などでビット
線を行方向に形成するものである。すなわち、ＮＯＲ型
アレイは、各列のメモリセルトランジスタのゲート配線
とビット線とをマトリックス状に形成するアレイ構成で
ある。
Ｍといったフローティングゲート型不揮発性半導体メモ
リにおいて、最も一般的に用いられているアレイ構成
は、ＮＯＲ型アレイである。ＮＯＲ型アレイは、各行の
メモリセルトランジスタのドレイン拡散層上にコンタク
トを形成し、メタル配線やポリサイド配線などでビット
線を行方向に形成するものである。すなわち、ＮＯＲ型
アレイは、各列のメモリセルトランジスタのゲート配線
とビット線とをマトリックス状に形成するアレイ構成で
ある。
【０００７】図１２は、ＮＯＲ型アレイを示す回路図で
ある。図１３は、ＮＯＲ型アレイのレイアウトを示す図
である。
ある。図１３は、ＮＯＲ型アレイのレイアウトを示す図
である。
【０００８】図１４は図１３における３００−３００線
に沿う断面図である。図１５は図１３における４００−
４００線に沿う断面図である。図１６は、図１３におけ
る５００−５００線に沿う断面図である。これらの図に
おいて、８はビット線コンタクト、９は活性領域、１０
は分離酸化膜、１１は酸化膜を表わしている。
に沿う断面図である。図１５は図１３における４００−
４００線に沿う断面図である。図１６は、図１３におけ
る５００−５００線に沿う断面図である。これらの図に
おいて、８はビット線コンタクト、９は活性領域、１０
は分離酸化膜、１１は酸化膜を表わしている。
【０００９】これらの図を参照して、各ブロック（たと
えば５１２Ｋビットのメモリセルトランジスタで構成さ
れる）のメモリセルトランジスタのソース２はすべて接
続される。このようにすべてのソース２を接続する際、
セルフアラインソース構造を用いると、メモリセルトラ
ンジスタの微細化に非常に有用である。
えば５１２Ｋビットのメモリセルトランジスタで構成さ
れる）のメモリセルトランジスタのソース２はすべて接
続される。このようにすべてのソース２を接続する際、
セルフアラインソース構造を用いると、メモリセルトラ
ンジスタの微細化に非常に有用である。
【００１０】セルフアラインソース構造とは、各メモリ
セルトランジスタのソース２の接続に際し、各メモリセ
ルトランジスタの拡散層上にコンタクト部を形成し、こ
れらを金属配線により接続するというものではない。
セルトランジスタのソース２の接続に際し、各メモリセ
ルトランジスタの拡散層上にコンタクト部を形成し、こ
れらを金属配線により接続するというものではない。
【００１１】セルフアラインソース技術では、まず、図
１７に示すように、メモリセルトランジスタのコントロ
ールゲート電極７を形成した後に、ソース２のみを開口
するようにレジスト１２を形成する。
１７に示すように、メモリセルトランジスタのコントロ
ールゲート電極７を形成した後に、ソース２のみを開口
するようにレジスト１２を形成する。
【００１２】レジスト１２の端部は、コントロールゲー
ト電極７の上に形成される。図１６と図１７に示すよう
に、レジスト１２とコントロールゲート電極７をマスク
材として、ソース２に存在する分離酸化膜をエッチング
除去する。
ト電極７の上に形成される。図１６と図１７に示すよう
に、レジスト１２とコントロールゲート電極７をマスク
材として、ソース２に存在する分離酸化膜をエッチング
除去する。
【００１３】さらに、ソース２に、Ａｓをイオン注入す
る。これにより、各ソース２を列方向に拡散層で接続す
る。これらは、セルフアラインで形成される。なお、図
１６中、点線で示した部分は、エッチング除去された分
離酸化膜を表わしている。
る。これにより、各ソース２を列方向に拡散層で接続す
る。これらは、セルフアラインで形成される。なお、図
１６中、点線で示した部分は、エッチング除去された分
離酸化膜を表わしている。
【００１４】メモリセルトランジスタのソースをすべて
活性領域で形成し、これらを金属配線で接続する場合に
は、アライメント余裕が必要となり、ソースのゲート間
隔は、大きくすることを余儀なくされる。
活性領域で形成し、これらを金属配線で接続する場合に
は、アライメント余裕が必要となり、ソースのゲート間
隔は、大きくすることを余儀なくされる。
【００１５】しかし、セルフアラインソース技術では、
メモリセルトランジスタのソースを拡散層で接続するた
め、メモリセルトランジスタのソースを挟むゲートとゲ
ートの間隔を、最小デザインルールで形成できる。ひい
ては、メモリセルトランジスタの微細化が実現される。
メモリセルトランジスタのソースを拡散層で接続するた
め、メモリセルトランジスタのソースを挟むゲートとゲ
ートの間隔を、最小デザインルールで形成できる。ひい
ては、メモリセルトランジスタの微細化が実現される。
【００１６】
【発明が解決しようとする課題】しかしながら、近年の
著しいデザインルールの縮小に伴い、セルフアラインソ
ース構造を適用したフラッシュメモリにおいて、最小デ
ザインルールで形成可能なゲート長はますます短くなっ
てきている。
著しいデザインルールの縮小に伴い、セルフアラインソ
ース構造を適用したフラッシュメモリにおいて、最小デ
ザインルールで形成可能なゲート長はますます短くなっ
てきている。
【００１７】この場合、メモリセルトランジスタのショ
ートチャネル効果が大きくなり、チャネル濃度を高くす
る、あるいはポケット構造（たとえばｎ型のソースを囲
むｐ +ポケット領域を設ける構造）を採用しなければ、
パンチスルーによりセルが正常に動作しなくなる。
ートチャネル効果が大きくなり、チャネル濃度を高くす
る、あるいはポケット構造（たとえばｎ型のソースを囲
むｐ +ポケット領域を設ける構造）を採用しなければ、
パンチスルーによりセルが正常に動作しなくなる。
【００１８】ｎ型メモリセルトランジスタの場合、チャ
ネル注入あるいはポケット領域形成には、ボロン（Ｂ）
を用いるのが一般的である。しかし、ボロンを過度に注
入すると、その後の熱処理により、図１８に示すように
基板１に結晶欠陥１３が発生することが一般的に知られ
ている。
ネル注入あるいはポケット領域形成には、ボロン（Ｂ）
を用いるのが一般的である。しかし、ボロンを過度に注
入すると、その後の熱処理により、図１８に示すように
基板１に結晶欠陥１３が発生することが一般的に知られ
ている。
【００１９】その結果、メモリセルトランジスタのソー
ス／ドレイン間にリークが生じ、デバイス性能を著しく
低下させる。また、結晶欠陥１３が、トンネル酸化膜４
の下まで延びた場合には、Enduranceやリテンション等
の信頼性が著しく低下する。
ス／ドレイン間にリークが生じ、デバイス性能を著しく
低下させる。また、結晶欠陥１３が、トンネル酸化膜４
の下まで延びた場合には、Enduranceやリテンション等
の信頼性が著しく低下する。
【００２０】図１９に、図１８に示す第１および第２積
層ゲート２０ａ，２０ｂの形成後サイドウォールスペー
サの形成までの第１の従来技術のフローを示す。
層ゲート２０ａ，２０ｂの形成後サイドウォールスペー
サの形成までの第１の従来技術のフローを示す。
【００２１】まず図２０に示すように、第１および第２
積層ゲート２０ａ，２０ｂを形成する。次に、図２１に
示すように、セルのソース部のみを開口するレジスト２
８を写真製版により形成する。レジスト２８をマスクに
用いて、分離酸化膜を除去するエッチングと、除去され
た部分を拡散層配線にするためのイオン注入を行ない、
セルフアラインソースを完成させる。
積層ゲート２０ａ，２０ｂを形成する。次に、図２１に
示すように、セルのソース部のみを開口するレジスト２
８を写真製版により形成する。レジスト２８をマスクに
用いて、分離酸化膜を除去するエッチングと、除去され
た部分を拡散層配線にするためのイオン注入を行ない、
セルフアラインソースを完成させる。
【００２２】この場合のイオン注入として、拡散層配線
であるソースを形成するためのＡｓ注入を行なう。パン
チスルーをチャネルへの高濃度注入で抑える場合、分離
酸化膜形成後、トンネル酸化膜４の形成前にセル部にボ
ロンの高濃度注入を行なう。
であるソースを形成するためのＡｓ注入を行なう。パン
チスルーをチャネルへの高濃度注入で抑える場合、分離
酸化膜形成後、トンネル酸化膜４の形成前にセル部にボ
ロンの高濃度注入を行なう。
【００２３】ポケット構造のセルの場合、セルフアライ
ンソース工程において、Ａｓ注入以外にボロンの高濃度
注入を行なう。
ンソース工程において、Ａｓ注入以外にボロンの高濃度
注入を行なう。
【００２４】次に、図２２に示すようにレジスト２８を
除去し、図２３に示すようにサイドウォールスペーサ形
成用の絶縁膜１４を堆積する。その後、図２４に示すよ
うに、フローティングゲート電極５のソース端およびド
レイン端を丸める目的で、フローティングゲート電極５
およびコントロールゲート電極７の側壁酸化を行なう。
次に、図２５に示すように絶縁膜１４をエッチバック
し、サイドウォールスペーサ１８を形成する。
除去し、図２３に示すようにサイドウォールスペーサ形
成用の絶縁膜１４を堆積する。その後、図２４に示すよ
うに、フローティングゲート電極５のソース端およびド
レイン端を丸める目的で、フローティングゲート電極５
およびコントロールゲート電極７の側壁酸化を行なう。
次に、図２５に示すように絶縁膜１４をエッチバック
し、サイドウォールスペーサ１８を形成する。
【００２５】図２６は、第２の従来技術の製造工程を示
すフローである。図２７に示すように、第１および第２
積層ゲート２０ａ，２０ｂを形成し、セルフアラインソ
ース工程（写真製版＋エッチング＋イオン注入＋レジス
ト除去）を終了する。
すフローである。図２７に示すように、第１および第２
積層ゲート２０ａ，２０ｂを形成し、セルフアラインソ
ース工程（写真製版＋エッチング＋イオン注入＋レジス
ト除去）を終了する。
【００２６】その後、フローティングゲート電極５およ
びコントロールゲート電極７の側壁酸化を行なう。次
に、絶縁膜を堆積し、これをエッチバックする。それに
より図２８に示すように、サイドウォールスペーサ１８
を形成する。
びコントロールゲート電極７の側壁酸化を行なう。次
に、絶縁膜を堆積し、これをエッチバックする。それに
より図２８に示すように、サイドウォールスペーサ１８
を形成する。
【００２７】前述のセルフアラインソース工程で注入さ
れるＡｓは、拡散層配線を形成するため高濃度に注入す
ることが必要である。具体的には、１×１０15〜１×１
０16atoms/cm2程度のＡｓ注入が必要である。
れるＡｓは、拡散層配線を形成するため高濃度に注入す
ることが必要である。具体的には、１×１０15〜１×１
０16atoms/cm2程度のＡｓ注入が必要である。
【００２８】このＡｓ注入後のソース（基板）は、ほぼ
完全にアモルファス化される。このようにアモルファス
化された基板は、後の熱処理、たとえば第１の従来例で
は絶縁膜１４の堆積時、第２の従来例では側壁酸化時に
再結晶化が行なわれる。
完全にアモルファス化される。このようにアモルファス
化された基板は、後の熱処理、たとえば第１の従来例で
は絶縁膜１４の堆積時、第２の従来例では側壁酸化時に
再結晶化が行なわれる。
【００２９】この再結晶化は、アモルファス化されてい
ない基板の奥（内部）の方からの成長と、基板表面から
の成長との両方の成長により行なわれる。したがって、
ボロンが高濃度に注入されている場合、両方からの成長
がぶつかる領域で結晶欠陥が生じ易くなる。
ない基板の奥（内部）の方からの成長と、基板表面から
の成長との両方の成長により行なわれる。したがって、
ボロンが高濃度に注入されている場合、両方からの成長
がぶつかる領域で結晶欠陥が生じ易くなる。
【００３０】また、不揮発性半導体記憶装置の信頼性に
関する重要項目として書換耐性がある。
関する重要項目として書換耐性がある。
【００３１】メモリセルトランジスタに書き込み／消去
を繰り返して行なう際に、想定している電子のみが注入
／引き抜きされればよいが、電圧配置等によりトンネル
酸化膜４に正孔が注入される場合がある。この場合、ト
ンネル酸化膜４と基板１との界面に界面準位が生成さ
れ、セルの移動度が実効的に小さくなり、書込み速度、
消去速度あるいはその両方が遅くなるという問題もあっ
た。
を繰り返して行なう際に、想定している電子のみが注入
／引き抜きされればよいが、電圧配置等によりトンネル
酸化膜４に正孔が注入される場合がある。この場合、ト
ンネル酸化膜４と基板１との界面に界面準位が生成さ
れ、セルの移動度が実効的に小さくなり、書込み速度、
消去速度あるいはその両方が遅くなるという問題もあっ
た。
【００３２】図２９に、この書換耐性であるEndurance
特性を示す。この図に示すように、Endurance特性が劣
化しているのがわかる。
特性を示す。この図に示すように、Endurance特性が劣
化しているのがわかる。
【００３３】以上のように、従来の不揮発性半導体記憶
装置では、上記のような結晶欠陥の発生や界面準位の生
成等により信頼性が低下するという問題があった。
装置では、上記のような結晶欠陥の発生や界面準位の生
成等により信頼性が低下するという問題があった。
【００３４】この発明は、上記の課題を解決するために
なされたものであり、不揮発性半導体記憶装置の信頼性
を向上させることを目的とする。
なされたものであり、不揮発性半導体記憶装置の信頼性
を向上させることを目的とする。
【００３５】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、主表面を有する半導体基板と、主表面
上にトンネル絶縁膜を介して形成されソースおよびドレ
インを有する複数のメモリセルトランジスタとを備え、
ソースとドレインの少なくとも一方が、ソースとドレイ
ンの少なくとも一方の表面近傍に濃度ピークが位置する
ように窒素を含む。
導体記憶装置は、主表面を有する半導体基板と、主表面
上にトンネル絶縁膜を介して形成されソースおよびドレ
インを有する複数のメモリセルトランジスタとを備え、
ソースとドレインの少なくとも一方が、ソースとドレイ
ンの少なくとも一方の表面近傍に濃度ピークが位置する
ように窒素を含む。
【００３６】このようにソースの表面近傍に濃度ピーク
が位置するように基板に窒素を導入することにより、基
板表面からの再結晶化を抑制することができる。それに
より、基板内部から再結晶化を進めることができ、基板
内部に結晶欠陥が発生するのを抑制することができる。
また、ドレインの表面近傍に濃度ピークが位置するよう
に半導体基板に窒素を導入することにより、正孔がトン
ネル酸化膜に注入されることによるトンネル酸化膜と基
板との界面における界面準位の生成を抑制することがで
きる。
が位置するように基板に窒素を導入することにより、基
板表面からの再結晶化を抑制することができる。それに
より、基板内部から再結晶化を進めることができ、基板
内部に結晶欠陥が発生するのを抑制することができる。
また、ドレインの表面近傍に濃度ピークが位置するよう
に半導体基板に窒素を導入することにより、正孔がトン
ネル酸化膜に注入されることによるトンネル酸化膜と基
板との界面における界面準位の生成を抑制することがで
きる。
【００３７】上記不揮発性半導体記憶装置は、好ましく
は、ＮＯＲ型不揮発性半導体記憶装置である。また、メ
モリセルトランジスタのソースは、好ましくは、上記主
表面に形成された不純物拡散層を介して互いに電気的に
接続される。
は、ＮＯＲ型不揮発性半導体記憶装置である。また、メ
モリセルトランジスタのソースは、好ましくは、上記主
表面に形成された不純物拡散層を介して互いに電気的に
接続される。
【００３８】本発明は、ＮＯＲ型不揮発性半導体記憶装
置に対し有用であり、特に不純物拡散層を介して互いに
電気的に接続された、いわゆるセルフアラインソース構
造を有する不揮発性半導体記憶装置に対し有用である。
置に対し有用であり、特に不純物拡散層を介して互いに
電気的に接続された、いわゆるセルフアラインソース構
造を有する不揮発性半導体記憶装置に対し有用である。
【００３９】上記窒素の濃度ピークは、好ましくは、基
板表面から１００ｎｍ以内に位置する。さらに好ましく
は、窒素の濃度ピークは基板表面から３０ｎｍ以内に位
置する。
板表面から１００ｎｍ以内に位置する。さらに好ましく
は、窒素の濃度ピークは基板表面から３０ｎｍ以内に位
置する。
【００４０】この範囲内に窒素を導入することで、基板
表面からの再結晶化を効果的に抑制することができ、結
晶欠陥の発生を抑制することができる。また、トンネル
酸化膜と基板との界面における界面準位の生成をも効果
的に抑制することができる。
表面からの再結晶化を効果的に抑制することができ、結
晶欠陥の発生を抑制することができる。また、トンネル
酸化膜と基板との界面における界面準位の生成をも効果
的に抑制することができる。
【００４１】上記窒素のピーク濃度は、好ましくは、１
×１０19ｃｍ-3以上１×１０22ｃｍ -3以下である。かか
る濃度の窒素を基板表面に導入することにより、基板表
面からの再結晶化を効果的に抑制することができ、また
上記の界面準位の生成をも効果的に抑制することができ
る。
×１０19ｃｍ-3以上１×１０22ｃｍ -3以下である。かか
る濃度の窒素を基板表面に導入することにより、基板表
面からの再結晶化を効果的に抑制することができ、また
上記の界面準位の生成をも効果的に抑制することができ
る。
【００４２】ソースとドレインの双方が上記窒素を含む
場合、ソースに含まれる窒素の濃度がドレインに含まれ
る窒素の濃度以上であってもよく、ドレインに含まれる
窒素の濃度がソースに含まれる窒素の濃度より高くても
よい。
場合、ソースに含まれる窒素の濃度がドレインに含まれ
る窒素の濃度以上であってもよく、ドレインに含まれる
窒素の濃度がソースに含まれる窒素の濃度より高くても
よい。
【００４３】前者の場合には基板表面からの再結晶化を
重点的に抑制することができ、後者の場合にはメモリセ
ルのドレイン近傍での界面準位の生成を重点的に抑制す
ることができる。
重点的に抑制することができ、後者の場合にはメモリセ
ルのドレイン近傍での界面準位の生成を重点的に抑制す
ることができる。
【００４４】また、ソースのみが上記窒素を含むもので
あってもよく、ドレインのみが上記窒素を含むものであ
ってもよい。それにより、基板表面からの再結晶化と界
面準位の生成のいずれか一方のみを抑制すればよいデバ
イスに対し有用となる。
あってもよく、ドレインのみが上記窒素を含むものであ
ってもよい。それにより、基板表面からの再結晶化と界
面準位の生成のいずれか一方のみを抑制すればよいデバ
イスに対し有用となる。
【００４５】本発明に係る不揮発性半導体記憶装置の製
造方法は、下記の各工程を備える。半導体基板の主表面
上にトンネル絶縁膜を介して複数のメモリセルトランジ
スタのゲートを形成する。メモリセルトランジスタのソ
ースおよびドレインの少なくとも一方の形成領域にソー
スとドレインの少なくとも一方の表面近傍に濃度ピーク
が位置するように窒素を注入する。上記主表面にソース
とドレインを形成する。
造方法は、下記の各工程を備える。半導体基板の主表面
上にトンネル絶縁膜を介して複数のメモリセルトランジ
スタのゲートを形成する。メモリセルトランジスタのソ
ースおよびドレインの少なくとも一方の形成領域にソー
スとドレインの少なくとも一方の表面近傍に濃度ピーク
が位置するように窒素を注入する。上記主表面にソース
とドレインを形成する。
【００４６】このようにソースおよびドレインの少なく
とも一方の形成領域に、その表面近傍に濃度ピークが位
置するように窒素を注入することにより、上述のように
基板表面からの再結晶化と界面準位の生成の少なくとも
一方を抑制することができる。
とも一方の形成領域に、その表面近傍に濃度ピークが位
置するように窒素を注入することにより、上述のように
基板表面からの再結晶化と界面準位の生成の少なくとも
一方を抑制することができる。
【００４７】上記ソース形成工程は、好ましくは、ソー
スの形成領域を露出させドレインの形成領域を覆うマス
ク層を形成する工程と、このマスク層を用いてソースの
形成領域上に位置する分離絶縁膜を除去する工程と、マ
スク層を用いてソースの形成領域に不純物を注入するこ
とによりソースを形成する工程とを含む。この場合、上
記窒素を注入する工程は、好ましくは、上記マスク層を
用いてソースの形成領域に窒素を注入する工程とを含
む。つまり、セルフアラインソース形成工程において、
基板表面に窒素を注入する。
スの形成領域を露出させドレインの形成領域を覆うマス
ク層を形成する工程と、このマスク層を用いてソースの
形成領域上に位置する分離絶縁膜を除去する工程と、マ
スク層を用いてソースの形成領域に不純物を注入するこ
とによりソースを形成する工程とを含む。この場合、上
記窒素を注入する工程は、好ましくは、上記マスク層を
用いてソースの形成領域に窒素を注入する工程とを含
む。つまり、セルフアラインソース形成工程において、
基板表面に窒素を注入する。
【００４８】それにより、ソースの表面近傍に窒素を注
入することができ、基板表面からの再結晶化を抑制でき
る。
入することができ、基板表面からの再結晶化を抑制でき
る。
【００４９】上記窒素を注入する工程は、ゲートをマス
クとしてソースおよびドレインの形成領域に窒素を注入
する工程を含むものであってもよい。
クとしてソースおよびドレインの形成領域に窒素を注入
する工程を含むものであってもよい。
【００５０】それにより、ソースおよびドレインの表面
近傍に窒素を注入することができ、基板表面からの再結
晶化とともに界面準位の生成をも抑制することができ
る。このとき、上記のセルフアラインソース形成工程に
おける窒素注入と併用することにより、ドレインへの窒
素注入量よりもソースへの窒素注入量を多くすることが
でき、基板表面からの再結晶化を重点的に抑制すること
ができる。
近傍に窒素を注入することができ、基板表面からの再結
晶化とともに界面準位の生成をも抑制することができ
る。このとき、上記のセルフアラインソース形成工程に
おける窒素注入と併用することにより、ドレインへの窒
素注入量よりもソースへの窒素注入量を多くすることが
でき、基板表面からの再結晶化を重点的に抑制すること
ができる。
【００５１】また、上記窒素を注入する工程は、ドレイ
ンの形成領域を露出させソースの形成領域を覆うマスク
層を形成する工程と、このマスク層を用いてドレインの
形成領域に窒素を注入する工程とを含むものであっても
よい。
ンの形成領域を露出させソースの形成領域を覆うマスク
層を形成する工程と、このマスク層を用いてドレインの
形成領域に窒素を注入する工程とを含むものであっても
よい。
【００５２】それにより、ドレインの表面近傍に窒素を
注入することができ、界面準位の生成を抑制することが
できる。
注入することができ、界面準位の生成を抑制することが
できる。
【００５３】なお、上記のセルフアラインソース形成工
程における窒素注入と、ドレインの形成領域への窒素注
入とを併用する場合、ドレインの形成領域への窒素の注
入量を、ソースの形成領域への窒素の注入量より多くし
てもよい。それにより、界面準位の生成を重点的に抑制
することができる。
程における窒素注入と、ドレインの形成領域への窒素注
入とを併用する場合、ドレインの形成領域への窒素の注
入量を、ソースの形成領域への窒素の注入量より多くし
てもよい。それにより、界面準位の生成を重点的に抑制
することができる。
【００５４】
【発明の実施の形態】以下、図１〜図１０を用いて、本
発明の実施の形態について説明する。
発明の実施の形態について説明する。
【００５５】（実施の形態１）図１は、本実施の形態１
におけるＮＯＲ型フラッシュメモリ（不揮発性半導体記
憶装置）のメモリセルトランジスタの断面図である。
におけるＮＯＲ型フラッシュメモリ（不揮発性半導体記
憶装置）のメモリセルトランジスタの断面図である。
【００５６】図１に示すように、半導体基板１の主表面
上に複数のメモリセルトランジスタを形成する。各メモ
リセルトランジスタは、第１あるいは第２積層ゲート２
０ａ，２０ｂと、ソース２およびドレイン３ａ，３ｂを
有する。
上に複数のメモリセルトランジスタを形成する。各メモ
リセルトランジスタは、第１あるいは第２積層ゲート２
０ａ，２０ｂと、ソース２およびドレイン３ａ，３ｂを
有する。
【００５７】ソース２は、上記主表面に形成された不純
物拡散層（図示せず）を介して互いに電気的に接続され
る。つまり、図１に示すソース２は、いわゆるセルフア
ラインソース構造を有する。
物拡散層（図示せず）を介して互いに電気的に接続され
る。つまり、図１に示すソース２は、いわゆるセルフア
ラインソース構造を有する。
【００５８】第１および第２積層ゲート２０ａ，２０ｂ
は、半導体基板１の主表面上にトンネル酸化膜４を介し
て形成され、フローティングゲート電極５と、コントロ
ールゲート電極７とを有する。
は、半導体基板１の主表面上にトンネル酸化膜４を介し
て形成され、フローティングゲート電極５と、コントロ
ールゲート電極７とを有する。
【００５９】フローティングゲート電極５は第１ポリシ
リコン膜で構成され、コントロールゲート電極７は第２
ポリシリコン膜とタングステンシリサイド膜とで構成さ
れる。フローティングゲート電極５とコントロールゲー
ト電極７間に層間絶縁膜６を形成し、層間絶縁膜６はた
とえば酸化膜、窒化膜および酸化膜の積層構造（ＯＮＯ
膜）で形成される。
リコン膜で構成され、コントロールゲート電極７は第２
ポリシリコン膜とタングステンシリサイド膜とで構成さ
れる。フローティングゲート電極５とコントロールゲー
ト電極７間に層間絶縁膜６を形成し、層間絶縁膜６はた
とえば酸化膜、窒化膜および酸化膜の積層構造（ＯＮＯ
膜）で形成される。
【００６０】なお、第１および第２積層ゲート２０ａ，
２０ｂの側壁上には、サイドウォールスペーサ１８を形
成する。
２０ｂの側壁上には、サイドウォールスペーサ１８を形
成する。
【００６１】本発明では、ソース２とドレイン３ａ，３
ｂとの少なくとも一方が、その表面近傍に濃度ピークが
位置するように窒素を含むことを重要な特徴とする。
ｂとの少なくとも一方が、その表面近傍に濃度ピークが
位置するように窒素を含むことを重要な特徴とする。
【００６２】ソース２の表面近傍に濃度ピークが位置す
るように半導体基板１の主表面に窒素を導入することに
より、半導体基板１の主表面からの再結晶化を抑制する
ことができる。
るように半導体基板１の主表面に窒素を導入することに
より、半導体基板１の主表面からの再結晶化を抑制する
ことができる。
【００６３】それにより、半導体基板１の内部からのみ
再結晶化を進めることができ、Ｂが半導体基板１の内部
に高濃度で存在していたとしても、半導体基板１の内部
に結晶欠陥が発生するのを抑制することができる。
再結晶化を進めることができ、Ｂが半導体基板１の内部
に高濃度で存在していたとしても、半導体基板１の内部
に結晶欠陥が発生するのを抑制することができる。
【００６４】その結果、ソース２とドレイン３ａ，３ｂ
間のリーク電流や、ソース２と半導体基板１間のリーク
電流を抑制することができ、メモリセルトランジスタの
信頼性が向上する。
間のリーク電流や、ソース２と半導体基板１間のリーク
電流を抑制することができ、メモリセルトランジスタの
信頼性が向上する。
【００６５】また、ドレイン３ａ，３ｂの表面近傍に濃
度ピークが位置するように半導体基板１の主表面に窒素
を導入することにより、正孔がトンネル酸化膜４に注入
されることによるトンネル酸化膜４と半導体基板１との
界面における界面準位の生成を抑制することができる。
それにより、書換の繰返しに伴うメモリセルトランジス
タのＶｔｈの変動を抑制することができ、Endurance特
性を向上することができる。
度ピークが位置するように半導体基板１の主表面に窒素
を導入することにより、正孔がトンネル酸化膜４に注入
されることによるトンネル酸化膜４と半導体基板１との
界面における界面準位の生成を抑制することができる。
それにより、書換の繰返しに伴うメモリセルトランジス
タのＶｔｈの変動を抑制することができ、Endurance特
性を向上することができる。
【００６６】図２に、図１における１００−１００線断
面における所定の元素（Ａｓ，Ｂ，Ｎ）のプロファイル
を示す。
面における所定の元素（Ａｓ，Ｂ，Ｎ）のプロファイル
を示す。
【００６７】図２に示すように、ソース２の表面近傍に
濃度ピークが位置するようにソース２の表面から半導体
基板１の内部にわたって窒素を導入している。より詳し
くは、ソース２の表面において窒素濃度が最も高くな
り、ソース２の表面から半導体基板１の内部に向かって
窒素濃度は一度減少するものの、再びソース２の表面近
傍であって注入時のＲｐ(Projection Range)付近で窒素
濃度は高くなり、ソース２の表面近傍であって所定の深
さの位置に窒素濃度のピークが存在し、このピーク位置
から半導体基板１の深部に向かうにつれて窒素濃度は再
び減少する。
濃度ピークが位置するようにソース２の表面から半導体
基板１の内部にわたって窒素を導入している。より詳し
くは、ソース２の表面において窒素濃度が最も高くな
り、ソース２の表面から半導体基板１の内部に向かって
窒素濃度は一度減少するものの、再びソース２の表面近
傍であって注入時のＲｐ(Projection Range)付近で窒素
濃度は高くなり、ソース２の表面近傍であって所定の深
さの位置に窒素濃度のピークが存在し、このピーク位置
から半導体基板１の深部に向かうにつれて窒素濃度は再
び減少する。
【００６８】ソース２内部の窒素の濃度ピークは、半導
体基板１の主表面から１００ｎｍ以内に位置する。好ま
しくは、該窒素の濃度ピークは、３０ｎｍ以内に位置す
る。それにより、半導体基板１の主表面からの再結晶化
を効果的に抑制することができ、結晶欠陥の発生を抑制
することができる。
体基板１の主表面から１００ｎｍ以内に位置する。好ま
しくは、該窒素の濃度ピークは、３０ｎｍ以内に位置す
る。それにより、半導体基板１の主表面からの再結晶化
を効果的に抑制することができ、結晶欠陥の発生を抑制
することができる。
【００６９】ソース２内部の窒素のピーク濃度は、ｎ+
拡散領域形成のためのＡｓのピーク濃度よりも低く、ｐ
+ポケット領域（図示せず）形成のためのＢのピーク濃
度よりも高く、１×１０20ｃｍ-3以上１×１０22ｃｍ-3
以下である。好ましくは、窒素のピーク濃度は、１０19
ｃｍ-3以上１０22ｃｍ-3以下である。かかる濃度の窒素
を基板表面に導入することにより、基板表面からの再結
晶化を効果的に抑制することができる。
拡散領域形成のためのＡｓのピーク濃度よりも低く、ｐ
+ポケット領域（図示せず）形成のためのＢのピーク濃
度よりも高く、１×１０20ｃｍ-3以上１×１０22ｃｍ-3
以下である。好ましくは、窒素のピーク濃度は、１０19
ｃｍ-3以上１０22ｃｍ-3以下である。かかる濃度の窒素
を基板表面に導入することにより、基板表面からの再結
晶化を効果的に抑制することができる。
【００７０】なお、ドレイン３ａ，３ｂに、上記のプロ
ファイルと同様のプロファイルとなるように窒素を導入
してもよい。それにより、トンネル酸化膜４と半導体基
板１との界面における界面準位の生成を効果的に抑制す
ることができる。
ファイルと同様のプロファイルとなるように窒素を導入
してもよい。それにより、トンネル酸化膜４と半導体基
板１との界面における界面準位の生成を効果的に抑制す
ることができる。
【００７１】次に、図３から図５を用いて、本実施の形
態１のＮＯＲ型フラッシュメモリにおけるメモリセルト
ランジスタの製造方法について説明する。
態１のＮＯＲ型フラッシュメモリにおけるメモリセルト
ランジスタの製造方法について説明する。
【００７２】まず、周知の手法で、半導体基板１の主表
面上にトンネル酸化膜４を介して第１および第２積層ゲ
ート２０ａ，２０ｂを形成し、半導体基板１の主表面に
所定の不純物を注入してドレイン３ａ，３ｂを形成す
る。次に、図３に示すように、メモリセルトランジスタ
のソース２の形成領域のみを開口するレジスト３０を写
真製版により形成する。
面上にトンネル酸化膜４を介して第１および第２積層ゲ
ート２０ａ，２０ｂを形成し、半導体基板１の主表面に
所定の不純物を注入してドレイン３ａ，３ｂを形成す
る。次に、図３に示すように、メモリセルトランジスタ
のソース２の形成領域のみを開口するレジスト３０を写
真製版により形成する。
【００７３】このレジスト３０をマスクに用いてドライ
エッチングを行なうことにより、拡散層配線（ソース
２）となるべき部分の分離酸化膜を除去する。次に、図
３に示すように、レジスト３０をマスクとして用いて、
１５〜７０ｋｅＶ，ドーズ量１×１０15〜１×１０16／
ｃｍ2の条件で、Ａｓ注入を行なう。それにより、図４
に示すように、ソース２となるｎ+拡散領域、つまりセ
ルフアラインソース構造を形成する。
エッチングを行なうことにより、拡散層配線（ソース
２）となるべき部分の分離酸化膜を除去する。次に、図
３に示すように、レジスト３０をマスクとして用いて、
１５〜７０ｋｅＶ，ドーズ量１×１０15〜１×１０16／
ｃｍ2の条件で、Ａｓ注入を行なう。それにより、図４
に示すように、ソース２となるｎ+拡散領域、つまりセ
ルフアラインソース構造を形成する。
【００７４】次に、図４に示すように、レジスト３０を
マスクとして用いて、１５〜７０ｋｅＶ，ドーズ量１×
１０14〜１×１０15／ｃｍ2の条件で、Ｂ注入を行な
う。それにより、図５に示すように、ソース２を取囲む
ｐ+拡散領域（ポケット領域）３１を形成することがで
き、メモリセルトランジスタのパンチスルーを抑制する
ことができる。
マスクとして用いて、１５〜７０ｋｅＶ，ドーズ量１×
１０14〜１×１０15／ｃｍ2の条件で、Ｂ注入を行な
う。それにより、図５に示すように、ソース２を取囲む
ｐ+拡散領域（ポケット領域）３１を形成することがで
き、メモリセルトランジスタのパンチスルーを抑制する
ことができる。
【００７５】次に、図５に示すように、レジスト３０を
マスクとして用いて、たとえば０．５ｋｅＶ〜４０ｋｅ
Ｖ程度の低エネルギーで、半導体基板１の主表面を狙っ
て５×１０14〜５×１０16／ｃｍ2程度の窒素を注入す
る。それにより、図２に示すプロファイルとなるように
窒素を半導体基板１に注入することができる。なお、こ
の窒素注入は、Ａｓ注入やＢ注入の前に行なってもよ
い。
マスクとして用いて、たとえば０．５ｋｅＶ〜４０ｋｅ
Ｖ程度の低エネルギーで、半導体基板１の主表面を狙っ
て５×１０14〜５×１０16／ｃｍ2程度の窒素を注入す
る。それにより、図２に示すプロファイルとなるように
窒素を半導体基板１に注入することができる。なお、こ
の窒素注入は、Ａｓ注入やＢ注入の前に行なってもよ
い。
【００７６】その後、サイドウォールスペーサ形成用の
絶縁膜を堆積し、フローティングゲート電極５およびコ
ントロールゲート電極７の側壁酸化を行ない、上記絶縁
膜をエッチバックしてサイドウォールスペーサ１８を形
成する。以上の工程を経て図１に示すメモリセルトラン
ジスタを形成することができる。
絶縁膜を堆積し、フローティングゲート電極５およびコ
ントロールゲート電極７の側壁酸化を行ない、上記絶縁
膜をエッチバックしてサイドウォールスペーサ１８を形
成する。以上の工程を経て図１に示すメモリセルトラン
ジスタを形成することができる。
【００７７】（実施の形態２）次に、図６および図７を
用いて、本発明の実施の形態２について説明する。本実
施の形態２では、ソース２とドレイン３ａ，３ｂとの双
方に窒素を導入している。それにより、半導体基板１の
主表面からの再結晶化を抑制しながらトンネル酸化膜４
と半導体基板１との界面における界面準位の生成を抑制
することができる。
用いて、本発明の実施の形態２について説明する。本実
施の形態２では、ソース２とドレイン３ａ，３ｂとの双
方に窒素を導入している。それにより、半導体基板１の
主表面からの再結晶化を抑制しながらトンネル酸化膜４
と半導体基板１との界面における界面準位の生成を抑制
することができる。
【００７８】図６に示すように、ソース２とドレイン３
ａ，３ｂのいずれにおける窒素のプロファイルも、図２
に示す実施の形態１における窒素のプロファイルと同様
の傾向を示しているのがわかる。
ａ，３ｂのいずれにおける窒素のプロファイルも、図２
に示す実施の形態１における窒素のプロファイルと同様
の傾向を示しているのがわかる。
【００７９】また、図６に示す例では、ソース２に含ま
れる窒素濃度を、ドレイン３ａ，３ｂに含まれる窒素濃
度以上としている。それにより、半導体基板１の主表面
からの再結晶化を重点的に抑制することができる。
れる窒素濃度を、ドレイン３ａ，３ｂに含まれる窒素濃
度以上としている。それにより、半導体基板１の主表面
からの再結晶化を重点的に抑制することができる。
【００８０】したがって、本実施の形態２は、界面準位
の発生によるEndurance特性の劣化よりもソース２の結
晶欠陥による不具合が大きいメモリセル構造に対し有用
である。
の発生によるEndurance特性の劣化よりもソース２の結
晶欠陥による不具合が大きいメモリセル構造に対し有用
である。
【００８１】次に、図７を用いて、本実施の形態２のＮ
ＯＲ型フラッシュメモリにおけるメモリセルトランジス
タの製造方法について説明する。
ＯＲ型フラッシュメモリにおけるメモリセルトランジス
タの製造方法について説明する。
【００８２】実施の形態１の場合と同様に、周知の手法
で半導体基板１の主表面上に第１および第２積層ゲート
２０ａ，２０ｂを形成し、たとえば０．５ｋｅＶ〜４０
ｋｅＶ程度の低エネルギーで、半導体基板１の主表面を
狙って５×１０14〜５×１０ 16／ｃｍ2程度の窒素を注
入する。
で半導体基板１の主表面上に第１および第２積層ゲート
２０ａ，２０ｂを形成し、たとえば０．５ｋｅＶ〜４０
ｋｅＶ程度の低エネルギーで、半導体基板１の主表面を
狙って５×１０14〜５×１０ 16／ｃｍ2程度の窒素を注
入する。
【００８３】次に、実施の形態１と同様の手法で、拡散
層配線となるべき部分の分離酸化膜を除去、Ａｓ注入、
Ｂ注入およびソース２への窒素注入を行なう。それによ
り、図６に示すようなプロファイルとなるように半導体
基板１の主表面に窒素を導入することができる。
層配線となるべき部分の分離酸化膜を除去、Ａｓ注入、
Ｂ注入およびソース２への窒素注入を行なう。それによ
り、図６に示すようなプロファイルとなるように半導体
基板１の主表面に窒素を導入することができる。
【００８４】なお、セルフアラインソース形成工程にお
いて窒素注入を行なわなければ、ソース２とドレイン３
ａ，３ｂに含まれる窒素濃度は等しくなる。また、セル
フアラインソース形成工程自体を行なわない場合も同様
となる。
いて窒素注入を行なわなければ、ソース２とドレイン３
ａ，３ｂに含まれる窒素濃度は等しくなる。また、セル
フアラインソース形成工程自体を行なわない場合も同様
となる。
【００８５】（実施の形態３）次に、図８および図９を
用いて、本発明の実施の形態３について説明する。本実
施の形態３においても、ソース２とドレイン３ａ，３ｂ
との双方に窒素を導入している。
用いて、本発明の実施の形態３について説明する。本実
施の形態３においても、ソース２とドレイン３ａ，３ｂ
との双方に窒素を導入している。
【００８６】また本実施の形態３の場合も、図８に示す
ように、ソース２とドレイン３ａ，３ｂのいずれにおけ
る窒素のプロファイルも、図２に示す実施の形態１にお
ける窒素のプロファイルと同様の傾向を示しているのが
わかる。
ように、ソース２とドレイン３ａ，３ｂのいずれにおけ
る窒素のプロファイルも、図２に示す実施の形態１にお
ける窒素のプロファイルと同様の傾向を示しているのが
わかる。
【００８７】本実施の形態３では、図８に示すようにド
レイン３ａ，３ｂに含まれる窒素濃度を、ソース２に含
まれる窒素濃度よりも高くしている。それにより、トン
ネル酸化膜４と半導体基板１との界面における界面準位
の生成を重点的に抑制することができる。
レイン３ａ，３ｂに含まれる窒素濃度を、ソース２に含
まれる窒素濃度よりも高くしている。それにより、トン
ネル酸化膜４と半導体基板１との界面における界面準位
の生成を重点的に抑制することができる。
【００８８】したがって、本実施の形態３は、ソース２
の結晶欠陥による不具合よりも界面準位の発生によるEn
durance特性の劣化が大きいメモリセル構造に対し有用
である。
の結晶欠陥による不具合よりも界面準位の発生によるEn
durance特性の劣化が大きいメモリセル構造に対し有用
である。
【００８９】次に、図９を用いて、本実施の形態３のＮ
ＯＲ型フラッシュメモリにおけるメモリセルトランジス
タの製造方法について説明する。
ＯＲ型フラッシュメモリにおけるメモリセルトランジス
タの製造方法について説明する。
【００９０】実施の形態１の場合と同様に、周知の手法
で半導体基板１の主表面上に第１および第２積層ゲート
２０ａ，２０ｂを形成し、図９に示すようにソース２の
形成領域を覆いドレイン３ａ，３ｂの形成領域を露出さ
せるレジスト３２を写真製版により半導体基板１の主表
面上に形成する。
で半導体基板１の主表面上に第１および第２積層ゲート
２０ａ，２０ｂを形成し、図９に示すようにソース２の
形成領域を覆いドレイン３ａ，３ｂの形成領域を露出さ
せるレジスト３２を写真製版により半導体基板１の主表
面上に形成する。
【００９１】このレジスト３２、第１および第２積層ゲ
ート２０ａ，２０ｂをマスクとして用いて、たとえば
０．５ｋｅＶ〜４０ｋｅＶ程度の低エネルギーで、半導
体基板１の主表面を狙って１×１０15〜２×１０16／ｃ
ｍ2程度の窒素を注入する。
ート２０ａ，２０ｂをマスクとして用いて、たとえば
０．５ｋｅＶ〜４０ｋｅＶ程度の低エネルギーで、半導
体基板１の主表面を狙って１×１０15〜２×１０16／ｃ
ｍ2程度の窒素を注入する。
【００９２】次に、実施の形態１と同様の手法で、拡散
層配線となるべき部分の分離酸化膜を除去、Ａｓ注入、
Ｂ注入およびソース２への窒素注入を行なう。それによ
り、図８に示すようなプロファイルとなるように半導体
基板１の主表面に窒素を導入することができる。
層配線となるべき部分の分離酸化膜を除去、Ａｓ注入、
Ｂ注入およびソース２への窒素注入を行なう。それによ
り、図８に示すようなプロファイルとなるように半導体
基板１の主表面に窒素を導入することができる。
【００９３】なお、本実施の形態３では、セルフアライ
ンソース形成工程前に窒素注入を行なったが、セルフア
ラインソース形成工程後に窒素注入を行なってもよい。
ンソース形成工程前に窒素注入を行なったが、セルフア
ラインソース形成工程後に窒素注入を行なってもよい。
【００９４】（実施の形態４）次に、図１０を用いて、
本発明の実施の形態４について説明する。本実施の形態
４では、ドレイン３ａ，３ｂにのみ窒素を導入してい
る。本実施の形態４の場合も、図１０に示すように、ド
レイン３ａ，３ｂにおける窒素のプロファイルは、図２
に示す実施の形態１における窒素のプロファイルと同様
の傾向を示しているのがわかる。
本発明の実施の形態４について説明する。本実施の形態
４では、ドレイン３ａ，３ｂにのみ窒素を導入してい
る。本実施の形態４の場合も、図１０に示すように、ド
レイン３ａ，３ｂにおける窒素のプロファイルは、図２
に示す実施の形態１における窒素のプロファイルと同様
の傾向を示しているのがわかる。
【００９５】上記のようにドレイン３ａ，３ｂに窒素を
導入することにより、トンネル酸化膜４と半導体基板１
との界面における界面準位の生成を抑制することができ
る。したがって、本実施の形態４は、ソース２の結晶欠
陥が生じ難いメモリセル構造に対し有用である。
導入することにより、トンネル酸化膜４と半導体基板１
との界面における界面準位の生成を抑制することができ
る。したがって、本実施の形態４は、ソース２の結晶欠
陥が生じ難いメモリセル構造に対し有用である。
【００９６】次に、本実施の形態４のＮＯＲ型フラッシ
ュメモリにおけるメモリセルトランジスタの製造方法に
ついて説明する。
ュメモリにおけるメモリセルトランジスタの製造方法に
ついて説明する。
【００９７】実施の形態３の場合と同様の工程を経て、
図９に示すようにソース２の形成領域を覆いドレイン３
ａ，３ｂの形成領域を露出させるレジスト３２を半導体
基板１の主表面上に形成する。
図９に示すようにソース２の形成領域を覆いドレイン３
ａ，３ｂの形成領域を露出させるレジスト３２を半導体
基板１の主表面上に形成する。
【００９８】このレジスト３２、第１および第２積層ゲ
ート２０ａ，２０ｂをマスクとして用いて、たとえば
０．５ｋｅＶ〜４０ｋｅＶ程度の低エネルギーで、半導
体基板１の主表面を狙って５×１０14〜５×１０16／ｃ
ｍ2程度の窒素を注入する。
ート２０ａ，２０ｂをマスクとして用いて、たとえば
０．５ｋｅＶ〜４０ｋｅＶ程度の低エネルギーで、半導
体基板１の主表面を狙って５×１０14〜５×１０16／ｃ
ｍ2程度の窒素を注入する。
【００９９】次に、実施の形態１と同様の手法で、拡散
層配線となるべき部分の分離酸化膜を除去、Ａｓ注入、
Ｂ注入を行なう。それにより、図１０に示すプロファイ
ルとなるようにドレイン３ａ，３ｂに窒素を導入するこ
とができる。
層配線となるべき部分の分離酸化膜を除去、Ａｓ注入、
Ｂ注入を行なう。それにより、図１０に示すプロファイ
ルとなるようにドレイン３ａ，３ｂに窒素を導入するこ
とができる。
【０１００】なお、すべての実施の形態においてセルフ
アラインソース工程を省略してもよい。この場合には、
メモリセルのソース間の分離酸化膜を除去する工程は必
要ではなく、各ソース２とコンタクト部を介して接続さ
れるメタル配線を形成し、このメタル配線により各ソー
ス２を接続する。
アラインソース工程を省略してもよい。この場合には、
メモリセルのソース間の分離酸化膜を除去する工程は必
要ではなく、各ソース２とコンタクト部を介して接続さ
れるメタル配線を形成し、このメタル配線により各ソー
ス２を接続する。
【０１０１】以上のように本発明の実施の形態について
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
【０１０２】
【発明の効果】本発明によれば、基板内部における結晶
欠陥の発生と、トンネル絶縁膜と基板との界面における
界面準位の生成との少なくとも一方を抑制することがで
きる。基板内部における結晶欠陥の発生を抑制すること
により、メモリセルトランジスタにおけるリーク電流を
抑制することができ、またEndurance特性やリテンショ
ン等を向上することができる。またトンネル酸化膜と基
板との界面における界面準位の生成を抑制することによ
り、書換の繰返しに伴うメモリセルトランジスタのＶｔ
ｈの変動を抑制することができ、書換耐性であるEndura
nce特性を向上することができる。したがって、不揮発
性半導体記憶装置の信頼性を向上することができる。
欠陥の発生と、トンネル絶縁膜と基板との界面における
界面準位の生成との少なくとも一方を抑制することがで
きる。基板内部における結晶欠陥の発生を抑制すること
により、メモリセルトランジスタにおけるリーク電流を
抑制することができ、またEndurance特性やリテンショ
ン等を向上することができる。またトンネル酸化膜と基
板との界面における界面準位の生成を抑制することによ
り、書換の繰返しに伴うメモリセルトランジスタのＶｔ
ｈの変動を抑制することができ、書換耐性であるEndura
nce特性を向上することができる。したがって、不揮発
性半導体記憶装置の信頼性を向上することができる。
【図１】 本発明に係るＮＯＲ型フラッシュメモリのメ
モリセルトランジスタの断面図である。
モリセルトランジスタの断面図である。
【図２】 本発明の実施の形態１のメモリセルトランジ
スタにおける図１の１００−１００線に沿う断面での各
元素のプロファイルを示す図である。
スタにおける図１の１００−１００線に沿う断面での各
元素のプロファイルを示す図である。
【図３】 本発明の実施の形態１におけるＮＯＲ型フラ
ッシュメモリの製造工程の第１工程を示す断面図であ
る。
ッシュメモリの製造工程の第１工程を示す断面図であ
る。
【図４】 本発明の実施の形態１におけるＮＯＲ型フラ
ッシュメモリの製造工程の第２工程を示す断面図であ
る。
ッシュメモリの製造工程の第２工程を示す断面図であ
る。
【図５】 本発明の実施の形態１におけるＮＯＲ型フラ
ッシュメモリの製造工程の第３工程を示す断面図であ
る。
ッシュメモリの製造工程の第３工程を示す断面図であ
る。
【図６】 本発明の実施の形態２のメモリセルトランジ
スタにおける図１の１００−１００線および２００−２
００線に沿う断面での窒素のプロファイルを示す図であ
る。
スタにおける図１の１００−１００線および２００−２
００線に沿う断面での窒素のプロファイルを示す図であ
る。
【図７】 本発明の実施の形態２におけるＮＯＲ型フラ
ッシュメモリの特徴的な製造工程を示す断面図である。
ッシュメモリの特徴的な製造工程を示す断面図である。
【図８】 本発明の実施の形態３のメモリセルトランジ
スタにおける図１の１００−１００線および２００−２
００線に沿う断面での窒素のプロファイルを示す図であ
る。
スタにおける図１の１００−１００線および２００−２
００線に沿う断面での窒素のプロファイルを示す図であ
る。
【図９】 本発明の実施の形態３におけるＮＯＲ型フラ
ッシュメモリの特徴的な製造工程を示す断面図である。
ッシュメモリの特徴的な製造工程を示す断面図である。
【図１０】 本発明の実施の形態４のメモリセルトラン
ジスタにおける図１の２００−２００線に沿う断面での
窒素のプロファイルを示す図である。
ジスタにおける図１の２００−２００線に沿う断面での
窒素のプロファイルを示す図である。
【図１１】 従来のフラッシュメモリの断面図である。
【図１２】 従来のＮＯＲ型フラッシュメモリのアレイ
構成を示す図である。
構成を示す図である。
【図１３】 従来のＮＯＲ型フラッシュメモリのアレイ
レイアウトを示す図である。
レイアウトを示す図である。
【図１４】 図１３における３００−３００線に沿う断
面図である。
面図である。
【図１５】 図１３における４００−４００線に沿う断
面図である。
面図である。
【図１６】 図１３における５００−５００線に沿う断
面図である。
面図である。
【図１７】 セルフアラインソースを形成する方法を示
す概念図である。
す概念図である。
【図１８】 従来のＮＯＲ型フラッシュメモリの問題点
を示す図である。
を示す図である。
【図１９】 従来のＮＯＲ型フラッシュメモリの製造方
法のプロセスフローを示す図である。
法のプロセスフローを示す図である。
【図２０】 従来のＮＯＲ型フラッシュメモリの製造工
程の第１工程を示す断面図である。
程の第１工程を示す断面図である。
【図２１】 従来のＮＯＲ型フラッシュメモリの製造工
程の第２工程を示す断面図である。
程の第２工程を示す断面図である。
【図２２】 従来のＮＯＲ型フラッシュメモリの製造工
程の第３工程を示す断面図である。
程の第３工程を示す断面図である。
【図２３】 従来のＮＯＲ型フラッシュメモリの製造工
程の第４工程を示す断面図である。
程の第４工程を示す断面図である。
【図２４】 従来のＮＯＲ型フラッシュメモリの製造工
程の第５工程を示す断面図である。
程の第５工程を示す断面図である。
【図２５】 従来のＮＯＲ型フラッシュメモリの製造工
程の第６工程を示す断面図である。
程の第６工程を示す断面図である。
【図２６】 他の従来例に係るＮＯＲ型フラッシュメモ
リの製造方法のプロセスフローを示す図である。
リの製造方法のプロセスフローを示す図である。
【図２７】 他の従来例に係るＮＯＲ型フラッシュメモ
リの製造工程の第１工程を示す断面図である。
リの製造工程の第１工程を示す断面図である。
【図２８】 他の従来例に係るＮＯＲ型フラッシュメモ
リの製造工程の第２工程を示す断面図である。
リの製造工程の第２工程を示す断面図である。
【図２９】 従来例のEndurance特性を示す図である。
１ 半導体基板、２ ソース、３，３ａ，３ｂ ドレイ
ン、４ トンネル酸化膜、５ フローティングゲート電
極、６ 層間絶縁膜、７ コントロールゲート電極、１
８ サイドウォールスペーサ、２０ａ 第１積層ゲー
ト、２０ｂ 第２積層ゲート、２８，３０，３２ レジ
スト、３１ ｐ+拡散領域。
ン、４ トンネル酸化膜、５ フローティングゲート電
極、６ 層間絶縁膜、７ コントロールゲート電極、１
８ サイドウォールスペーサ、２０ａ 第１積層ゲー
ト、２０ｂ 第２積層ゲート、２８，３０，３２ レジ
スト、３１ ｐ+拡散領域。
Claims (13)
- 【請求項１】 主表面を有する半導体基板と、 前記主表面上にトンネル絶縁膜を介して形成され、ソー
スおよびドレインを有する複数のメモリセルトランジス
タとを備え、 前記ソースとドレインの少なくとも一方が、前記ソース
とドレインの少なくとも一方の表面近傍に濃度ピークが
位置するように窒素を含む、不揮発性半導体記憶装置。 - 【請求項２】 前記不揮発性半導体記憶装置は、ＮＯＲ
型不揮発性半導体記憶装置である、請求項１に記載の不
揮発性半導体記憶装置。 - 【請求項３】 前記メモリセルトランジスタの隣接する
メモリセルのソースは、前記主表面に形成された不純物
拡散層を介して互いに電気的に接続される、請求項１ま
たは請求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記窒素の濃度ピークは、前記基板表面
から１００ｎｍ以内に位置する、請求項１から請求項３
のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項５】 前記窒素のピーク濃度は、１×１０19ｃ
ｍ-3以上１×１０22ｃｍ-3以下である、請求項１から請
求項４のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項６】 前記ソースとドレインの双方が前記窒素
を含み、 前記ソースに含まれる前記窒素の濃度が、前記ドレイン
に含まれる前記窒素の濃度以上である、請求項１から請
求項５のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項７】 前記ソースとドレインの双方が前記窒素
を含み、 前記ドレインに含まれる前記窒素の濃度が、前記ソース
に含まれる前記窒素の濃度よりも高い、請求項１から請
求項５のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項８】 前記ソースと前記ドレインの一方のみが
前記窒素を含む、請求項１から請求項５のいずれかに記
載の不揮発性半導体記憶装置。 - 【請求項９】 半導体基板の主表面上に、トンネル絶縁
膜を介して複数のメモリセルトランジスタのゲートを形
成する工程と、 前記メモリセルトランジスタのソースおよびドレインの
少なくとも一方の形成領域に、前記ソースとドレインの
少なくとも一方の表面近傍に濃度ピークが位置するよう
に窒素を注入する工程と、 前記主表面に前記ソースと前記ドレインを形成する工程
とを備えた、不揮発性半導体記憶装置の製造方法。 - 【請求項１０】 前記ソース形成工程は、前記ソースの
形成領域を露出させ前記ドレインの形成領域を覆うマス
ク層を形成する工程と、 前記マスク層を用いて前記ソースの形成領域上に位置す
る分離絶縁膜を除去する工程と、 前記マスク層を用いて前記ソースの形成領域に不純物を
注入することにより前記ソースを形成する工程とを含
み、 前記窒素を注入する工程は、 前記マスク層を用いて前記ソースの形成領域に前記窒素
を注入する工程を含む、請求項９に記載の不揮発性半導
体記憶装置の製造方法。 - 【請求項１１】 前記窒素を注入する工程は、 前記ゲートをマスクとして前記ソースおよびドレインの
形成領域に前記窒素を注入する工程を含む、請求項９ま
たは請求項１０に記載の不揮発性半導体記憶装置の製造
方法。 - 【請求項１２】 前記窒素を注入する工程は、 前記ドレインの形成領域を露出させ前記ソースの形成領
域を覆うマスク層を形成する工程と、 前記マスク層を用いて前記ドレインの形成領域に前記窒
素を注入する工程とを含む、請求項９または請求項１０
に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１３】 前記ドレインの形成領域への前記窒素
の注入量を、前記ソースの形成領域への前記窒素の注入
量よりも多くする、請求項１２に記載の不揮発性半導体
記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001366A JP2002208645A (ja) | 2001-01-09 | 2001-01-09 | 不揮発性半導体記憶装置およびその製造方法 |
| US09/847,439 US6469348B2 (en) | 2001-01-09 | 2001-05-03 | Nonvolatile semiconductor memory device |
| TW090121886A TW510045B (en) | 2001-01-09 | 2001-09-04 | Nonvolatile semiconductor memory device and process for same |
| KR10-2001-0054997A KR100471510B1 (ko) | 2001-01-09 | 2001-09-07 | 비휘발성 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001366A JP2002208645A (ja) | 2001-01-09 | 2001-01-09 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208645A true JP2002208645A (ja) | 2002-07-26 |
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|---|---|---|---|
| JP2001001366A Pending JP2002208645A (ja) | 2001-01-09 | 2001-01-09 | 不揮発性半導体記憶装置およびその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6469348B2 (ja) |
| JP (1) | JP2002208645A (ja) |
| KR (1) | KR100471510B1 (ja) |
| TW (1) | TW510045B (ja) |
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| JP3015253B2 (ja) * | 1994-06-22 | 2000-03-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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