JPH11214547A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧が低下しても高速読出しが可能な半
導体装置及びその製造方法を提供する。 【解決手段】 選択トランジスタ領域上及び第１低濃度
ソース拡散層４３領域上にフォトレジスト３３を形成
し、イオン注入によって高濃度ドレイン拡散層３５及び
高濃度ソース拡散層３７を形成する。フォトレジスト３
３を除去後、半導体基板２１上にシリコン酸化膜３９ａ
を形成し、さらにその上にポリシリコン膜を形成し、そ
のポリシリコン膜をエッチバックして選択トランジスタ
領域上及びドレイン拡散層上にサイドウォール４１を自
己整合的に形成する。サイドウォール４１をマスクとし
て不純物を注入して第１低濃度ソース拡散層４３を自己
整合的に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮遊ゲートを有
し、かつ、電気的に書込み及び消去が可能なＥＥＰＲＯ
Ｍやフラッシュメモリなどの不揮発性記憶装置に関する
ものである。この記憶装置は、例えば電子手帳や、電話
機、音声認識・記憶装置、コンピュータ、信号処理回路
の記憶装置などに使用される。

【０００２】

【従来の技術】図１は従来の不揮発性半導体メモリの断
面図である。（Ａ）はスタックゲート型、（Ｂ）はスプ
リットゲート型のものである。まず、スタックゲート型
を図１（Ａ）を用いて説明する。半導体基板１表面に、
トンネル酸化膜２を介して、下から順に浮遊ゲート３、
層間絶縁膜４、制御ゲート５からなる積層ゲート（スタ
ックゲート）が形成されている。基板１の活性領域に
は、ソース又はドレインとなるＮ⁺層７が形成されてお
り、その側部及び底部には、短チャネル効果抑制のため
のＰ^-層１１が形成されている。Ｐ^-層１１はＰ⁺層でも
よい（誤っている場合は説明の訂正・補充をお願いしま
す）。また、バンド間トンネル電流抑制及び接合容量低
減のために、Ｎ⁺層の側部及び底部にＮ^-層の形成が行な
われる場合もある。

【０００３】また近年、短チャネル効果抑制のために、
ＭＯＳトランジスタに用いられるＬＤＤ（Lightly Dope
d Drain）構造と同様な構造をもち、ＬＤＤ構造の低濃
度ドレイン拡散層の変わりに、高濃度で浅い接合のＮ⁺
層とさらに高濃度で深い接合のＮ⁺⁺層からなる構造が多
数報告されている。

【０００４】次に、スプリットゲート型について説明す
る。図１（Ｂ）はＹｕｅｈ Ｙ．Ｍａら提案されたスプ
リットゲート型フラッシュメモリを表す断面図である
（米国特許５２８０４４６号公報参照）。メモリトラン
ジスタ領域に、半導体基板１表面に形成されたトンネル
酸化膜２を介して、下から順に浮遊ゲート３、層間絶縁
膜４、制御ゲート５からなる積層ゲートが形成されてお
り、さらにその上に絶縁膜６が形成されている。積層ゲ
ート及び絶縁膜６の側壁には、例えばシリコン酸化膜１
０ａ、シリコン窒化膜１０ｂ、シリコン酸化膜１０ｃか
らなるゲート側壁絶縁膜１０が形成されている。

【０００５】基板１の活性領域には、メモリトランジス
タ領域に一部重複してドレイン拡散層（Ｎ⁺層）１２、
メモリトランジスタ領域から離れ、メモリトランジスタ
領域との間には選択トランジスタ領域を挾んでソース拡
散層（Ｎ⁺層）１３が形成されている。ドレイン拡散層
１２及びソース拡散層１３の側部及び底部には、バンド
間トンネル電流抑制及び接合容量低減のために、Ｎ^-層
１４，１５がそれぞれ形成されている。選択トランジス
タ領域及びメモリトランジスタ領域を含む基板１上に
は、上面から見て拡散層に垂直な方向に、帯状の選択ゲ
ート９が形成されている。このような拡散層の構造はＤ
ＤＤ（Double Diffused Drain）とよばれている。

【０００６】スプリットゲート型の場合、メモリトラン
ジスタ領域、選択トランジスタ領域はそれぞれ一つの拡
散層をもつだけなので、短チャネル効果が生じにくい。
また、スタックゲート型のホットキャリア注入に比べて
注入効率が高く、さらに、過剰消去が可能であるので、
消去ベリファイ及び低電圧化が容易である。さらに、浮
遊ゲート３、制御ゲート５及び選択ゲート９が３層構造
となっているため、各ゲート電極の低抵抗化が容易であ
り、読出し速度の高速化が可能である。

【０００７】しかし、この従来例では、積層ゲートから
離れた位置にあるソース拡散層１３が自己整合的に形成
されていないため、メモリの微細化にともない、選択ト
ランジスタ領域のチャネル長がばらつき、メモリ特性が
ばらつくという問題があった。そこで、この問題を解決
するための方法が提案されている。

【０００８】図２は、一従来例（従来例１）のスプリッ
トゲート型メモリの工程断面図である。図１と同じ役割
の部分には同じ符号を付す。この従来例は、Internatio
nalConference on Solid State Device and Materials,
1994,pp.910-912で報告されたソース拡散層の自己整合
的形成方法である。 （Ａ）半導体基板１上に、トンネル酸化膜２となるシリ
コン酸化膜を堆積する。そのシリコン酸化膜の上に、浮
遊ゲート３となるポリシリコン膜、層間ＯＮＯ膜４とな
るシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜
の３層膜、制御ゲート５となるポリシリコン膜、制御ゲ
ート５と選択ゲート９を絶縁する絶縁膜６となるシリコ
ン酸化膜により、メモリトランジスタ領域に積層ゲート
を形成する。

【０００９】（Ｂ）ドレイン拡散層１２領域上のみを開
口するようにフォトレジスト１６を形成し、イオン注入
によってドレイン拡散層１２を形成する。 （Ｃ）フォトレジスト１６を除去後、基板１上に、シリ
コン酸化膜１０ａ，シリコン窒化膜１０ｂ，シリコン酸
化膜１０ｃを堆積し、エッチバックによって積層ゲート
の側壁にゲート側壁絶縁膜１０を形成する。

【００１０】（Ｄ）選択ゲート９となるポリシリコン、
ソース拡散層形成用マスクとなるシリコン酸化膜を堆積
した後、選択ゲート９となるポリシリコンが露出するま
でエッチバックし、サイドウォール１７を形成する。サ
イドウォール１７をマスクとしてイオン注入を行ない、
積層ゲートに対して自己整合的にソース拡散層１３を形
成する。 （Ｅ）サイドウォール１７を除去後、選択ゲート９とな
るポリシリコン膜をさらに堆積し、さらにその上にタン
グステンシリサイド膜を堆積し、パターニングする。そ
の後、熱処理を行なって、ドレイン拡散層１２並びにソ
ース拡散層１３の活性化を行なう。

【００１１】図３は、他の従来例（従来例２）のスプリ
ットゲート型メモリの工程断面図である。図２と同じ役
割の部分には同じ符号を付す。この従来例は、特開平６
−３７２８６号で公開されたソース拡散層の自己整合的
形成方法である。 （Ａ）基板１上に、トンネル酸化膜２となるシリコン酸
化膜を堆積する。そのシリコン酸化膜の上に、浮遊ゲー
ト３となるポリシリコン膜を堆積後、パターニングして
メモリトランジスタ領域に浮遊ゲートを形成する。基板
１上に、層間ＯＮＯ膜４となるシリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜を堆積後、浮遊ゲート３を
覆う部分を残すようにパターニングする。浮遊ゲート３
の上部には層間ＯＮＯ膜４、側壁にはゲート側壁絶縁膜
１０が形成される。

【００１２】（Ｂ）ドレイン拡散層１２領域上を開口す
るようにフォトレジスト１６を形成し、積層ゲートの一
方の側壁及びフォトレジスト１６をマスクとしたイオン
注入によってドレイン拡散層１２を形成する。 （Ｃ）フォトレジスト１６を除去後、基板１上に、選択
ゲート９となるポリシリコン膜を堆積し、エッチバック
によって積層ゲートの側壁に選択ゲート９を形成する。
さらに、シリコン酸化膜を堆積し、エッチバックによっ
て選択ゲート９上にシリコン酸化膜６を形成する。

【００１３】（Ｄ）積層ゲート、選択ゲート、及びシリ
コン酸化膜６をマスクとしてイオン注入を行ない、積層
ゲートに対して自己整合的にソース拡散層１３を形成す
る。形成されるソース拡散層１３はドレイン拡散層１２
と接合されており、一つの拡散層となっている。 （Ｅ）サイドウォール１７を除去後、選択ゲート９とな
るポリシリコン膜をさらに堆積し、さらにその上にタン
グステンシリサイド膜を堆積し、パターニングする。そ
の後、熱処理を行なって、ドレイン拡散層１２並びにソ
ース拡散層１３の活性化を行なう。

【００１４】

【発明が解決しようとする課題】従来例１では、ソース
拡散層１３を形成するための不純物の注入を選択ゲート
９越しに注入するため、注入エネルギーを高くする必要
があり、かつ、ソース拡散層１３の低抵抗化のために不
純物の高濃度注入を行なう必要がある。そのため、浅い
接合形成ができず、選択トランジスタ領域のチャネル長
を短くする場合、選択トランジスタ領域の基板濃度を高
くして短チャネル効果を抑制する必要があった。この場
合、電源電圧を低電圧化すると、選択トランジスタ領域
における選択トランジスタの電流駆動力が低下し、高速
の読出しができないという問題があった。

【００１５】また、選択トランジスタ領域のチャネルド
ープは、選択ゲート９の形成前に、チャネル全域にしき
い値電圧調整用の不純物注入により行なっていたため、
その後の熱処理で不純物がゲート側壁絶縁膜１０の下に
回り込み、メモリトランジスタの電流駆動力を低下させ
るという問題があった。

【００１６】半導体装置の読出し速度を向上させるに
は、メモリトランジスタの電流駆動力を増大させる以外
に、拡散層容量を低減する方法がある。ソース拡散層１
３の接合容量を低減して読出し速度を向上させる場合、
例えば図１（Ｂ）に示すようなＤＤＤ構造が有効であ
る。しかし、従来例１では、ソース拡散層１３の接合深
さがさらに深くなるため、短チャネル効果が一層増大す
るという問題もあった。なお、ドレイン側に関しては、
浮遊ゲートの電荷量によりしきい値電圧を変更できるた
め、短チャネル効果はほとんど問題にならない。

【００１７】従来例２では、サイドウォールとして積層
ゲート側壁に選択ゲート９が形成されているため、選択
ゲート９下のチャネル長を短くすると選択ゲート９の抵
抗が増大し、抵抗を減少させようとするとチャネル長を
長くする必要があった。また、制御ゲート５はタングス
テンシリサイド層１８により低抵抗化できるが、シリサ
イド化による選択ゲート９の低抵抗化は困難であり、従
来例１に比べて読出し速度が遅くなる傾向があった。

【００１８】そこで本発明は、電源電圧が低下しても高
速読出しが可能な半導体装置及びその製造方法を提供す
ることを目的とするものである。

【００１９】

【課題を解決するための手段】本発明による不揮発性半
導体装置は、スプリットゲート型メモリセルが配置され
た不揮発性半導体記憶装置において、ソース拡散層が、
高濃度ソース拡散層と、高濃度ソース拡散層の浮遊ゲー
ト側の側部に隣接し、高濃度ソース拡散層より不純物濃
度が低い第１低濃度ソース拡散層とから構成され、か
つ、第１低濃度ソース拡散層は高濃度ソース拡散層より
浅い結合をもつ。第１の低濃度ソース拡散層は、第１の
低濃度ソース拡散層により、リーク電流の増大を抑制す
ることができる。

【００２０】本発明による不揮発性半導体装置の製造方
法は、スプリットゲート型メモリセルが配置された不揮
発性半導体記憶装置の製造方法において、半導体基板上
にトンネル酸化膜を形成し、メモリトランジスタ領域上
に、トンネル酸化膜を介して、下から順に浮遊ゲートと
なる第１の導電膜、第１の絶縁膜、制御ゲートとなる第
２の導電膜、第２の絶縁膜からなる積層ゲート電極を形
成し、選択トランジスタ領域上及び第１低濃度ソース拡
散層領域上にフォトレジストを形成し、第２導電型の第
１の不純物のイオン注入によってドレイン拡散層及び高
濃度ソース拡散層を形成し、フォトレジストを除去した
後、半導体基板上に第３の絶縁膜を形成し、さらにその
上に第４の絶縁膜又は導電膜を形成し、第４の絶縁膜又
は導電膜をエッチバックして、選択トランジスタ領域上
及びドレイン拡散層上に自己整合的にサイドウォールを
形成し、サイドウォールをマスクとして第２導電型の第
２の不純物を注入し、第１低濃度ソース拡散層を自己整
合的に形成する工程を含む。自己整合的に形成したサイ
ドウォールをマスクとして、第１低濃度ソース拡散層を
自己整合的に形成するので、選択トランジスタ領域のチ
ャネル長のばらつきが小さくなる。

【００２１】

【発明の実施の形態】本発明による不揮発性半導体装置
において、高濃度ソース拡散層及びドレイン拡散層の底
部及び側部に、高濃度ソース拡散層及びドレイン拡散層
よりも不純物濃度が低い第２低濃度ソース拡散層及び低
濃度ドレイン拡散層がそれぞれ形成され、この第２低濃
度ソース拡散層は第１低濃度ソース拡散層よりもチャネ
ルから遠い位置に配置されていることが好ましい。その
結果、高濃度ソース拡散層及びドレイン拡散層の接合容
量は低減される。

【００２２】さらに、第１低濃度ソース拡散層の少なく
ともチャネル内側に半導体基板より不純物濃度が高い高
濃度基板層をもち、高濃度基板層がゲート側壁絶縁膜下
にまで達しておらず、かつ、第２低濃度ソース拡散層よ
りも浅く形成されていることが好ましい。その結果、選
択トランジスタ領域のチャネル抵抗が小さくなる。

【００２３】本発明による不揮発性半導体装置の製造方
法の工程（Ｂ）において、フォトレジストをマスクとし
て、さらに、第１の不純物よりも深い位置に、第１の不
純物よりも拡散係数の大きい第３の不純物を注入し、そ
の後の工程の熱処理により第３の不純物を活性化して、
高濃度ソース拡散層及びドレイン拡散層の底部及び側部
に、高濃度ソース拡散層及びドレイン拡散層よりも不純
物濃度が低い低濃度ドレイン拡散層及び第２低濃度ソー
ス拡散層をそれぞれ形成することが好ましい。

【００２４】さらに、工程（Ｄ）において、サイドウォ
ールをマスクとして、第４の不純物を注入し、その後の
工程の熱処理により第４の不純物を活性化して、半導体
基板と接する第１低濃度ソース拡散層の少なくともチャ
ネル内側に、半導体基板より不純物濃度が高い高濃度基
板層を形成することが好ましい。

【００２５】

【実施例】図４は、本発明による半導体装置の製造方法
の一実施例を表す工程断面図である。まず、図４（Ｆ）
を参照して本発明による半導体装置の一実施例を説明す
る。図４にはメモリ２ビット分が表されている。Ｐ型半
導体基板２１表面のメモリトランジスタ領域に、シリコ
ン酸化膜からなるトンネル酸化膜２３を介して、下から
順に、ポリシリコン膜にてなる浮遊ゲート２５、シリコ
ン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層膜
にてなる層間ＯＮＯ膜２７、並びにポリシリコン膜にて
なる制御ゲート２９からなる積層ゲートが形成されてお
り、さらにその上に積層ゲートと選択ゲート５１を絶縁
する例えばシリコン酸化膜からなる絶縁膜３１が形成さ
れている。積層ゲート及び絶縁膜３１の側壁には、例え
ばシリコン酸化膜３９ａ、シリコン窒化膜３９ｂ、シリ
コン酸化膜３９ｃからなるゲート側壁絶縁膜３９が形成
されている。

【００２６】メモリトランジスタ領域と一部重複する基
板２１の活性領域に、高濃度ドレイン拡散層３５が形成
されており、その側部及び底部には、バンド間トンネル
電流抑制のための低濃度ドレイン拡散層４７が形成され
ている。メモリトランジスタ領域から離れ、メモリトラ
ンジスタ領域との間に選択トランジスタ領域を挾む活性
領域に、高濃度ソース拡散層３７が形成されている。高
濃度ソース拡散層３７の積層ゲート側の側部に、高濃度
ソース拡散層３７に隣接し、積層ゲートの側壁に自己整
合的に形成されたサイドウォールをイオン注入マスクと
して形成され、高濃度ソース拡散層３７より不純物濃度
が低い第１低濃度ソース拡散層４３が形成されている。
第１低濃度ソース拡散層４３は高濃度ソース拡散層３７
より浅い結合をもつ。高濃度ソース拡散層３７の底部
に、高濃度ソース拡散層３７よりも不純物濃度が小さ
く、高濃度ソース拡散層３７の接合容量を低減する第２
低濃度ソース拡散層４９が形成されている。第１低濃度
ソース拡散層４３の底部及びチャネル側の側部に、基板
２１より不純物濃度が高く、選択トランジスタ領域のチ
ャネル抵抗を小さくする高濃度基板層４５が形成されて
いる。

【００２７】選択トランジスタ領域の基板１表面には、
選択トランジスタのゲート酸化膜８が形成されており、
選択トランジスタ領域及びメモリトランジスタ領域を含
む基板１上には、上面から見て拡散層に垂直な方向に、
帯状のポリシリコン膜からなる選択ゲート５１が形成さ
れている。選択ゲート５１上に、選択ゲート５１を低抵
抗化するために、例えばタングステンシリサイド膜５３
が形成されている。

【００２８】次に、本発明による不揮発性半導体装置の
製造方法の一実施例を図４を用いて説明する。 （Ａ）まず、Ｐ型半導体基板２１にウェル及び素子分離
用のフィールド酸化膜（ともに図示略）を形成した後、
基板２１表面にトンネル酸化膜２３を形成し、さらにそ
の上に浮遊ゲート２５用のポリシリコン膜を形成する。
次に、写真製版技術及びエッチングによって、浮遊ゲー
ト２５のチャネル幅方向の寸法を決めるパターニングを
行なう。その後、基板２１上に、下から順に、層間ＯＮ
Ｏ膜２７となるシリコン酸化膜、シリコン窒化膜及びシ
リコン酸化膜からなる３層膜、制御ゲート２９となるポ
リシリコン膜、制御ゲート２９と選択ゲート５１を絶縁
する絶縁膜３１となる例えばシリコン酸化膜を堆積後、
パターニングしてメモリトランジスタ領域に積層ゲート
を形成する。

【００２９】（Ｂ）高濃度ドレイン拡散層３５領域上及
び高濃度ソース拡散層３７上のみを開口するように不純
物注入用のフォトレジスト３３を形成する。フォトレジ
スト３３が覆う積層ゲートと高濃度ソース拡散層３７形
成領域との間の距離は、例えば０．５μｍとした。第２
低濃度ソース拡散層４９及び低濃度ドレイン拡散層４７
を形成するために、フォトレジスト３３をマスクとし
て、例えばリンを６０ｋｅＶ，２×１０¹⁴ｃｍ^-2の条件
で、基板２１に注入する。続いて、高濃度ドレイン拡散
層３５及び高濃度ソース拡散層３７を形成するために、
例えば砒素を５０ｋｅＶ，２×１０¹⁵ｃｍ^-2の条件で、
基板２１に注入する。このとき、リンはまだ拡散してい
ないので、第２低濃度ソース拡散層４９及び低濃度ドレ
イン拡散層４７は形成されていない。

【００３０】（Ｃ）フォトレジスト３３を除去後、基板
１上に、シリコン酸化膜３９ａを例えば２０ｎｍの膜厚
で形成する。次に、例えばポリシリコンを例えば３５０
ｎｍの膜厚で堆積し、エッチバックによって積層ゲート
の側壁に、例えば幅寸法が例えば０．３μｍのサイドウ
ォール４１を形成する。

【００３１】（Ｄ）高濃度基板層４５を形成するため
に、サイドウォール４１をマスクとして、例えばホウ素
を２０ｋｅＶ，６×１０¹²ｃｍ^-2の条件で、基板２１に
注入する。続いて、第１低濃度ソース拡散層３７を形成
するために、例えば砒素を３０ｋｅＶ，５×１０¹³ｃｍ
^-2の条件で、基板２１に注入する。

【００３２】（Ｅ）サイドウォール４１を除去した後、
シリコン酸化膜３９ａ上にシリコン窒化膜３９ｂ、シリ
コン酸化膜３９ｃを形成し、エッチバックを行なってシ
リコン酸化膜３９ａ、シリコン窒化膜３９ｂ、シリコン
窒化膜３９ｃからなるゲート側壁絶縁膜３９を形成す
る。このとき、ゲート側壁絶縁膜３９を構成する以外の
シリコン酸化膜３９ａ、シリコン酸化膜２３も除去され
る。次に、露出した基板１の表面に酸化膜を形成する。
この酸化膜は、選択トランジスタ領域ではゲート酸化膜
５５となる。また、図では省略されているが、このと
き、ソース／ドレイン拡散層上に、拡散層と選択ゲート
５１とを分離するために厚い酸化膜が形成される。

【００３３】（Ｆ）選択ゲート５１用のポリシリコンを
基板１上全面に形成する。さらにその上に、タングステ
ンシリサイド膜５３を形成する。次に、写真製版技術及
びエッチングによりライン状の選択ゲート５１を形成す
る。次に、窒素雰囲気中で、８００℃，３０分の熱処理
を行ない、不純物を活性化させるとともに、工程（Ｂ）
で注入したリンを拡散させて、高濃度ドレイン拡散層３
５と高濃度ソース拡散層３７を覆うように低濃度ドレイ
ン拡散層４７と第２低濃度ソース拡散層４９を形成す
る。

【００３４】サブハーフμｍルールを用い、この実施例
で形成されたフラッシュメモリセルの実効選択ゲート長
Ｌｓｇ（ソース拡散層から積層ゲートまでの距離）は例
えば約０．２５μｍである。実効チャネル長Ｌｐｇ（ド
レイン拡散層領域を除く積層ゲート下の寸法）は例えば
約０．２０μｍである。また、チャネル方向での積層ゲ
ートの寸法は例えば０．３５μｍである。

【００３５】従来のＳＤ（Single Drain）構造又はＤＤ
Ｄ構造において、実効選択ゲート長Ｌｓｇ＝０．３５μ
ｍ以下では、リーク電流が大きくなり、非書き込みセル
のディスターブ特性劣化が問題となっていたが、この実
施例での構造を採用することにより、実効選択ゲート長
Ｌｓｇ＝０．３５μｍ以下でもリーク電流を抑制するこ
とが可能となった。さらに、実効選択ゲート長Ｌｓｇを
小さくしたこと、及び高濃度基板層をソース側にのみ形
成してゲート側壁絶縁膜下付近のチャネル抵抗を小さく
したことにより、消去時のメモリセル電流が大幅に増大
した。さらに、高濃度ドレイン拡散層の側部及び底部に
低濃度ドレイン拡散層が形成されているので、消去時の
バンド間トンネル電流の抑制ができ、消費電流の低減及
びエンデュランス特性（書換えの繰返しによるしきい値
電圧変動）の改善ができる。なお、積層ゲートからなる
メモリトランジスタのしきい値電圧は浮遊ゲートへの電
子の注入量により制御できるので、低濃度ドレイン拡散
層を形成しても短チャネル効果抑制の効果は失われな
い。

【００３６】この実施例での製造方法の写真製版回数は
従来の製造方法と同じであるので、製造方法の複雑化は
ない。さらに、短チャネル効果を劣化させずに、拡散層
容量低減のための低濃度拡散層を高濃度拡散層の側部及
び底部に形成できる。

【００３７】

【発明の効果】本発明による不揮発性半導体装置は、ソ
ース拡散層が、高濃度ソース拡散層と、高濃度ソース拡
散層の浮遊ゲート側の側部に隣接し、高濃度ソース拡散
層より不純物濃度が低い第１低濃度ソース拡散層とから
構成され、かつ、第１低濃度ソース拡散層は高濃度ソー
ス拡散層より浅い結合をもつので、短チャネル効果によ
るリーク電流の増大を生じさせずに、実効選択ゲート長
を例えば同一デザインルールの周辺ＭＯＳトランジスタ
の実効チャネル長と同程度にまで縮小して消去時のメモ
リセル電流を増大させることができる。その結果、電源
電圧が低下しても十分なメモリセル電流を確保できる。

【００３８】高濃度ソース拡散層及びドレイン拡散層の
底部及び側部に、高濃度ソース拡散層及びドレイン拡散
層よりも不純物濃度が低い第２低濃度ソース拡散層及び
低濃度ドレイン拡散層をそれぞれもつと、高濃度ソース
拡散層及びドレイン拡散層の接合容量を低減し、消去時
のバンド間トンネル電流を抑制することができる。

【００３９】さらに、第１低濃度ソース拡散層の少なく
ともチャネル内側に、半導体基板より不純物濃度が高い
高濃度基板層をもち、高濃度基板層がゲート側壁絶縁膜
下にまで達しておらず、かつ、第２低濃度ソース拡散層
よりも浅く形成されていると、選択トランジスタ領域の
チャネル抵抗が小さくなり、消去時のメモリセル電流を
増大できる。

【００４０】本発明による不揮発性半導体装置の製造方
法は、半導体基板上にトンネル酸化膜を形成し、メモリ
トランジスタ領域上に、トンネル酸化膜を介して、下か
ら順に浮遊ゲートとなる第１の導電膜、第１の絶縁膜、
制御ゲートとなる第２の導電膜、第２の絶縁膜からなる
積層ゲート電極を形成し、選択トランジスタ領域上及び
第１低濃度ソース拡散層領域上にフォトレジストを形成
し、第２導電型の第１の不純物のイオン注入によってド
レイン拡散層及び高濃度ソース拡散層を形成し、フォト
レジストを除去した後、半導体基板上に第３の絶縁膜を
形成し、さらにその上に第４の絶縁膜又は導電膜を形成
し、第４の絶縁膜又は導電膜をエッチバックして、選択
トランジスタ領域上及びドレイン拡散層上に自己整合的
にサイドウォールを形成し、サイドウォールをマスクと
して第２導電型の第２の不純物を注入し、第１低濃度ソ
ース拡散層を自己整合的に形成する工程を含むので、選
択トランジスタ領域のチャネル長のばらつきが小さく、
短チャネル効果によるリーク電流の増大を生じさせず
に、実効選択ゲート長を例えば同一デザインルールの周
辺ＭＯＳトランジスタの実効チャネル長と同程度にまで
縮小してメモリトランジスタを形成することができる。

【００４１】フォトレジストをマスクとして、さらに、
第１の不純物よりも深い位置に、第１の不純物よりも拡
散係数の大きい第３の不純物を注入し、その後の工程の
熱処理により第３の不純物を活性化して、高濃度ソース
拡散層及びドレイン拡散層の底部及び側部に、高濃度ソ
ース拡散層及びドレイン拡散層よりも不純物濃度が低い
低濃度ドレイン拡散層及び第２低濃度ソース拡散層をそ
れぞれ形成すると、高濃度ソース拡散層及びドレイン拡
散層の底部及び側部に、高濃度ソース拡散層及びドレイ
ン拡散層よりも不純物濃度が低い低濃度ドレイン拡散層
及び第２低濃度ソース拡散層をそれぞれもつ半導体装置
を製造できる。

【００４２】さらに、サイドウォールをマスクとして、
第４の不純物を注入し、その後の工程の熱処理により第
４の不純物を活性化して、第１低濃度ソース拡散層の少
なくともチャネル内側に、半導体基板より不純物濃度が
高い高濃度基板層を形成すると、半導体基板と接する第
１低濃度ソース拡散層の底部及び側部に、半導体基板よ
り不純物濃度が高い高濃度基板層をもつ半導体装置を製
造できる。

【図面の簡単な説明】

【図１】 従来の不揮発性半導体メモリの断面図であ
り、（Ａ）はスタックゲート型、（Ｂ）はスプリットゲ
ート型のものである。

【図２】 従来例としてのスプリットゲート型メモリの
工程断面図である。

【図３】 他の従来例としてのスプリットゲート型メモ
リの工程断面図である。

【図４】 一実施例を表す工程断面図である。

【符号の説明】

２１ Ｐ型半導体基板 ２３ トンネル酸化膜 ２５ 浮遊ゲート ２７ 層間ＯＮＯ膜 ２９ 制御ゲート ３１ 絶縁膜 ３３ フォトレジスト ３５ 高濃度ドレイン拡散層 ３７高濃度ソース拡散層 ３９ ゲート側壁絶縁膜 ４１ サイドウォール ４３ 第１低濃度ソース拡散層 ４５ 高濃度基板層 ４７ 低濃度ドレイン拡散層 ４９ 第２低濃度ソース拡散層 ５１ 選択ゲート ５３ チタンシリサイド膜

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板上に互いに平行
   に、かつ帯状に形成されたメモリセルのソース・ドレイ
   ン領域となる第２導電型の不純物拡散層と、 一対の不純物拡散層間の半導体基板上に、トンネル酸化
   膜を介して、ドレイン拡散層となる一方の不純物拡散層
   と隣接しソース拡散層となる他方の不純物拡散層と間隔
   をもって配置され、メモリセルごとに分離された浮遊ゲ
   ートと、浮遊ゲート上に絶縁膜を介して前記不純物拡散
   層に平行に帯状に延びる制御ゲートとからなる積層ゲー
   トをもち、その積層ゲートの側壁にはゲート側壁絶縁膜
   が形成されたメモリトランジスタ領域と、 ソース拡散層と浮遊ゲートとの間の半導体基板上に、ゲ
   ート酸化膜を介して形成された選択ゲート電極からなる
   選択トランジスタ領域と、をもつスプリットゲート型メ
   モリセルが配置された不揮発性半導体記憶装置におい
   て、 前記ソース拡散層が、高濃度ソース拡散層と、前記高濃
   度ソース拡散層の前記浮遊ゲート側の側部に隣接し、前
   記高濃度ソース拡散層より不純物濃度が低い第１低濃度
   ソース拡散層とから構成され、かつ、前記第１低濃度ソ
   ース拡散層は前記高濃度ソース拡散層より浅い結合をも
   つことを特徴とする不揮発性半導体装置。
2. 【請求項２】 前記高濃度ソース拡散層及び前記ドレイ
   ン拡散層の底部及び側部に、前記高濃度ソース拡散層及
   び前記ドレイン拡散層よりも不純物濃度が低い第２低濃
   度ソース拡散層及び低濃度ドレイン拡散層がそれぞれ形
   成され、この第２低濃度ソース拡散層は第１低濃度ソー
   ス拡散層よりもチャネルから遠い位置に配置されている
   請求項１に記載の不揮発性半導体装置。
3. 【請求項３】 前記第１低濃度ソース拡散層の少なくと
   もチャネル内側に前記半導体基板より不純物濃度が高い
   第１導電型の高濃度基板層をもち、前記高濃度基板層が
   前記ゲート側壁絶縁膜の下まで達しておらず、かつ、前
   記第２低濃度ソース拡散層よりも浅く形成されている請
   求項１又は２に記載の不揮発性半導体記憶装置。
4. 【請求項４】 第１導電型の半導体基板上に互いに平行
   に、かつ帯状に形成されたメモリセルのソース・ドレイ
   ン領域となる第２導電型の不純物拡散層と、 一対の不純物拡散層間の半導体基板上に、トンネル酸化
   膜を介して、ドレイン拡散層となる一方の不純物拡散層
   と隣接しソース拡散層となる他方の不純物拡散層と間隔
   をもって配置され、メモリセルごとに分離された浮遊ゲ
   ートと、浮遊ゲート上に第１の絶縁膜を介して不純物拡
   散層に平行に帯状に延びる制御ゲートとからなる積層ゲ
   ートをもち、その積層ゲートの側壁にはゲート側壁絶縁
   膜が形成されたメモリトランジスタ領域と、 ソース拡散層と浮遊ゲートとの間の半導体基板上に、ゲ
   ート酸化膜を介して形成された選択ゲート電極からなる
   選択トランジスタ領域と、をもつスプリットゲート型メ
   モリセルが配置され、 前記ソース拡散層が、高濃度ソース拡散層と、前記高濃
   度ソース拡散層の前記浮遊ゲート側の側部に隣接して形
   成され、前記高濃度ソース拡散層より不純物濃度が低い
   第１低濃度ソース拡散層とから構成され、かつ、前記第
   １低濃度ソース拡散層は前記高濃度ソース拡散層より浅
   い結合をもつ不揮発性半導体装置の製造方法において、 以下の工程を含むことを特徴とする不揮発性半導体装置
   の製造方法、（Ａ）前記半導体基板上に前記トンネル酸
   化膜を形成し、前記メモリトランジスタ領域上に、前記
   トンネル酸化膜を介して、下から順に浮遊ゲートとなる
   第１の導電膜、第１の絶縁膜、制御ゲートとなる第２の
   導電膜、第２の絶縁膜からなる積層ゲート電極を形成す
   る工程、（Ｂ）前記選択トランジスタ領域上及び前記第
   １低濃度ソース拡散層領域上にフォトレジストを形成
   し、第２導電型の第１の不純物のイオン注入によって前
   記ドレイン拡散層及び前記高濃度ソース拡散層を形成す
   る工程、（Ｃ）前記フォトレジストを除去した後、前記
   半導体基板上に第３の絶縁膜を形成し、さらにその上に
   第４の絶縁膜又は導電膜を形成し、前記第４の絶縁膜又
   は導電膜をエッチバックして、前記選択トランジスタ領
   域上及び前記ドレイン拡散層上に自己整合的にサイドウ
   ォールを形成する工程、（Ｄ）前記サイドウォールをマ
   スクとして第２導電型の第２の不純物を注入し、前記第
   １低濃度ソース拡散層を自己整合的に形成する工程、
   （Ｅ）前記サイドウォールを除去後、前記積層ゲート電
   極の側壁にゲート側壁絶縁膜を形成する工程。（Ｆ）選
   択トランジスタ領域の半導体基板上にゲート酸化膜を介
   して選択ゲート電極となる第３の導電膜を形成する工
   程。
5. 【請求項５】 工程（Ｂ）において、前記フォトレジス
   トをマスクとして、さらに、前記第１の不純物よりも深
   い位置に、前記第１の不純物よりも拡散係数の大きい高
   い第２導電型の第３の不純物を注入し、 その後の工程の熱処理により第３の不純物を活性化し
   て、前記高濃度ソース拡散層及び前記ドレイン拡散層の
   底部及び側部に、前記高濃度ソース拡散層及び前記ドレ
   イン拡散層よりも不純物濃度が低い低濃度ドレイン拡散
   層及び前記第２低濃度ソース拡散層をそれぞれ形成する
   請求項４に記載の不揮発性半導体装置の製造方法。
6. 【請求項６】 工程（Ｄ）において、前記サイドウォー
   ルをマスクとして、さらに、第１導電型の第４の不純物
   を注入し、 その後の工程の熱処理により第４の不純物を活性化し
   て、前記半導体基板と接する前記第１低濃度ソース拡散
   層の少なくともチャネル内側に、前記半導体基板より不
   純物濃度が高い高濃度基板層を形成する請求項４又は５
   に記載の不揮発性半導体装置の製造方法。