JP2957283B2 - 不揮発性半導体記憶装置及びその製造方法及び半導体装置 - Google Patents
不揮発性半導体記憶装置及びその製造方法及び半導体装置Info
- Publication number
- JP2957283B2 JP2957283B2 JP2412813A JP41281390A JP2957283B2 JP 2957283 B2 JP2957283 B2 JP 2957283B2 JP 2412813 A JP2412813 A JP 2412813A JP 41281390 A JP41281390 A JP 41281390A JP 2957283 B2 JP2957283 B2 JP 2957283B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- source region
- common source
- semiconductor substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims description 52
- 230000015654 memory Effects 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 description 40
- 230000000694 effects Effects 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 etc. Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板にソ−ス、
ドレイン領域およびこれらの領域間に挟まれたチャネル
領域上に絶縁膜を介してゲ−ト電極を設けた複数のＭＯ
Ｓ型トランジスタを備えた不揮発性半導体装置及び半導
体装置のソ−ス領域の構造及び不揮発性半導体記憶装置
の製造方法に関するものである。
ドレイン領域およびこれらの領域間に挟まれたチャネル
領域上に絶縁膜を介してゲ−ト電極を設けた複数のＭＯ
Ｓ型トランジスタを備えた不揮発性半導体装置及び半導
体装置のソ−ス領域の構造及び不揮発性半導体記憶装置
の製造方法に関するものである。
【０００２】
【従来の技術】ＩＣ、ＬＳＩなどの半導体装置の高集積
化が進むに連れて、その微細化による様々な影響が現れ
る。例えば、半導体基板にソース、ドレイン領域および
これらの領域間に挟まれたチャネル領域上に絶縁膜を介
してゲート電極を設けたＭＯＳ構造のトランジスタの場
合には、例えば、実効チャネル長が短チャネル効果があ
らわれるまでに短くなると、しきい値電圧ＶＴＨ等に影
響を及ぼす。そこで、実効チャネル長を効果的に維持す
るために、例えば、ソース領域などの拡散層を浅く形成
する必要がある。このようにすれば拡散層の横方向の拡
散は少ないので実効チャネル長は維持出来るが、拡散層
のシート抵抗は増大してしまう。ソース領域の抵抗が大
きいと駆動能力は低下するし、トランジスタをＯＮした
場合にソース電位を安定に固定することは出来ない。
化が進むに連れて、その微細化による様々な影響が現れ
る。例えば、半導体基板にソース、ドレイン領域および
これらの領域間に挟まれたチャネル領域上に絶縁膜を介
してゲート電極を設けたＭＯＳ構造のトランジスタの場
合には、例えば、実効チャネル長が短チャネル効果があ
らわれるまでに短くなると、しきい値電圧ＶＴＨ等に影
響を及ぼす。そこで、実効チャネル長を効果的に維持す
るために、例えば、ソース領域などの拡散層を浅く形成
する必要がある。このようにすれば拡散層の横方向の拡
散は少ないので実効チャネル長は維持出来るが、拡散層
のシート抵抗は増大してしまう。ソース領域の抵抗が大
きいと駆動能力は低下するし、トランジスタをＯＮした
場合にソース電位を安定に固定することは出来ない。
【０００３】上記の様なことは、トランジスタを連続的
に結合して用いるセルアレイ、例えば、ＥＰＲＯＭ、フ
ラッシュＥＥＰＲＯＭといった不揮発性メモリ等につい
ても言える事である。
に結合して用いるセルアレイ、例えば、ＥＰＲＯＭ、フ
ラッシュＥＥＰＲＯＭといった不揮発性メモリ等につい
ても言える事である。
【０００４】ＥＰＲＯＭセルアレイを例にとり、図４の
模式平面図を参照する。ここでは、ゲート酸化膜などの
絶縁膜は、表示を略している。図のように、ｐ形シリコ
ン半導体基板１上にスタックト型ゲート電極１５を備え
たメモリセルが多数接続されている。各セルのソース領
域（拡散層）１０は、１本の拡散層（共通ソース拡散層
という）からなり、ソースラインとして存在している。
このソースラインは、幾つかのセル毎に、金属配線層を
通して接地されている。ドレイン領域６に繋がるドレイ
ン端子は直接金属配線層を用いている。このメモリセル
も高集積化に伴ってソースラインの深さは勿論幅も狭
く、およそ０．６μｍ程度になっている。この場合でも
ソース抵抗が上がると、書き込みスピードが低下した
り、読みだし電流量の低下といった性能の劣化が認めら
れるようになる。さらに、上記のように、このメモリ
は、幾つかのセル毎に接地されているが、その接地線に
接続されている前記金属配線層の近くに接続されている
セルと、遠くに接続されているセルではソース抵抗値が
異なる。各セルのソース領域の抵抗が大きければそれだ
けその差は広がってセルの位置による特性の違いが大き
くなる。
模式平面図を参照する。ここでは、ゲート酸化膜などの
絶縁膜は、表示を略している。図のように、ｐ形シリコ
ン半導体基板１上にスタックト型ゲート電極１５を備え
たメモリセルが多数接続されている。各セルのソース領
域（拡散層）１０は、１本の拡散層（共通ソース拡散層
という）からなり、ソースラインとして存在している。
このソースラインは、幾つかのセル毎に、金属配線層を
通して接地されている。ドレイン領域６に繋がるドレイ
ン端子は直接金属配線層を用いている。このメモリセル
も高集積化に伴ってソースラインの深さは勿論幅も狭
く、およそ０．６μｍ程度になっている。この場合でも
ソース抵抗が上がると、書き込みスピードが低下した
り、読みだし電流量の低下といった性能の劣化が認めら
れるようになる。さらに、上記のように、このメモリ
は、幾つかのセル毎に接地されているが、その接地線に
接続されている前記金属配線層の近くに接続されている
セルと、遠くに接続されているセルではソース抵抗値が
異なる。各セルのソース領域の抵抗が大きければそれだ
けその差は広がってセルの位置による特性の違いが大き
くなる。
【０００５】前述したフラッシュＥＥＰＲＯＭ等、とく
に、各セル間の特性バラツキを最小限に抑制する必要の
あるデバイスでは、セルの位置によって特性が変わるの
は、大きな問題である。ソース領域に高電位を印加して
フローティングゲートから電子をソースラインに引き抜
く場合に、ソース抵抗の差はそのまま消去スピードのバ
ラツキを発生させるので、消去コントロールが難しくな
る。
に、各セル間の特性バラツキを最小限に抑制する必要の
あるデバイスでは、セルの位置によって特性が変わるの
は、大きな問題である。ソース領域に高電位を印加して
フローティングゲートから電子をソースラインに引き抜
く場合に、ソース抵抗の差はそのまま消去スピードのバ
ラツキを発生させるので、消去コントロールが難しくな
る。
【０００６】
【発明が解決しようとする課題】前述のように、半導体
装置の微細化が進むにつれて半導体装置内のトランジス
タの実効チャネル長が短くなり、それを防ぐために、ソ
ース領域などの拡散層を浅くすればその抵抗が大きくな
ってしまうという問題があった。
装置の微細化が進むにつれて半導体装置内のトランジス
タの実効チャネル長が短くなり、それを防ぐために、ソ
ース領域などの拡散層を浅くすればその抵抗が大きくな
ってしまうという問題があった。
【０００７】本発明は、このような事情によって成され
たものであり、トランジスタの実効チャネル長を短くし
なくてもソース拡散層の抵抗を小さくすることができる
構造の半導体装置およびその製造方法を提供するもので
ある。
たものであり、トランジスタの実効チャネル長を短くし
なくてもソース拡散層の抵抗を小さくすることができる
構造の半導体装置およびその製造方法を提供するもので
ある。
【０００８】
【課題を解決するための手段】前述した課題を解決する
ために、本発明の不揮発性半導体記憶装置は、表面に溝
部を設けた半導体基板と、前記溝部に沿って形成された
共通ソ−ス領域と、前記半導体基板の表面の、前記共通
ソ−ス領域と離れた領域に各々離れて形成された複数の
ドレイン領域と、前記半導体基板における前記共通ソ−
ス領域と各ドレイン領域間上に各々形成された複数のス
タックトゲ−ト電極とを含む複数のメモリセルとを具備
し、前記複数のドレイン領域表面は、前記半導体基板表
面と同一の平面に形成され、前記共通ソ−ス領域は、前
記溝部の側面に形成された部分の溝部表面からの深さ
が、前記共通ソ−ス領域の前記溝部の底面に形成された
部分の溝部表面からの深さより浅いことを特徴としてい
る。
ために、本発明の不揮発性半導体記憶装置は、表面に溝
部を設けた半導体基板と、前記溝部に沿って形成された
共通ソ−ス領域と、前記半導体基板の表面の、前記共通
ソ−ス領域と離れた領域に各々離れて形成された複数の
ドレイン領域と、前記半導体基板における前記共通ソ−
ス領域と各ドレイン領域間上に各々形成された複数のス
タックトゲ−ト電極とを含む複数のメモリセルとを具備
し、前記複数のドレイン領域表面は、前記半導体基板表
面と同一の平面に形成され、前記共通ソ−ス領域は、前
記溝部の側面に形成された部分の溝部表面からの深さ
が、前記共通ソ−ス領域の前記溝部の底面に形成された
部分の溝部表面からの深さより浅いことを特徴としてい
る。
【０００９】前記共通ソ−ス領域は、基板表面に、前記
溝部の側面に形成された部分の不純物濃度より不純物濃
度の低い領域を有するようにしても良い。前記溝部の内
部表面には導電層が形成されているようにしても良い。
溝部の側面に形成された部分の不純物濃度より不純物濃
度の低い領域を有するようにしても良い。前記溝部の内
部表面には導電層が形成されているようにしても良い。
【００１０】前記導電層は、前記共通ソ−ス領域の前記
溝部の側面に形成された部分とは、非接触の状態にある
ようにしても良い。前記複数のメモリセルの共通ソ−ス
領域は、１本のライン部分を有するようにしても良い。
前記複数のメモリセルの共通ソ−ス領域は、１本の配線
で接続されているようにしても良い。
溝部の側面に形成された部分とは、非接触の状態にある
ようにしても良い。前記複数のメモリセルの共通ソ−ス
領域は、１本のライン部分を有するようにしても良い。
前記複数のメモリセルの共通ソ−ス領域は、１本の配線
で接続されているようにしても良い。
【００１１】本発明の不揮発性半導体記憶装置の製造方
法は、半導体基板に溝部を形成する工程と、前記溝部の
底面への不純物の導入と、側面への不純物の導入を別工
程で行って前記溝部に沿って、前記溝部の側面に沿って
形成された部分の前記溝部表面からの深さがその底部に
形成された部分の前記溝部表面からの深さより浅い共通
ソ−ス領域を形成する工程と、表面が前記半導体基板表
面と同一平面にある複数のドレイン領域を形成する工程
と、前記半導体基板における前記共通ソ−ス領域と各ド
レイン領域間部分上に各々形成された複数のゲ−ト電極
を形成する工程とを具備し、これらの工程により複数の
メモリセルを前記半導体基板に形成することを特徴とし
ている。また、本発明の半導体装置は、表面に溝部を設
けた半導体基板と、前記溝部に沿って形成された共通ソ
−ス領域と、前記半導体基板の表面の、前記共通ソ−ス
領域と離れた領域に各々離れて形成された複数のドレイ
ン領域と、前記半導体基板における前記共通ソ−ス領域
と各ドレイン領域間上に各々形成された複数のゲ−ト電
極とを含む複数のＭＯＳ型トランジスタを具備し、前記
複数のドレイン領域表面は、前記半導体基板表面と同一
の平面上に形成され、前記共通ソ−ス領域は、前記溝部
の側面に形成された部分の溝部表面からの深さが、前記
共通ソ−ス領域の前記溝部の底面に形成された部分の溝
部表面からの深さより浅いことを特徴としている。
法は、半導体基板に溝部を形成する工程と、前記溝部の
底面への不純物の導入と、側面への不純物の導入を別工
程で行って前記溝部に沿って、前記溝部の側面に沿って
形成された部分の前記溝部表面からの深さがその底部に
形成された部分の前記溝部表面からの深さより浅い共通
ソ−ス領域を形成する工程と、表面が前記半導体基板表
面と同一平面にある複数のドレイン領域を形成する工程
と、前記半導体基板における前記共通ソ−ス領域と各ド
レイン領域間部分上に各々形成された複数のゲ−ト電極
を形成する工程とを具備し、これらの工程により複数の
メモリセルを前記半導体基板に形成することを特徴とし
ている。また、本発明の半導体装置は、表面に溝部を設
けた半導体基板と、前記溝部に沿って形成された共通ソ
−ス領域と、前記半導体基板の表面の、前記共通ソ−ス
領域と離れた領域に各々離れて形成された複数のドレイ
ン領域と、前記半導体基板における前記共通ソ−ス領域
と各ドレイン領域間上に各々形成された複数のゲ−ト電
極とを含む複数のＭＯＳ型トランジスタを具備し、前記
複数のドレイン領域表面は、前記半導体基板表面と同一
の平面上に形成され、前記共通ソ−ス領域は、前記溝部
の側面に形成された部分の溝部表面からの深さが、前記
共通ソ−ス領域の前記溝部の底面に形成された部分の溝
部表面からの深さより浅いことを特徴としている。
【００１２】
【作用】半導体基板の共通ソ−ス領域が形成される部分
に溝部を形成し、その溝部の底面には接合の深い拡散層
を形成して抵抗を下げると同時に側面部は接合を浅くし
ているので、実効チャネル長が必要以上に短くなること
を防止できる。共通ソ−ス領域の溝部側面に不純物濃度
の低い領域が付加されていても、この領域は殆どショ−
トチャネル効果などに影響を与えないので、この作用効
果は変わらない。また、溝部に埋め込まれる導電層はソ
−ス拡散層の抵抗を下げることができるので、不揮発性
半導体記憶装置ではソース領域の抵抗が下げられるとフ
ローティングゲートからソース領域へ電子を引き抜く消
去の場合、消去スピードのバラツキを低減でき、消去コ
ントロールを容易にすることができる。さらに、不揮発
性半導体記憶装置の製造方法は、ソ−ス拡散層を形成す
る際に、側面部と底面部との２工程に分けて行うことが
できるのでその形成が容易になる。
に溝部を形成し、その溝部の底面には接合の深い拡散層
を形成して抵抗を下げると同時に側面部は接合を浅くし
ているので、実効チャネル長が必要以上に短くなること
を防止できる。共通ソ−ス領域の溝部側面に不純物濃度
の低い領域が付加されていても、この領域は殆どショ−
トチャネル効果などに影響を与えないので、この作用効
果は変わらない。また、溝部に埋め込まれる導電層はソ
−ス拡散層の抵抗を下げることができるので、不揮発性
半導体記憶装置ではソース領域の抵抗が下げられるとフ
ローティングゲートからソース領域へ電子を引き抜く消
去の場合、消去スピードのバラツキを低減でき、消去コ
ントロールを容易にすることができる。さらに、不揮発
性半導体記憶装置の製造方法は、ソ−ス拡散層を形成す
る際に、側面部と底面部との２工程に分けて行うことが
できるのでその形成が容易になる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。実施例１ 図１は、本実施例に係る半導体装置およびその製造工程
を示す断面図であり、図４は、その半導体装置の部分平
面図である。半導体装置としては、ＥＰＲＯＭあるいは
フラッシュＥＥＰＲＯＭなどスタックトゲート構造を有
するものについて説明する。図１（ａ）は、半導体装置
の断面図である。この図は、図４のＡ−Ａ′部分の断面
図を示している。半導体基板１として、例えば、ｐ形シ
リコンを用いる。半導体基板１の表面領域には、ｎ形拡
散層６、１０が形成されている。拡散層６がドレイン領
域であり、拡散層１０がソース領域として用いられる。
基板表面は、シリコン酸化物などの絶縁膜で覆われてい
る。半導体基板１のゲート部には、第１ゲート絶縁膜
２、例えば、ポリシリコンなどのフローティグゲート
３、例えば、酸化シリコンなどからなる第２ゲート絶縁
膜４、ポリシリコンなどのコントロールゲート５からな
るスタックトゲート構造が形成されている。ソース領域
は、２つのスタックトゲート構造に挟まれており、この
領域には溝部９が形成されている。ソース領域は、この
溝部９の底部と側面に形成されており、底部には不純物
濃度が高く深いｎ形拡散層７、側面には、ｎ形拡散層７
の溝部表面からの深さｘより薄い、溝部表面からの深さ
ｙのｎ形拡散層８がそれぞれ形成されている。
て説明する。実施例１ 図１は、本実施例に係る半導体装置およびその製造工程
を示す断面図であり、図４は、その半導体装置の部分平
面図である。半導体装置としては、ＥＰＲＯＭあるいは
フラッシュＥＥＰＲＯＭなどスタックトゲート構造を有
するものについて説明する。図１（ａ）は、半導体装置
の断面図である。この図は、図４のＡ−Ａ′部分の断面
図を示している。半導体基板１として、例えば、ｐ形シ
リコンを用いる。半導体基板１の表面領域には、ｎ形拡
散層６、１０が形成されている。拡散層６がドレイン領
域であり、拡散層１０がソース領域として用いられる。
基板表面は、シリコン酸化物などの絶縁膜で覆われてい
る。半導体基板１のゲート部には、第１ゲート絶縁膜
２、例えば、ポリシリコンなどのフローティグゲート
３、例えば、酸化シリコンなどからなる第２ゲート絶縁
膜４、ポリシリコンなどのコントロールゲート５からな
るスタックトゲート構造が形成されている。ソース領域
は、２つのスタックトゲート構造に挟まれており、この
領域には溝部９が形成されている。ソース領域は、この
溝部９の底部と側面に形成されており、底部には不純物
濃度が高く深いｎ形拡散層７、側面には、ｎ形拡散層７
の溝部表面からの深さｘより薄い、溝部表面からの深さ
ｙのｎ形拡散層８がそれぞれ形成されている。
【００１４】このような構成にすれば、チャネル領域に
おけるソース領域は、ｎ形拡散層８であり、この拡散層
は、所定の薄さで形成されるので実効チャネル長を必要
以上に短くするようなことはない。一方、ソース領域全
体の抵抗は、半導体基板の溝部の底部に形成された低抵
抗のｎ形拡散層７によって低抵抗が維持されている。実
施例におけるｎ形拡散層７のシート抵抗は、５０Ω／□
程度であり、ｎ形拡散層８は、１５０Ω／□程度であ
る。この溝部側面のｎ形拡散層８の深さｙは、大き過ぎ
ると実効チャネル長を短くするので好ましくなく、ま
た、極端に小さくてもトランジスタ作用を奏さなくなる
ので適当ではない。したがって、この深さの最適な範囲
は、０．１〜０．０５μｍである。溝部底部のｎ形拡散
層７の深さは、所望の抵抗によって決められ、およそ
０．１μｍ以上の値を取ることができる。溝部の深さ
は、側面に形成されたｎ形拡散層８の長さに相当するも
のであり、あまり深くすると抵抗の増大を招くので好ま
しくなく、０．１〜０．３μｍ程度が適当である。
おけるソース領域は、ｎ形拡散層８であり、この拡散層
は、所定の薄さで形成されるので実効チャネル長を必要
以上に短くするようなことはない。一方、ソース領域全
体の抵抗は、半導体基板の溝部の底部に形成された低抵
抗のｎ形拡散層７によって低抵抗が維持されている。実
施例におけるｎ形拡散層７のシート抵抗は、５０Ω／□
程度であり、ｎ形拡散層８は、１５０Ω／□程度であ
る。この溝部側面のｎ形拡散層８の深さｙは、大き過ぎ
ると実効チャネル長を短くするので好ましくなく、ま
た、極端に小さくてもトランジスタ作用を奏さなくなる
ので適当ではない。したがって、この深さの最適な範囲
は、０．１〜０．０５μｍである。溝部底部のｎ形拡散
層７の深さは、所望の抵抗によって決められ、およそ
０．１μｍ以上の値を取ることができる。溝部の深さ
は、側面に形成されたｎ形拡散層８の長さに相当するも
のであり、あまり深くすると抵抗の増大を招くので好ま
しくなく、０．１〜０．３μｍ程度が適当である。
【００１５】この半導体装置を形成するプロセスとして
は、種々考えられるが、その一例を、図１（ｂ）〜
（ｃ）を参照して説明する。まず、ｐ形シリコン半導体
基板１上に、酸化シリコンからなるゲート絶縁膜２、４
を介してフローティングゲート３およびコントロールゲ
ート５を既存の技術を用いて形成する。ついで、フロー
ティングゲート３とその上の絶縁膜を介して形成されて
いるコントロールゲート５の一端に、自己整合的に溝部
９を形成する。勿論、自己整合法を利用する必要はな
く、ゲート端からある程度離れた位置に溝が形成されて
いても良い。ついで、半導体基板１の溝部９にたいして
垂直にＡｓを、例えば、５×１０１５ｃｍ−２、６０Ｋ
ｅＶでイオン注入する（図１（ｂ））。ついで、半導体
基板を９００℃、６０分程度で加熱酸化をして注入され
たＡｓイオンを拡散して、深く抵抗の低いｎ形拡散層７
を形成する。この拡散層のシート抵抗は、５０Ω／□程
度である。次に、溝部の側面からＡｓを、例えば、３０
ＫｅＶ、１×１０１５ｃｍ−２でイオン注入する。垂直
に対しておよそ０〜６０°の範囲の角度でイオン注入を
行うが、この実施例では入射角度１５°で行う。その後
の熱処理工程は、前の熱処理より低温、短時間に抑制し
て側面部の拡散領域を大きくしないようにしてｎ形拡散
層８を形成する。本発明のような構造を用いずにソース
接合を単に浅くすると、ソースラインの抵抗は約１５０
Ω／□以上となってしまうが、本発明では、約５０Ω／
□のｎ形拡散層７が存在するので抵抗を低く下げること
ができる。
は、種々考えられるが、その一例を、図１（ｂ）〜
（ｃ）を参照して説明する。まず、ｐ形シリコン半導体
基板１上に、酸化シリコンからなるゲート絶縁膜２、４
を介してフローティングゲート３およびコントロールゲ
ート５を既存の技術を用いて形成する。ついで、フロー
ティングゲート３とその上の絶縁膜を介して形成されて
いるコントロールゲート５の一端に、自己整合的に溝部
９を形成する。勿論、自己整合法を利用する必要はな
く、ゲート端からある程度離れた位置に溝が形成されて
いても良い。ついで、半導体基板１の溝部９にたいして
垂直にＡｓを、例えば、５×１０１５ｃｍ−２、６０Ｋ
ｅＶでイオン注入する（図１（ｂ））。ついで、半導体
基板を９００℃、６０分程度で加熱酸化をして注入され
たＡｓイオンを拡散して、深く抵抗の低いｎ形拡散層７
を形成する。この拡散層のシート抵抗は、５０Ω／□程
度である。次に、溝部の側面からＡｓを、例えば、３０
ＫｅＶ、１×１０１５ｃｍ−２でイオン注入する。垂直
に対しておよそ０〜６０°の範囲の角度でイオン注入を
行うが、この実施例では入射角度１５°で行う。その後
の熱処理工程は、前の熱処理より低温、短時間に抑制し
て側面部の拡散領域を大きくしないようにしてｎ形拡散
層８を形成する。本発明のような構造を用いずにソース
接合を単に浅くすると、ソースラインの抵抗は約１５０
Ω／□以上となってしまうが、本発明では、約５０Ω／
□のｎ形拡散層７が存在するので抵抗を低く下げること
ができる。
【００１６】実施例２ 次に、図２（ａ）、（ｂ）を参照して本発明の実施例２
を説明する。ここでは、溝部９に導電層を設けてソース
領域のシート抵抗を小さくすることを特徴としている。
図２（ａ）は、導電層としてタングステン２１を埋めこ
んだ例である。ここでは、シリコン酸化絶縁膜２２をマ
スクとして、溝部がゲート端からある程度離れた位置に
形成されている。タングステンは、例えば、選択成長の
ような技術で埋め込まれる。これによって、ソース領域
のシート抵抗は、前の実施例よりもさらに下げられる。
を説明する。ここでは、溝部９に導電層を設けてソース
領域のシート抵抗を小さくすることを特徴としている。
図２（ａ）は、導電層としてタングステン２１を埋めこ
んだ例である。ここでは、シリコン酸化絶縁膜２２をマ
スクとして、溝部がゲート端からある程度離れた位置に
形成されている。タングステンは、例えば、選択成長の
ような技術で埋め込まれる。これによって、ソース領域
のシート抵抗は、前の実施例よりもさらに下げられる。
【００１７】導電層として、さらに、例えば、ＴｉＳｉ
２のようなシリサイド層２３を、いわゆるサリサイドプ
ロセス（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄ
ｅ）により溝部内に張り付けて抵抗をさげることもでき
る（図２（ｂ））。導電層としては、上記以外にも、そ
のほかの高融点金属、Ｔｉ、Ｍｏ、Ｎｉ等やそれらのシ
リサイド等が用いられる。
２のようなシリサイド層２３を、いわゆるサリサイドプ
ロセス（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄ
ｅ）により溝部内に張り付けて抵抗をさげることもでき
る（図２（ｂ））。導電層としては、上記以外にも、そ
のほかの高融点金属、Ｔｉ、Ｍｏ、Ｎｉ等やそれらのシ
リサイド等が用いられる。
【００１８】実施例３ 次に、図３を用いて本発明の実施例３を説明する。本発
明では、半導体基板に形成された溝部側面に接合が存在
している。その上、前の例では、高融点金属もしくはそ
のシリサイド層がその近傍の溝部内に形成されている
が、浅い接合なので、その接合は、シリサイド反応を起
こして側面部で破壊されやすくなる。図２（ａ）、
（ｂ）に示される点線の部分がその場所である。そこ
で、この実施例では、溝部の側面のｎ形拡散層８上に、
例えば、シリコン酸化物のような絶縁膜３１を形成して
おく。その上でソース領域の抵抗値を下げる導電層を形
成する。用いる材料は実施例と同じである。図３（ａ）
に示す例では、導電層としてタングステン２１を溝部に
選択成長法によって埋め込んでいる。そして、図３
（ｂ）では、サリサイドプロセスを使用して、高融点金
属のシリサイド層２３を溝部内に形成する。このような
構造では、導電層がソース領域と接触する場所は、接合
の深さが深い拡散層７なので、接合破壊の危険性が少な
くなる。また、ソースラインの接合耐圧を十分高くして
おくことは、とくに、ソースラインに高電圧を加えてフ
ローティングゲートの電子を引き抜くようなデバイス、
例えば、フラッシュＥＥＰＲＯＭにおいて重要である。
明では、半導体基板に形成された溝部側面に接合が存在
している。その上、前の例では、高融点金属もしくはそ
のシリサイド層がその近傍の溝部内に形成されている
が、浅い接合なので、その接合は、シリサイド反応を起
こして側面部で破壊されやすくなる。図２（ａ）、
（ｂ）に示される点線の部分がその場所である。そこ
で、この実施例では、溝部の側面のｎ形拡散層８上に、
例えば、シリコン酸化物のような絶縁膜３１を形成して
おく。その上でソース領域の抵抗値を下げる導電層を形
成する。用いる材料は実施例と同じである。図３（ａ）
に示す例では、導電層としてタングステン２１を溝部に
選択成長法によって埋め込んでいる。そして、図３
（ｂ）では、サリサイドプロセスを使用して、高融点金
属のシリサイド層２３を溝部内に形成する。このような
構造では、導電層がソース領域と接触する場所は、接合
の深さが深い拡散層７なので、接合破壊の危険性が少な
くなる。また、ソースラインの接合耐圧を十分高くして
おくことは、とくに、ソースラインに高電圧を加えてフ
ローティングゲートの電子を引き抜くようなデバイス、
例えば、フラッシュＥＥＰＲＯＭにおいて重要である。
【００１９】比較例として、図８にタングステン２１を
用いた導電層をフローティングゲート側面の高さまで溝
部内に埋め込んだ例を示す。この場合に、フローティン
グゲート内の電子がタングステン層に抜けやすく成る可
能性が在るので、フローティングゲートを有するデバイ
スでは、タングステン層２１は、図２（ａ）や図３
（ａ）のように半導体基板と同一かそれよりも低い位置
までしか存在しないような構造にすることが好ましい。
用いた導電層をフローティングゲート側面の高さまで溝
部内に埋め込んだ例を示す。この場合に、フローティン
グゲート内の電子がタングステン層に抜けやすく成る可
能性が在るので、フローティングゲートを有するデバイ
スでは、タングステン層２１は、図２（ａ）や図３
（ａ）のように半導体基板と同一かそれよりも低い位置
までしか存在しないような構造にすることが好ましい。
【００２０】実施例４ 実施例１〜３までは、いずれも複数のセルトランジスタ
のソース領域（共通ソース拡散層）１０をソースライン
でまとめたセルアレイについて説明してきたが、この実
施例では各ソース領域１０がそれぞれ独立した拡散層で
あるデバイスについて説明する。これを例えばフラッシ
ュＥＥＰＲＯＭセルアレイに適用するには、各ソース領
域１０をシリサイドなどの配線１６で１つにまとめる。
前者は、その平面図を図４に示し、後者は、その平面図
を図５に示す。図のように、シリサイド配線１６は、２
つのゲート電極１５間に在り、ソース領域１０とその間
の素子分離領域１４上に配置されている。この配線１６
と半導体基板１は、絶縁膜で隔てられており、ソース領
域と配線との接続は、絶縁膜に形成されたコンタクト孔
を介して行われが、この絶縁膜は、この図では略してあ
る。この構造の特徴は、シリサイド配線の抵抗が小さい
ので、前実施例のソースラインよりも低抵抗である事に
ある。
のソース領域（共通ソース拡散層）１０をソースライン
でまとめたセルアレイについて説明してきたが、この実
施例では各ソース領域１０がそれぞれ独立した拡散層で
あるデバイスについて説明する。これを例えばフラッシ
ュＥＥＰＲＯＭセルアレイに適用するには、各ソース領
域１０をシリサイドなどの配線１６で１つにまとめる。
前者は、その平面図を図４に示し、後者は、その平面図
を図５に示す。図のように、シリサイド配線１６は、２
つのゲート電極１５間に在り、ソース領域１０とその間
の素子分離領域１４上に配置されている。この配線１６
と半導体基板１は、絶縁膜で隔てられており、ソース領
域と配線との接続は、絶縁膜に形成されたコンタクト孔
を介して行われが、この絶縁膜は、この図では略してあ
る。この構造の特徴は、シリサイド配線の抵抗が小さい
ので、前実施例のソースラインよりも低抵抗である事に
ある。
【００２１】実施例５ 図７を用いて、実施例５を説明する。ソ−ス領域に高い
電圧をかけて動作させる半導体装置は、一般に、ソ−ス
領域の耐圧を向上させるために、ソ−ス領域界面に接触
させて半導体基板の表面領域にソ−ス領域とは同じ導電
型の不純物濃度の低い領域を形成することがある。例え
ば、フラッシュＥＥＰＲＯＭに、この領域がないと、ソ
−ス領域に高い電圧を印加したときに、ホ−ル（正孔）
がゲ−ト酸化膜中に注入され、これがトラップを形成し
て、酸化膜中を電子が移動し難くなり、読みだし／書き
込み可能回数の減少につながるようになる。
電圧をかけて動作させる半導体装置は、一般に、ソ−ス
領域の耐圧を向上させるために、ソ−ス領域界面に接触
させて半導体基板の表面領域にソ−ス領域とは同じ導電
型の不純物濃度の低い領域を形成することがある。例え
ば、フラッシュＥＥＰＲＯＭに、この領域がないと、ソ
−ス領域に高い電圧を印加したときに、ホ−ル（正孔）
がゲ−ト酸化膜中に注入され、これがトラップを形成し
て、酸化膜中を電子が移動し難くなり、読みだし／書き
込み可能回数の減少につながるようになる。
【００２２】この図では、この不純物濃度の低いＮ−領
域８１は、Ｐ型シリコン半導体基板１の溝部９の側面に
形成された不純物濃度の高いＮ＋領域８に接し、半導体
基板表面に形成されている。ソース領域１５は、当然こ
の領域８１も含むので、この側面にある部分（８と８
１）の深さが、底面にある部分７の深さよりも深くなる
場合もある。しかし、不純物濃度の低い領域８１は、ソ
ース抵抗に与える影響は少なく、しかも、ショートチャ
ネル効果に対する影響も殆どないので、本発明におい
て、この側面部分の深さと底面部分の深さを比較する場
合は、この不純物濃度の低い領域８１は考慮しない。
域８１は、Ｐ型シリコン半導体基板１の溝部９の側面に
形成された不純物濃度の高いＮ＋領域８に接し、半導体
基板表面に形成されている。ソース領域１５は、当然こ
の領域８１も含むので、この側面にある部分（８と８
１）の深さが、底面にある部分７の深さよりも深くなる
場合もある。しかし、不純物濃度の低い領域８１は、ソ
ース抵抗に与える影響は少なく、しかも、ショートチャ
ネル効果に対する影響も殆どないので、本発明におい
て、この側面部分の深さと底面部分の深さを比較する場
合は、この不純物濃度の低い領域８１は考慮しない。
【００２３】本発明に係る半導体基板の溝部は、どの実
施例でも基板に垂直に形成していたが、このように限定
する理由は全くない。例えば、図６（ａ）、（ｂ）に示
すように、溝部の側面に多少の傾斜を持たせることは可
能である。図６（ａ）のような傾斜面にすれば、イオン
注入の際の入射角度を格別を大きくとる必要はないので
イオン注入がしやすく成る。
施例でも基板に垂直に形成していたが、このように限定
する理由は全くない。例えば、図６（ａ）、（ｂ）に示
すように、溝部の側面に多少の傾斜を持たせることは可
能である。図６（ａ）のような傾斜面にすれば、イオン
注入の際の入射角度を格別を大きくとる必要はないので
イオン注入がしやすく成る。
【００２４】また、ソース拡散層７、８を形成する手段
として、実施例ではイオン注入を用いたが、本発明はこ
の方法に限るものではなく、固相拡散法のような、既存
の他の方法を用いることができる。とくに、本発明のよ
うに、拡散する領域が前記溝部の側面のように薄い領域
であるような場合は、固相拡散法を用い、底面にイオン
注入法を用いると、効率よく領域を形成することができ
る。
として、実施例ではイオン注入を用いたが、本発明はこ
の方法に限るものではなく、固相拡散法のような、既存
の他の方法を用いることができる。とくに、本発明のよ
うに、拡散する領域が前記溝部の側面のように薄い領域
であるような場合は、固相拡散法を用い、底面にイオン
注入法を用いると、効率よく領域を形成することができ
る。
【００２５】他の手段として、溝部の底面のみにイオン
注入を行ない、その後、熱処理を行なって側面部にも拡
散を行なう方法もあるが、この方法なら１度に２つの部
分を同時に形成することができる。
注入を行ない、その後、熱処理を行なって側面部にも拡
散を行なう方法もあるが、この方法なら１度に２つの部
分を同時に形成することができる。
【００２６】以上のように実施例では、半導体基板とし
てｐ形シリコンを用いたが、これに限定されず、ｎ形で
もよく、他の半導体例えば、Ｇｅ、ＩｎＰ、ＧａＡｓな
ど既存のものに適用することは当然可能である。また、
本発明は、ＥＰＲＯＭやＥＥＰＲＯＭのような不揮発性
メモリ以外にもソース抵抗が低くくしかも短チャネル効
果を抑制することが期待されるデバイスには適用可能で
あることは勿論である。
てｐ形シリコンを用いたが、これに限定されず、ｎ形で
もよく、他の半導体例えば、Ｇｅ、ＩｎＰ、ＧａＡｓな
ど既存のものに適用することは当然可能である。また、
本発明は、ＥＰＲＯＭやＥＥＰＲＯＭのような不揮発性
メモリ以外にもソース抵抗が低くくしかも短チャネル効
果を抑制することが期待されるデバイスには適用可能で
あることは勿論である。
【００２７】本発明においては、ドレイン領域には溝が
形成されていない。一般に、ドレイン領域に溝を掘ると
拡散層が深くなってパンチスルー耐圧が落ちるし、不揮
発性メモリに用いた場合に電子注入効率が落ちるので、
この領域に溝を形成することは好ましいことではない。
形成されていない。一般に、ドレイン領域に溝を掘ると
拡散層が深くなってパンチスルー耐圧が落ちるし、不揮
発性メモリに用いた場合に電子注入効率が落ちるので、
この領域に溝を形成することは好ましいことではない。
【００２８】
【発明の効果】本発明は、以上のように、半導体基板の
共通ソ−ス領域に溝部を形成したことによって短チャネ
ル効果を抑制しながら共通ソ−ス領域の抵抗を下げるこ
とができるので半導体装置の集積度を効果的に向上させ
ることができる。また、本願発明の不揮発性半導体記憶
装置では電子注入効率を低下させることなく、共通ソー
ス領域の抵抗を下げることができ、その結果、フローテ
ィングゲートから共通ソース領域へ電子を引き抜く消去
時、消去スピードのばらつきを低減できて消去コントロ
ールを容易に行うことができる。さらに、このような不
揮発性半導体記憶装置を共通ソ−ス領域の２工程の形成
によって容易に製造することができる。
共通ソ−ス領域に溝部を形成したことによって短チャネ
ル効果を抑制しながら共通ソ−ス領域の抵抗を下げるこ
とができるので半導体装置の集積度を効果的に向上させ
ることができる。また、本願発明の不揮発性半導体記憶
装置では電子注入効率を低下させることなく、共通ソー
ス領域の抵抗を下げることができ、その結果、フローテ
ィングゲートから共通ソース領域へ電子を引き抜く消去
時、消去スピードのばらつきを低減できて消去コントロ
ールを容易に行うことができる。さらに、このような不
揮発性半導体記憶装置を共通ソ−ス領域の２工程の形成
によって容易に製造することができる。
【図１】本発明の実施例１を説明する断面図である。
【図２】本発明の実施例２を説明する断面図である。
【図３】本発明の実施例３を説明する断面図である。
【図４】本発明のＥＰＲＯＭの平面図である。
【図５】本発明のＥＰＲＯＭの平面図である。
【図６】本発明の半導体基板の溝部の断面図である。
【図７】本発明の実施例５を説明する断面図である。
【図８】半導体装置の比較例を示す断面図である。
１ 半導体基板（ｐ形シリコン） ２ 第一ゲート酸化膜 ３ フローティングゲート ４ 第二ゲート酸化膜 ５ コントロールゲート ６ ドレインｎ形領域 ７ 深いソース拡散層 ８ 浅いソース拡散層 ９ 溝部 １０ ソース領域（共通ソース領域） １１ シリコン酸化膜 １４ 素子分離領域 １５ ゲート電極 １６ シリサイド配線 ２１ 導電層（タングステン） ２２ シリコン酸化膜 ２３ 導電層（シリサイド） ３１ シリコン酸化膜 ８１ 不純物濃度の低い領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 21/336 H01L 27/115 H01L 29/78 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 表面に溝部を設けた半導体基板と、前記
溝部に沿って形成された共通ソ−ス領域と、前記半導体
基板の表面の、前記共通ソ−ス領域と離れた領域に各々
離れて形成された複数のドレイン領域と、前記半導体基
板における前記共通ソ−ス領域と各ドレイン領域間上に
各々形成された複数のスタックトゲ−ト電極とを含む複
数の不揮発性メモリセルとを具備し、前記複数のドレイ
ン領域表面は、前記半導体基板表面と同一平面に形成さ
れ、前記共通ソ−ス領域は、前記溝部の側面に形成され
た部分の溝部表面からの深さが、前記共通ソ−ス領域の
前記溝部の底面に形成された部分の溝部表面からの深さ
より浅いことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記共通ソ−ス領域は、基板表面に、前
記溝部の側面に形成された部分の不純物濃度より不純物
濃度の低い領域を有することを特徴とする請求項１に記
載の不揮発性半導体記憶装置。 - 【請求項３】 前記溝部の内部表面には導電層が形成さ
れていることを特徴とする請求項１又は２に記載の不揮
発性半導体記憶装置。 - 【請求項４】 前記導電層は、前記共通ソ−ス領域の前
記溝部の側面に形成された部分とは、非接触の状態にあ
ることを特徴とする請求項３に記載の不揮発性半導体記
憶装置。 - 【請求項５】 前記複数のメモリセルの共通ソ−ス領域
は、１本のライン部分を有すること特徴とする請求項１
乃至請求項４のいずれかに記載の不揮発性半導体記憶装
置。 - 【請求項６】 前記複数のメモリセルの共通ソ−ス領域
は、１本の配線で接続されていることを特徴とする請求
項１乃至請求項４のいずれかに記載の不揮発性半導体記
憶装置。 - 【請求項７】 半導体基板に溝部を形成する工程と、前
記溝部の底面への不純物の導入と、側面への不純物の導
入を別工程で行って前記溝部に沿って、前記溝部の側面
に沿って形成された部分の前記溝部表面からの深さがそ
の底部に形成された部分の前記溝部表面からの深さより
浅い共通ソ−ス領域を形成する工程と、表面が前記半導
体基板表面と同一の平面である複数のドレイン領域を形
成する工程と、前記半導体基板における前記共通ソ−ス
領域と各ドレイン領域間部分上に各々形成された複数の
ゲ−ト電極を形成する工程とを具備し、これらの工程に
より前記半導体基板に複数のメモリセルを形成すること
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項８】 表面に溝部を設けた半導体基板と、前記
溝部に沿って形成された共通ソ−ス領域と、前記半導体
基板の表面の、前記共通ソ−ス領域と離れた領域に各々
離れて形成された複数のドレイン領域と、前記半導体基
板における前記共通ソ−ス領域と各ドレイン領域間上に
各々形成された複数のゲ−ト電極とを含む複数のＭＯＳ
型トランジスタを具備し、前記複数のドレイン領域表面
は、前記半導体基板表面と同一の平面上に形成され、前
記共通ソ−ス領域は、前記溝部の側面に形成された部分
の溝部表面からの深さが、前記共通ソ−ス領域の前記溝
部の底面に形成された部分の溝部表面からの深さより浅
いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412813A JP2957283B2 (ja) | 1990-12-06 | 1990-12-06 | 不揮発性半導体記憶装置及びその製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412813A JP2957283B2 (ja) | 1990-12-06 | 1990-12-06 | 不揮発性半導体記憶装置及びその製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04209573A JPH04209573A (ja) | 1992-07-30 |
| JP2957283B2 true JP2957283B2 (ja) | 1999-10-04 |
Family
ID=18521577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2412813A Expired - Lifetime JP2957283B2 (ja) | 1990-12-06 | 1990-12-06 | 不揮発性半導体記憶装置及びその製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957283B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8604517B2 (en) | 2011-02-04 | 2013-12-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device for suppressing deterioration in junction breakdown voltage and surface breakdown voltage of transistor |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3431647B2 (ja) | 1992-10-30 | 2003-07-28 | 株式会社半導体エネルギー研究所 | 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法 |
| US5297082A (en) * | 1992-11-12 | 1994-03-22 | Micron Semiconductor, Inc. | Shallow trench source eprom cell |
| JP3246447B2 (ja) * | 1998-07-21 | 2002-01-15 | 日本電気株式会社 | 不揮発性半導体メモリ装置の製造方法 |
| JP3147108B2 (ja) * | 1999-01-20 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US6828199B2 (en) * | 2001-12-20 | 2004-12-07 | Advanced Micro Devices, Ltd. | Monos device having buried metal silicide bit line |
| US7301193B2 (en) * | 2004-01-22 | 2007-11-27 | Spansion Llc | Structure and method for low Vss resistance and reduced DIBL in a floating gate memory cell |
| US7170130B2 (en) * | 2004-08-11 | 2007-01-30 | Spansion Llc | Memory cell with reduced DIBL and Vss resistance |
| JPWO2006035503A1 (ja) * | 2004-09-29 | 2008-05-15 | スパンション エルエルシー | 半導体装置および半導体装置の製造方法 |
| JP4585027B2 (ja) * | 2009-09-09 | 2010-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5597672B2 (ja) * | 2011-05-23 | 2014-10-01 | フラッシュシリコン・インコーポレイテッド | フィールドサイドサブビットラインｎｏｒフラッシュアレイ及びその製造方法 |
| JP5529216B2 (ja) * | 2012-07-05 | 2014-06-25 | スパンション エルエルシー | 半導体装置および半導体装置の製造方法 |
-
1990
- 1990-12-06 JP JP2412813A patent/JP2957283B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8604517B2 (en) | 2011-02-04 | 2013-12-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device for suppressing deterioration in junction breakdown voltage and surface breakdown voltage of transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04209573A (ja) | 1992-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2670219B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JP3200497B2 (ja) | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法 | |
| US20060028868A1 (en) | Semiconductor device | |
| US7410871B2 (en) | Split gate type flash memory device and method for manufacturing same | |
| US20100096684A1 (en) | Semiconductor device and its manufacture method | |
| JP2000223676A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR20010030022A (ko) | 반도체 기억 장치와 그 제조 방법 | |
| JP2957283B2 (ja) | 不揮発性半導体記憶装置及びその製造方法及び半導体装置 | |
| US6855599B2 (en) | Fabrication method of a flash memory device | |
| JP4354596B2 (ja) | 半導体記憶装置の製造方法及び半導体記憶装置 | |
| JP2819975B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2964969B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP3516616B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| JP4819215B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6791139B2 (en) | Semiconductor memory and method for fabricating the same | |
| JP3426039B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6803273B1 (en) | Method to salicide source-line in flash memory with STI | |
| JP2002231832A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP4245223B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2925005B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20040217411A1 (en) | Non-volatile semiconductor memory device and manufacturing method therefor | |
| JP2000357754A (ja) | Ｓｔｉを有するフラッシュメモリ内にソースラインをサリサイド化する方法 | |
| KR100802076B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| JP3469255B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100723 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110723 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110723 Year of fee payment: 12 |