JP2957283B2 - 不揮発性半導体記憶装置及びその製造方法及び半導体装置 - Google Patents

不揮発性半導体記憶装置及びその製造方法及び半導体装置

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JP2957283B2
JP2957283B2 JP2412813A JP41281390A JP2957283B2 JP 2957283 B2 JP2957283 B2 JP 2957283B2 JP 2412813 A JP2412813 A JP 2412813A JP 41281390 A JP41281390 A JP 41281390A JP 2957283 B2 JP2957283 B2 JP 2957283B2
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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体基板にソ−ス、
ドレイン領域およびこれらの領域間に挟まれたチャネル
領域上に絶縁膜を介してゲ−ト電極を設けた複数のMO
S型トランジスタを備えた不揮発性半導体装置及び半導
体装置のソ−ス領域の構造及び不揮発性半導体記憶装置
の製造方法に関するものである。
【0002】
【従来の技術】IC、LSIなどの半導体装置の高集積
化が進むに連れて、その微細化による様々な影響が現れ
る。例えば、半導体基板にソース、ドレイン領域および
これらの領域間に挟まれたチャネル領域上に絶縁膜を介
してゲート電極を設けたMOS構造のトランジスタの場
合には、例えば、実効チャネル長が短チャネル効果があ
らわれるまでに短くなると、しきい値電圧VTH等に影
響を及ぼす。そこで、実効チャネル長を効果的に維持す
るために、例えば、ソース領域などの拡散層を浅く形成
する必要がある。このようにすれば拡散層の横方向の拡
散は少ないので実効チャネル長は維持出来るが、拡散層
のシート抵抗は増大してしまう。ソース領域の抵抗が大
きいと駆動能力は低下するし、トランジスタをONした
場合にソース電位を安定に固定することは出来ない。
【0003】上記の様なことは、トランジスタを連続的
に結合して用いるセルアレイ、例えば、EPROM、フ
ラッシュEEPROMといった不揮発性メモリ等につい
ても言える事である。
【0004】EPROMセルアレイを例にとり、図4の
模式平面図を参照する。ここでは、ゲート酸化膜などの
絶縁膜は、表示を略している。図のように、p形シリコ
ン半導体基板1上にスタックト型ゲート電極15を備え
たメモリセルが多数接続されている。各セルのソース領
域(拡散層)10は、1本の拡散層(共通ソース拡散層
という)からなり、ソースラインとして存在している。
このソースラインは、幾つかのセル毎に、金属配線層を
通して接地されている。ドレイン領域6に繋がるドレイ
ン端子は直接金属配線層を用いている。このメモリセル
も高集積化に伴ってソースラインの深さは勿論幅も狭
く、およそ0.6μm程度になっている。この場合でも
ソース抵抗が上がると、書き込みスピードが低下した
り、読みだし電流量の低下といった性能の劣化が認めら
れるようになる。さらに、上記のように、このメモリ
は、幾つかのセル毎に接地されているが、その接地線に
接続されている前記金属配線層の近くに接続されている
セルと、遠くに接続されているセルではソース抵抗値が
異なる。各セルのソース領域の抵抗が大きければそれだ
けその差は広がってセルの位置による特性の違いが大き
くなる。
【0005】前述したフラッシュEEPROM等、とく
に、各セル間の特性バラツキを最小限に抑制する必要の
あるデバイスでは、セルの位置によって特性が変わるの
は、大きな問題である。ソース領域に高電位を印加して
フローティングゲートから電子をソースラインに引き抜
く場合に、ソース抵抗の差はそのまま消去スピードのバ
ラツキを発生させるので、消去コントロールが難しくな
る。
【0006】
【発明が解決しようとする課題】前述のように、半導体
装置の微細化が進むにつれて半導体装置内のトランジス
タの実効チャネル長が短くなり、それを防ぐために、ソ
ース領域などの拡散層を浅くすればその抵抗が大きくな
ってしまうという問題があった。
【0007】本発明は、このような事情によって成され
たものであり、トランジスタの実効チャネル長を短くし
なくてもソース拡散層の抵抗を小さくすることができる
構造の半導体装置およびその製造方法を提供するもので
ある。
【0008】
【課題を解決するための手段】前述した課題を解決する
ために、本発明の不揮発性半導体記憶装置は、表面に溝
部を設けた半導体基板と、前記溝部に沿って形成された
共通ソ−ス領域と、前記半導体基板の表面の、前記共通
ソ−ス領域と離れた領域に各々離れて形成された複数の
ドレイン領域と、前記半導体基板における前記共通ソ−
ス領域と各ドレイン領域間上に各々形成された複数のス
タックトゲ−ト電極とを含む複数のメモリセルとを具備
し、前記複数のドレイン領域表面は、前記半導体基板表
面と同一の平面に形成され、前記共通ソ−ス領域は、前
記溝部の側面に形成された部分の溝部表面からの深さ
が、前記共通ソ−ス領域の前記溝部の底面に形成された
部分の溝部表面からの深さより浅いことを特徴としてい
る。
【0009】前記共通ソ−ス領域は、基板表面に、前記
溝部の側面に形成された部分の不純物濃度より不純物濃
度の低い領域を有するようにしても良い。前記溝部の内
部表面には導電層が形成されているようにしても良い。
【0010】前記導電層は、前記共通ソ−ス領域の前記
溝部の側面に形成された部分とは、非接触の状態にある
ようにしても良い。前記複数のメモリセルの共通ソ−ス
領域は、1本のライン部分を有するようにしても良い。
前記複数のメモリセルの共通ソ−ス領域は、1本の配線
で接続されているようにしても良い。
【0011】本発明の不揮発性半導体記憶装置の製造方
法は、半導体基板に溝部を形成する工程と、前記溝部の
底面への不純物の導入と、側面への不純物の導入を別工
程で行って前記溝部に沿って、前記溝部の側面に沿って
形成された部分の前記溝部表面からの深さがその底部に
形成された部分の前記溝部表面からの深さより浅い共通
ソ−ス領域を形成する工程と、表面が前記半導体基板表
面と同一平面にある複数のドレイン領域を形成する工程
と、前記半導体基板における前記共通ソ−ス領域と各ド
レイン領域間部分上に各々形成された複数のゲ−ト電極
を形成する工程とを具備し、これらの工程により複数の
メモリセルを前記半導体基板に形成することを特徴とし
ている。また、本発明の半導体装置は、表面に溝部を設
けた半導体基板と、前記溝部に沿って形成された共通ソ
−ス領域と、前記半導体基板の表面の、前記共通ソ−ス
領域と離れた領域に各々離れて形成された複数のドレイ
ン領域と、前記半導体基板における前記共通ソ−ス領域
と各ドレイン領域間上に各々形成された複数のゲ−ト電
極とを含む複数のMOS型トランジスタを具備し、前記
複数のドレイン領域表面は、前記半導体基板表面と同一
の平面上に形成され、前記共通ソ−ス領域は、前記溝部
の側面に形成された部分の溝部表面からの深さが、前記
共通ソ−ス領域の前記溝部の底面に形成された部分の溝
部表面からの深さより浅いことを特徴としている。
【0012】
【作用】半導体基板の共通ソ−ス領域が形成される部分
に溝部を形成し、その溝部の底面には接合の深い拡散層
を形成して抵抗を下げると同時に側面部は接合を浅くし
ているので、実効チャネル長が必要以上に短くなること
を防止できる。共通ソ−ス領域の溝部側面に不純物濃度
の低い領域が付加されていても、この領域は殆どショ−
トチャネル効果などに影響を与えないので、この作用効
果は変わらない。また、溝部に埋め込まれる導電層はソ
−ス拡散層の抵抗を下げることができるので、不揮発性
半導体記憶装置ではソース領域の抵抗が下げられるとフ
ローティングゲートからソース領域へ電子を引き抜く消
去の場合、消去スピードのバラツキを低減でき、消去コ
ントロールを容易にすることができる。さらに、不揮発
性半導体記憶装置の製造方法は、ソ−ス拡散層を形成す
る際に、側面部と底面部との2工程に分けて行うことが
できるのでその形成が容易になる。
【0013】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。実施例1 図1は、本実施例に係る半導体装置およびその製造工程
を示す断面図であり、図4は、その半導体装置の部分平
面図である。半導体装置としては、EPROMあるいは
フラッシュEEPROMなどスタックトゲート構造を有
するものについて説明する。図1(a)は、半導体装置
の断面図である。この図は、図4のA−A′部分の断面
図を示している。半導体基板1として、例えば、p形シ
リコンを用いる。半導体基板1の表面領域には、n形拡
散層6、10が形成されている。拡散層6がドレイン領
域であり、拡散層10がソース領域として用いられる。
基板表面は、シリコン酸化物などの絶縁膜で覆われてい
る。半導体基板1のゲート部には、第1ゲート絶縁膜
2、例えば、ポリシリコンなどのフローティグゲート
3、例えば、酸化シリコンなどからなる第2ゲート絶縁
膜4、ポリシリコンなどのコントロールゲート5からな
るスタックトゲート構造が形成されている。ソース領域
は、2つのスタックトゲート構造に挟まれており、この
領域には溝部9が形成されている。ソース領域は、この
溝部9の底部と側面に形成されており、底部には不純物
濃度が高く深いn形拡散層7、側面には、n形拡散層7
の溝部表面からの深さxより薄い、溝部表面からの深さ
yのn形拡散層8がそれぞれ形成されている。
【0014】このような構成にすれば、チャネル領域に
おけるソース領域は、n形拡散層8であり、この拡散層
は、所定の薄さで形成されるので実効チャネル長を必要
以上に短くするようなことはない。一方、ソース領域全
体の抵抗は、半導体基板の溝部の底部に形成された低抵
抗のn形拡散層7によって低抵抗が維持されている。実
施例におけるn形拡散層7のシート抵抗は、50Ω/□
程度であり、n形拡散層8は、150Ω/□程度であ
る。この溝部側面のn形拡散層8の深さyは、大き過ぎ
ると実効チャネル長を短くするので好ましくなく、ま
た、極端に小さくてもトランジスタ作用を奏さなくなる
ので適当ではない。したがって、この深さの最適な範囲
は、0.1〜0.05μmである。溝部底部のn形拡散
層7の深さは、所望の抵抗によって決められ、およそ
0.1μm以上の値を取ることができる。溝部の深さ
は、側面に形成されたn形拡散層8の長さに相当するも
のであり、あまり深くすると抵抗の増大を招くので好ま
しくなく、0.1〜0.3μm程度が適当である。
【0015】この半導体装置を形成するプロセスとして
は、種々考えられるが、その一例を、図1(b)〜
(c)を参照して説明する。まず、p形シリコン半導体
基板1上に、酸化シリコンからなるゲート絶縁膜2、4
を介してフローティングゲート3およびコントロールゲ
ート5を既存の技術を用いて形成する。ついで、フロー
ティングゲート3とその上の絶縁膜を介して形成されて
いるコントロールゲート5の一端に、自己整合的に溝部
9を形成する。勿論、自己整合法を利用する必要はな
く、ゲート端からある程度離れた位置に溝が形成されて
いても良い。ついで、半導体基板1の溝部9にたいして
垂直にAsを、例えば、5×1015cm−2、60K
eVでイオン注入する(図1(b))。ついで、半導体
基板を900℃、60分程度で加熱酸化をして注入され
たAsイオンを拡散して、深く抵抗の低いn形拡散層7
を形成する。この拡散層のシート抵抗は、50Ω/□程
度である。次に、溝部の側面からAsを、例えば、30
KeV、1×1015cm−2でイオン注入する。垂直
に対しておよそ0〜60°の範囲の角度でイオン注入を
行うが、この実施例では入射角度15°で行う。その後
の熱処理工程は、前の熱処理より低温、短時間に抑制し
て側面部の拡散領域を大きくしないようにしてn形拡散
層8を形成する。本発明のような構造を用いずにソース
接合を単に浅くすると、ソースラインの抵抗は約150
Ω/□以上となってしまうが、本発明では、約50Ω/
□のn形拡散層7が存在するので抵抗を低く下げること
ができる。
【0016】実施例2 次に、図2(a)、(b)を参照して本発明の実施例2
を説明する。ここでは、溝部9に導電層を設けてソース
領域のシート抵抗を小さくすることを特徴としている。
図2(a)は、導電層としてタングステン21を埋めこ
んだ例である。ここでは、シリコン酸化絶縁膜22をマ
スクとして、溝部がゲート端からある程度離れた位置に
形成されている。タングステンは、例えば、選択成長の
ような技術で埋め込まれる。これによって、ソース領域
のシート抵抗は、前の実施例よりもさらに下げられる。
【0017】導電層として、さらに、例えば、TiSi
のようなシリサイド層23を、いわゆるサリサイドプ
ロセス(self−aligned silicid
e)により溝部内に張り付けて抵抗をさげることもでき
る(図2(b))。導電層としては、上記以外にも、そ
のほかの高融点金属、Ti、Mo、Ni等やそれらのシ
リサイド等が用いられる。
【0018】実施例3 次に、図3を用いて本発明の実施例3を説明する。本発
明では、半導体基板に形成された溝部側面に接合が存在
している。その上、前の例では、高融点金属もしくはそ
のシリサイド層がその近傍の溝部内に形成されている
が、浅い接合なので、その接合は、シリサイド反応を起
こして側面部で破壊されやすくなる。図2(a)、
(b)に示される点線の部分がその場所である。そこ
で、この実施例では、溝部の側面のn形拡散層8上に、
例えば、シリコン酸化物のような絶縁膜31を形成して
おく。その上でソース領域の抵抗値を下げる導電層を形
成する。用いる材料は実施例と同じである。図3(a)
に示す例では、導電層としてタングステン21を溝部に
選択成長法によって埋め込んでいる。そして、図3
(b)では、サリサイドプロセスを使用して、高融点金
属のシリサイド層23を溝部内に形成する。このような
構造では、導電層がソース領域と接触する場所は、接合
の深さが深い拡散層7なので、接合破壊の危険性が少な
くなる。また、ソースラインの接合耐圧を十分高くして
おくことは、とくに、ソースラインに高電圧を加えてフ
ローティングゲートの電子を引き抜くようなデバイス、
例えば、フラッシュEEPROMにおいて重要である。
【0019】比較例として、図8にタングステン21を
用いた導電層をフローティングゲート側面の高さまで溝
部内に埋め込んだ例を示す。この場合に、フローティン
グゲート内の電子がタングステン層に抜けやすく成る可
能性が在るので、フローティングゲートを有するデバイ
スでは、タングステン層21は、図2(a)や図3
(a)のように半導体基板と同一かそれよりも低い位置
までしか存在しないような構造にすることが好ましい。
【0020】実施例4 実施例1〜3までは、いずれも複数のセルトランジスタ
のソース領域(共通ソース拡散層)10をソースライン
でまとめたセルアレイについて説明してきたが、この実
施例では各ソース領域10がそれぞれ独立した拡散層で
あるデバイスについて説明する。これを例えばフラッシ
ュEEPROMセルアレイに適用するには、各ソース領
域10をシリサイドなどの配線16で1つにまとめる。
前者は、その平面図を図4に示し、後者は、その平面図
を図5に示す。図のように、シリサイド配線16は、2
つのゲート電極15間に在り、ソース領域10とその間
の素子分離領域14上に配置されている。この配線16
と半導体基板1は、絶縁膜で隔てられており、ソース領
域と配線との接続は、絶縁膜に形成されたコンタクト孔
を介して行われが、この絶縁膜は、この図では略してあ
る。この構造の特徴は、シリサイド配線の抵抗が小さい
ので、前実施例のソースラインよりも低抵抗である事に
ある。
【0021】実施例5 図7を用いて、実施例5を説明する。ソ−ス領域に高い
電圧をかけて動作させる半導体装置は、一般に、ソ−ス
領域の耐圧を向上させるために、ソ−ス領域界面に接触
させて半導体基板の表面領域にソ−ス領域とは同じ導電
型の不純物濃度の低い領域を形成することがある。例え
ば、フラッシュEEPROMに、この領域がないと、ソ
−ス領域に高い電圧を印加したときに、ホ−ル(正孔)
がゲ−ト酸化膜中に注入され、これがトラップを形成し
て、酸化膜中を電子が移動し難くなり、読みだし/書き
込み可能回数の減少につながるようになる。
【0022】この図では、この不純物濃度の低いN
域81は、P型シリコン半導体基板1の溝部9の側面に
形成された不純物濃度の高いN領域8に接し、半導体
基板表面に形成されている。ソース領域15は、当然こ
の領域81も含むので、この側面にある部分(8と8
1)の深さが、底面にある部分7の深さよりも深くなる
場合もある。しかし、不純物濃度の低い領域81は、ソ
ース抵抗に与える影響は少なく、しかも、ショートチャ
ネル効果に対する影響も殆どないので、本発明におい
て、この側面部分の深さと底面部分の深さを比較する場
合は、この不純物濃度の低い領域81は考慮しない。
【0023】本発明に係る半導体基板の溝部は、どの実
施例でも基板に垂直に形成していたが、このように限定
する理由は全くない。例えば、図6(a)、(b)に示
すように、溝部の側面に多少の傾斜を持たせることは可
能である。図6(a)のような傾斜面にすれば、イオン
注入の際の入射角度を格別を大きくとる必要はないので
イオン注入がしやすく成る。
【0024】また、ソース拡散層7、8を形成する手段
として、実施例ではイオン注入を用いたが、本発明はこ
の方法に限るものではなく、固相拡散法のような、既存
の他の方法を用いることができる。とくに、本発明のよ
うに、拡散する領域が前記溝部の側面のように薄い領域
であるような場合は、固相拡散法を用い、底面にイオン
注入法を用いると、効率よく領域を形成することができ
る。
【0025】他の手段として、溝部の底面のみにイオン
注入を行ない、その後、熱処理を行なって側面部にも拡
散を行なう方法もあるが、この方法なら1度に2つの部
分を同時に形成することができる。
【0026】以上のように実施例では、半導体基板とし
てp形シリコンを用いたが、これに限定されず、n形で
もよく、他の半導体例えば、Ge、InP、GaAsな
ど既存のものに適用することは当然可能である。また、
本発明は、EPROMやEEPROMのような不揮発性
メモリ以外にもソース抵抗が低くくしかも短チャネル効
果を抑制することが期待されるデバイスには適用可能で
あることは勿論である。
【0027】本発明においては、ドレイン領域には溝が
形成されていない。一般に、ドレイン領域に溝を掘ると
拡散層が深くなってパンチスルー耐圧が落ちるし、不揮
発性メモリに用いた場合に電子注入効率が落ちるので、
この領域に溝を形成することは好ましいことではない。
【0028】
【発明の効果】本発明は、以上のように、半導体基板の
共通ソ−ス領域に溝部を形成したことによって短チャネ
ル効果を抑制しながら共通ソ−ス領域の抵抗を下げるこ
とができるので半導体装置の集積度を効果的に向上させ
ることができる。また、本願発明の不揮発性半導体記憶
装置では電子注入効率を低下させることなく、共通ソー
ス領域の抵抗を下げることができ、その結果、フローテ
ィングゲートから共通ソース領域へ電子を引き抜く消去
時、消去スピードのばらつきを低減できて消去コントロ
ールを容易に行うことができる。さらに、このような不
揮発性半導体記憶装置を共通ソ−ス領域の2工程の形成
によって容易に製造することができる。
【図面の簡単な説明】
【図1】本発明の実施例1を説明する断面図である。
【図2】本発明の実施例2を説明する断面図である。
【図3】本発明の実施例3を説明する断面図である。
【図4】本発明のEPROMの平面図である。
【図5】本発明のEPROMの平面図である。
【図6】本発明の半導体基板の溝部の断面図である。
【図7】本発明の実施例5を説明する断面図である。
【図8】半導体装置の比較例を示す断面図である。
【符号の説明】
1 半導体基板(p形シリコン) 2 第一ゲート酸化膜 3 フローティングゲート 4 第二ゲート酸化膜 5 コントロールゲート 6 ドレインn形領域 7 深いソース拡散層 8 浅いソース拡散層 9 溝部 10 ソース領域(共通ソース領域) 11 シリコン酸化膜 14 素子分離領域 15 ゲート電極 16 シリサイド配線 21 導電層(タングステン) 22 シリコン酸化膜 23 導電層(シリサイド) 31 シリコン酸化膜 81 不純物濃度の低い領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/8247 H01L 21/336 H01L 27/115 H01L 29/78 H01L 29/788 H01L 29/792

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項1】 表面に溝部を設けた半導体基板と、前記
    溝部に沿って形成された共通ソ−ス領域と、前記半導体
    基板の表面の、前記共通ソ−ス領域と離れた領域に各々
    離れて形成された複数のドレイン領域と、前記半導体基
    板における前記共通ソ−ス領域と各ドレイン領域間上に
    各々形成された複数のスタックトゲ−ト電極とを含む複
    数の不揮発性メモリセルとを具備し、前記複数のドレイ
    ン領域表面は、前記半導体基板表面と同一平面に形成さ
    れ、前記共通ソ−ス領域は、前記溝部の側面に形成され
    た部分の溝部表面からの深さが、前記共通ソ−ス領域の
    前記溝部の底面に形成された部分の溝部表面からの深さ
    より浅いことを特徴とする不揮発性半導体記憶装置。
  2. 【請求項2】 前記共通ソ−ス領域は、基板表面に、前
    記溝部の側面に形成された部分の不純物濃度より不純物
    濃度の低い領域を有することを特徴とする請求項1に記
    載の不揮発性半導体記憶装置。
  3. 【請求項3】 前記溝部の内部表面には導電層が形成さ
    れていることを特徴とする請求項1又は2に記載の不揮
    発性半導体記憶装置。
  4. 【請求項4】 前記導電層は、前記共通ソ−ス領域の前
    記溝部の側面に形成された部分とは、非接触の状態にあ
    ることを特徴とする請求項3に記載の不揮発性半導体記
    憶装置。
  5. 【請求項5】 前記複数のメモリセルの共通ソ−ス領域
    は、1本のライン部分を有すること特徴とする請求項1
    乃至請求項4のいずれかに記載の不揮発性半導体記憶装
    置。
  6. 【請求項6】 前記複数のメモリセルの共通ソ−ス領域
    は、1本の配線で接続されていることを特徴とする請求
    項1乃至請求項4のいずれかに記載の不揮発性半導体記
    憶装置。
  7. 【請求項7】 半導体基板に溝部を形成する工程と、前
    記溝部の底面への不純物の導入と、側面への不純物の導
    入を別工程で行って前記溝部に沿って、前記溝部の側面
    に沿って形成された部分の前記溝部表面からの深さがそ
    の底部に形成された部分の前記溝部表面からの深さより
    浅い共通ソ−ス領域を形成する工程と、表面が前記半導
    体基板表面と同一の平面である複数のドレイン領域を形
    成する工程と、前記半導体基板における前記共通ソ−ス
    領域と各ドレイン領域間部分上に各々形成された複数の
    ゲ−ト電極を形成する工程とを具備し、これらの工程に
    より前記半導体基板に複数のメモリセルを形成すること
    を特徴とする不揮発性半導体記憶装置の製造方法。
  8. 【請求項8】 表面に溝部を設けた半導体基板と、前記
    溝部に沿って形成された共通ソ−ス領域と、前記半導体
    基板の表面の、前記共通ソ−ス領域と離れた領域に各々
    離れて形成された複数のドレイン領域と、前記半導体基
    板における前記共通ソ−ス領域と各ドレイン領域間上に
    各々形成された複数のゲ−ト電極とを含む複数のMOS
    型トランジスタを具備し、前記複数のドレイン領域表面
    は、前記半導体基板表面と同一の平面上に形成され、前
    記共通ソ−ス領域は、前記溝部の側面に形成された部分
    の溝部表面からの深さが、前記共通ソ−ス領域の前記溝
    部の底面に形成された部分の溝部表面からの深さより浅
    いことを特徴とする半導体装置。
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