JP2964969B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に電気的一括消去型の不揮発性半導体記憶
装置及びその製造方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、安価で一括
消去が可能なＥＥＰＲＯＭフラッシュメモリが知られて
いる。フラッシュメモリとしては様々な構造のものが提
案されているが、ひのひとつとして「ＩＥＤＭ９１ Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ 」の１１．５．１
（ｐ３１１〜３１４）に示されたものがある。
【０００３】そのＥＥＰＲＯＭフラッシュメモリの構造
を図５，図６，図７を用いて説明する。図６及び図７に
示されるメモリセル部は、図５のＡ−Ａ’線断面図であ
る。
【０００４】まず図６（ａ）に示されるように、Ｐ型シ
リコン基板１０１上に第２のシリコン酸化膜１０４と第
１の多結晶シリコン１０５とＯＮＯ膜１０８を順次形成
する。
【０００５】次に図６（ｂ）に示されるように、列方向
にストライプ状にＯＮＯ膜１０８と第１の多結晶シリコ
ン１０５を順次除去する。
【０００６】次に図７（ｃ）に示されるように、第１の
多結晶シリコン１０５とＯＮＯ膜１０８をマスクとし
て、Ｐ型シリコン基板１０１にイオン注入法によりヒ素
を注入する。これにより、ビット線となる埋込拡散層１
０６のＮ型拡散層領域が形成される。次に、ＣＶＤ法に
より第１のシリコン酸化膜１０４を第１の多結晶シリコ
ン１０５の間隔を完全に埋め込める膜厚以上の膜厚で成
長させる。引き続いて第１のシリコン酸化膜１０４を成
長した膜厚分の異方性のエッチングを施す。
【０００７】次に図７（ｄ）に示されるように、メモリ
セルのコントロールゲートとなる第２の多結晶シリコン
１０７を形成する。リソグラフィー工程を経たあと、行
方向にストライプ状に第２の多結晶シリコン１０７をエ
ッチングする。さらにＯＮＯ膜１０５と第１の多結晶シ
リコン１０５とを順次エッチングする。これにより、従
来のＥＥＰＲＯＭフラッシュメモリが製造される。
【０００８】また、特開平７−４５７９７号公報に示さ
れるように半導体基板に溝を形成し、その側面にメモリ
セルのチャネルを形成するという方法がある。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＥＥＰＲＯＭフラッシュメモリでは、メモリセルの微細
かが進むにつれてチャネル領域の幅が狭くなり、所望の
メモリセルのＯＮ電流が確保できなくなる。また、回路
的にメモリセルを４値以上の多値メモリにしようとする
と、従来（２値）より大きなメモリセルのＯＮ電流が必
要となる。このため、微細化を進めるにつれてメモリセ
ルの多値化が困難となる問題点があった。
【００１０】また、メモリセルが周辺トランジスタより
背が高いため、セル領域と周辺トランジスタ領域の段差
が大きく、これがリソグラフィー等の加工技術上の問題
となる。
【００１１】さらに特開平７−４５７９７号公報に開示
された技術でも、溝は形成しているが、その側面をチャ
ネルとしており、ＯＮ電流を増加させるには平面的にチ
ャネル幅を増加させる必要があり、微細化が困難であっ
た。
【００１２】本発明の目的は、実効的にチャネル幅を増
やし、ＯＮ電流を増加させるようにした不揮発性半導体
記憶装置及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性半導体記憶装置は、半導体基
板の一主面に形成した溝と、前記溝の所定の領域に埋設
したフローティングゲートと、前記フローティングゲー
トが埋設されていない領域の溝の底部及び側壁部に設け
た不純物拡散層と、前記フローティングゲート上に容量
膜を介して設けたコントロールゲートとを有し、前記フ
ローティングゲートが埋設された領域の溝の底部及び側
壁部をチャネルとして用いるものである。
【００１４】また本発明に係る不揮発性半導体記憶装置
の製造方法は、フローティングゲートを埋設した領域の
溝の底部及び側壁部をチャネルとして用いる不揮発性半
導体記憶装置の製造方法であって、半導体基板の一主面
に溝を形成する工程と、前記溝内に導電層を埋め込んで
所定の領域にフローティングゲートを形成する工程と、
フローティングゲートが設けられていない領域の溝の底
部及び側壁部に不純物拡散層を形成する工程と、前記フ
ローティングゲート上に容量膜を介してコントロールゲ
ートを形成する工程とを含むものである。
【００１５】また前記不純物拡散層は、フローティング
ゲートとなる導電層をパターニングした後に、不純物を
イオン注入により形成するものである。
【００１６】また前記不純物拡散層の埋め込み深さは、
前記溝の深さより深く設定するものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
【００１８】（実施形態１）図１〜図４は、本発明の実
施形態１を製造工程順に示す斜視図である。
【００１９】図において本発明の実施形態に係る不揮発
性半導体記憶装置は、半導体基板１０１と、第２の絶縁
膜１０４と、第１の導電層１０５と、不純物拡散層１０
６と、第３の絶縁膜１０８と、第２の導電層１０７とを
有している。
【００２０】半導体基板１０１は、主面に第１の絶縁膜
１０２が成膜され、列方向に溝１０３が形成されてい
る。第２の絶縁膜１０４は、溝１０３の底部と側壁部と
を被覆している。
【００２１】第１の導電層１０５は、フローティングゲ
ートとして用いられるものであって、溝１０３内に埋め
込まれ、上縁が溝１０３の開口縁よりも高い位置に突き
出ている。不純物拡散層１０６は、第１の導電層１０５
が設けられていない半導体基板１０１の主面，溝１０３
の底部と側面部に埋め込まれて形成され、ビット線，メ
モリセルのドレイン及びソースとして用いられるもので
ある。
【００２２】第３の絶縁膜１０８は、第１の導電層１０
５の側壁と上部を覆い、フローティングゲート（１０
５）とコントロールゲート（１０７）との間の容量膜と
なるものである。第２の導電膜１０７は、溝１０３と並
行に形成され、溝１０３内の第１の導電膜１０５を覆う
ものである。
【００２３】さらに本発明の実施形態１では、不純物拡
散層１０６にて構成されるメモリセルのドレイン及びソ
ース領域間で溝１０３の底部及び側壁側にチャネルを形
成したことを特徴とする。
【００２４】以下、本発明の実施形態１に係る不揮発性
半導体記憶装置の製造方法を工程順に示す。
【００２５】まず図１（ａ）に示すように、Ｐ型シリコ
ン基板１０１に周辺回路用ＣＭＯＳの形成のためにウェ
ルを形成し、フィールド酸化膜を形成し、かつ第１のシ
リコン酸化膜１０２を０．１μｍ程度成長させる。
【００２６】次に図１（ｂ）に示されるように、リソグ
ラフィー工程を経たのち、列方向にストライプ状に第１
のシリコン酸化膜１０２及びＰ型シリコン基板１０１に
順次異方性のエッチングを施す。これにより、Ｐ型シリ
コン基板１０１に溝１０３を形成する。
【００２７】次に図２（ｃ）に示すように、熱酸化を施
すことにより、Ｐ型シリコン基板１０１の溝１０３の底
部と側壁にトンネル酸化膜となる第２のシリコン酸化膜
１０４を０．０１μｍ程度形成する。
【００２８】次に図２（ｄ）に示すように、Ｐ型シリコ
ン基板１０１の溝１０３を完全に埋め込む膜厚に第１の
多結晶シリコン１０５を成長させる。続いて、第１の多
結晶シリコン１０５の膜厚分のエッチングを施し、溝１
０３内に第１の多結晶シリコン１０５を埋設する。
【００２９】続いて図３（ｅ）に示すように、リソグラ
フィー工程を経て、溝１０３とは直交する列方向に第１
の多結晶シリコン１０５をエッチングする。
【００３０】引き続いて図３（ｆ）に示すように第１の
シリコン酸化膜１０２にエッチングを施し、第１のシリ
コン酸化膜１０２を所定の領域から除去する。その後、
ソース又はドレイン領域となるＮ型の例えばヒ素のよう
な不純物を例えば４０ＫｅＶ，５×１０15ｃｍ-2のドー
ズ量で、真上及び溝１０３の側面に注入される用に斜め
よりイオン注入を行う。これにより、列方向にメモリセ
ルのソース、又はドレインとなり、かつビット線となる
埋め込み拡散層１０６を形成する。
【００３１】次に図４（ｇ）に示すように、熱酸化を施
すことにより、フローティングゲートとなる第１の多結
晶シリコン１０５の側壁及び上部とＰ型シリコン基板１
０１の表面に第３のシリコン酸化膜１０８を形成する。
【００３２】その後、全面にコントロールゲートとなる
第２の多結晶シリコン１０７を形成する。次に、リソグ
ラフィー工程を経て、溝１０３上に第２の多結晶シリコ
ン１０７が残るように、エッチングを施す。続いて、第
３のシリコン酸化膜１０８，第１の多結晶シリコン１０
５を順次エッチングする。
【００３３】その後、層間膜となる絶縁膜を形成し、ビ
ット線となる埋め込み拡散層１０６に、メモリセルアレ
イの端部でコンタクトホールを形成し、ビット線と並行
に形成された金属配線と電気的に接続する。こりによ
り、本発明のＥＥＰＲＯＭフラッシュメモリが製造され
る。
【００３４】書き込みは、コントロールゲート１０７に
１２Ｖ程度、ドレインに７Ｖ程度、ソース及び基板を０
Ｖとし、ドレイン近傍から発生するチャンネルホットエ
レクトロンにより、フローティングゲート１０５に電子
を注入する。また消去は、コントロールゲート１０７に
−１６Ｖ程度、全ビット線に５Ｖ程度印加することによ
り、フローティングゲート１０５からビット線に電子を
引き抜いて行う。
【００３５】（実施形態２）図８〜図１１は、本発明の
実施形態２を製造工程順に示す。
【００３６】本実施形態２が実施形態１と異なる点は、
ビット線，メモリセルのドレイン及びソースをなす埋め
込み拡散層１０６の埋め込み深さを溝１０３の深さより
深くしたことを特徴とするものである。本実施形態２に
よれば、副ビット線の抵抗を低減することができ、メモ
リチップの特性を向上することができる。
【００３７】以下、本発明の実施形態２に係る不揮発性
半導体記憶装置の製造方法を工程順に説明する。
【００３８】まず図８（ａ）に示すように、Ｐ型シリコ
ン基板１０１に周辺回路用ＣＭＯＳの形成のためにウェ
ルを形成し、フィールド酸化膜を形成し、かつ第１のシ
リコン酸化膜１０２を０．１μｍ程度成長する。
【００３９】次に図８（ｂ）に示すように、リソグラフ
ィー工程を経たのち、列方向にストライプ状に第１のシ
リコン酸化膜１０２及びＰ型シリコン基板１０１に順次
異方性のエッチングを施す。これにより、Ｐ型シリコン
基板１０１に溝１０３を形成する。
【００４０】次に図９（ｃ）に示すように、熱酸化を施
すことにより、Ｐ型シリコン基板１０１の溝１０３の底
部と側壁にトンネル酸化膜となる第２のシリコン酸化膜
１０４を０．０１μｍ程度形成する。
【００４１】次に図９（ｄ）に示すように、Ｐ型シリコ
ン基板１０１の溝１０３を完全に埋め込む膜厚に第１の
多結晶シリコン１０５を成長する。続いて、第１の多結
晶シリコン１０５の膜厚分のエッチングを施し、溝１０
３内に第１の多結晶シリコン１０５を埋設する。
【００４２】続いて図１０（ｅ）に示すように、リソグ
ラフィー工程を経て、溝１０３とは直交する列方向に第
１の多結晶シリコン１０５をエッチングする。
【００４３】引き続いて図１０（ｆ）に示すように、第
１のシリコン酸化膜１０２にエッチングを施し、第１の
シリコン酸化膜１０２を所定の領域から除去する。その
後、ソース又はドレイン領域となるＮ型の例えばヒ素の
ような不純物を例えば５×１０15ｃｍ-2のドーズ量で、
真上より溝１０３の深さ以上の深い拡散層が形成される
ようなエネルギーでイオン注入を行う。これにより、列
方向にメモリセルのソース、又はドレインとなり、かつ
ビット線となる埋め込み拡散層１０６を形成する。
【００４４】次に図１１（ｇ）に示すように、熱酸化を
施すことにより、フローティングゲートとなる第１の多
結晶シリコン１０５の側壁及び上部とＰ型シリコン基板
１０１の表面に第３のシリコン酸化膜１０８を形成す
る。
【００４５】その後、全面にコントロールゲートとなる
第２の多結晶シリコン１０７を形成する。次に、リソグ
ラフィー工程を経て、溝１０３上に第２の多結晶シリコ
ン１０７が残るように、エッチングを施す。続いて、第
３のシリコン酸化膜１０８，第１の多結晶シリコン１０
５を順次エッチングする。
【００４６】その後、層間膜となる絶縁膜を形成し、ビ
ット線となる埋め込み拡散層１０６に、メモリセルアレ
イの端部でコンタクトホールを形成し、ビット線と並行
に形成された金属配線と電気的に接続する。こりにより
本発明のＥＥＰＲＯＭフラッシュメモリが製造される。
【００４７】書き込みは、コントロールゲート１０７に
１２Ｖ程度、ドレインに７Ｖ程度、ソース及び基板を０
Ｖとし、ドレイン近傍から発生するチャンネルホットエ
レクトロンにより、フローティングゲート１０５に電子
を注入する。また消去は、コントロールゲート１０７に
−１６Ｖ程度、全ビット線に５Ｖ程度印加することによ
り、フローティングゲート１０５からビット線に電子を
引き抜いて行う。
【００４８】
【発明の効果】以上説明したように本発明によれば、半
導体基板に溝を形成し、その溝内にフローティングゲー
トを埋め込み、溝に沿ってコントロールゲートを形成す
ることにより、メモリセルのチャネル幅が実効的に従来
のものより広くなり、メモリセルのＯＮ電流を増加する
ことができ、これによりメモリセルの多値化を達成する
ことができる。
【００４９】また、フローティングゲートは、基板内に
埋め込まれた構造となるために、セル領域と周辺トラン
ジスタ領域の段差は低減され、リソグラフィー工程技術
等の製造マージンを増大することができる。
【００５０】さらに、埋め込み拡散層の深さを溝の深さ
よりも深く形成することにより、副ビット線の抵抗を低
減することができ、メモリチップの特性をさらに向上す
ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る不揮発性半導体記憶
装置の製造方法を工程順に示す斜視図である。
【図２】本発明の実施形態１に係る不揮発性半導体記憶
装置の製造方法を工程順に示す斜視図である。
【図３】本発明の実施形態１に係る不揮発性半導体記憶
装置の製造方法を工程順に示す斜視図である。
【図４】本発明の実施形態１に係る不揮発性半導体記憶
装置の製造方法を工程順に示す斜視図である。
【図５】従来例を示す平面図である。
【図６】従来例の製造方法を工程順に示す示す断面図で
ある。
【図７】従来例の製造方法を工程順に示す示す断面図で
ある。
【図８】本発明の実施形態２に係る不揮発性半導体記憶
装置の製造方法を工程順に示す斜視図である。
【図９】本発明の実施形態２に係る不揮発性半導体記憶
装置の製造方法を工程順に示す斜視図である。
【図１０】本発明の実施形態２に係る不揮発性半導体記
憶装置の製造方法を工程順に示す斜視図である。
【図１１】本発明の実施形態２に係る不揮発性半導体記
憶装置の製造方法を工程順に示す斜視図である。
【符号の説明】
１０１ Ｐ型シリコン基板 １０２ 第１のシリコン酸化膜 １０３ 溝 １０４ 第２のシリコン酸化膜 １０５ 第１の多結晶シリコン １０６ 埋め込み拡散層 １０７ 第２の多結晶シリコン １０８ 第３のシリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面に形成した溝と、前
    記溝の所定の領域に埋設したフローティングゲートと、
    前記フローティングゲートが埋設されていない領域の溝
    の底部及び側壁部に設けた不純物拡散層と、前記フロー
    ティングゲート上に容量膜を介して設けたコントロール
    ゲートとを有し、前記フローティングゲートが埋設された領域の溝の底部
    及び側壁部をチャネルとして用いる ことを特徴とする不
    揮発性半導体記憶装置。
  2. 【請求項２】 フローティングゲートを埋設した領域の
    溝の底部及び側壁部をチャネルとして用いる不揮発性半
    導体記憶装置の製造方法であって、 半導体基板の一主面に溝を形成する工程と、 前記溝内に導電層を埋め込んで所定の領域にフローティ
    ングゲートを形成する工程と、フローティングゲートが設けられていない領域の溝の底
    部及び側壁部に不純物拡散層を 形成する工程と、前記 フローティングゲート上に容量膜を介してコントロ
    ールゲートを形成する工程とを含むことを特徴とする不
    揮発性半導体記憶装置の製造方法。
  3. 【請求項３】 前記不純物拡散層は、フローティングゲ
    ートとなる導電層をパターニングした後に、不純物をイ
    オン注入により形成することを特徴とする請求項２に記
    載の不揮発性半導体記憶装置の製造方法。
  4. 【請求項４】 前記不純物拡散層の埋め込み深さは、前
    記溝の深さより深く設定するものであることを特徴とす
    る請求項３に記載の不揮発性半導体記憶装置の製造方
    法。
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