JP2964969B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
- Publication number
- JP2964969B2 JP2964969B2 JP8341454A JP34145496A JP2964969B2 JP 2964969 B2 JP2964969 B2 JP 2964969B2 JP 8341454 A JP8341454 A JP 8341454A JP 34145496 A JP34145496 A JP 34145496A JP 2964969 B2 JP2964969 B2 JP 2964969B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- floating gate
- memory device
- manufacturing
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 230000015654 memory Effects 0.000 description 29
- 239000010410 layer Substances 0.000 description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000001459 lithography Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
置に関し、特に電気的一括消去型の不揮発性半導体記憶
装置及びその製造方法に関する。
消去が可能なEEPROMフラッシュメモリが知られて
いる。フラッシュメモリとしては様々な構造のものが提
案されているが、ひのひとつとして「IEDM91 T
echnical Digest 」の11.5.1
(p311〜314)に示されたものがある。
を図5,図6,図7を用いて説明する。図6及び図7に
示されるメモリセル部は、図5のA−A’線断面図であ
る。
リコン基板101上に第2のシリコン酸化膜104と第
1の多結晶シリコン105とONO膜108を順次形成
する。
にストライプ状にONO膜108と第1の多結晶シリコ
ン105を順次除去する。
多結晶シリコン105とONO膜108をマスクとし
て、P型シリコン基板101にイオン注入法によりヒ素
を注入する。これにより、ビット線となる埋込拡散層1
06のN型拡散層領域が形成される。次に、CVD法に
より第1のシリコン酸化膜104を第1の多結晶シリコ
ン105の間隔を完全に埋め込める膜厚以上の膜厚で成
長させる。引き続いて第1のシリコン酸化膜104を成
長した膜厚分の異方性のエッチングを施す。
セルのコントロールゲートとなる第2の多結晶シリコン
107を形成する。リソグラフィー工程を経たあと、行
方向にストライプ状に第2の多結晶シリコン107をエ
ッチングする。さらにONO膜105と第1の多結晶シ
リコン105とを順次エッチングする。これにより、従
来のEEPROMフラッシュメモリが製造される。
れるように半導体基板に溝を形成し、その側面にメモリ
セルのチャネルを形成するという方法がある。
EEPROMフラッシュメモリでは、メモリセルの微細
かが進むにつれてチャネル領域の幅が狭くなり、所望の
メモリセルのON電流が確保できなくなる。また、回路
的にメモリセルを4値以上の多値メモリにしようとする
と、従来(2値)より大きなメモリセルのON電流が必
要となる。このため、微細化を進めるにつれてメモリセ
ルの多値化が困難となる問題点があった。
背が高いため、セル領域と周辺トランジスタ領域の段差
が大きく、これがリソグラフィー等の加工技術上の問題
となる。
された技術でも、溝は形成しているが、その側面をチャ
ネルとしており、ON電流を増加させるには平面的にチ
ャネル幅を増加させる必要があり、微細化が困難であっ
た。
やし、ON電流を増加させるようにした不揮発性半導体
記憶装置及びその製造方法を提供することにある。
め、本発明に係る不揮発性半導体記憶装置は、半導体基
板の一主面に形成した溝と、前記溝の所定の領域に埋設
したフローティングゲートと、前記フローティングゲー
トが埋設されていない領域の溝の底部及び側壁部に設け
た不純物拡散層と、前記フローティングゲート上に容量
膜を介して設けたコントロールゲートとを有し、前記フ
ローティングゲートが埋設された領域の溝の底部及び側
壁部をチャネルとして用いるものである。
の製造方法は、フローティングゲートを埋設した領域の
溝の底部及び側壁部をチャネルとして用いる不揮発性半
導体記憶装置の製造方法であって、半導体基板の一主面
に溝を形成する工程と、前記溝内に導電層を埋め込んで
所定の領域にフローティングゲートを形成する工程と、
フローティングゲートが設けられていない領域の溝の底
部及び側壁部に不純物拡散層を形成する工程と、前記フ
ローティングゲート上に容量膜を介してコントロールゲ
ートを形成する工程とを含むものである。
ゲートとなる導電層をパターニングした後に、不純物を
イオン注入により形成するものである。
前記溝の深さより深く設定するものである。
より説明する。
施形態1を製造工程順に示す斜視図である。
性半導体記憶装置は、半導体基板101と、第2の絶縁
膜104と、第1の導電層105と、不純物拡散層10
6と、第3の絶縁膜108と、第2の導電層107とを
有している。
102が成膜され、列方向に溝103が形成されてい
る。第2の絶縁膜104は、溝103の底部と側壁部と
を被覆している。
ートとして用いられるものであって、溝103内に埋め
込まれ、上縁が溝103の開口縁よりも高い位置に突き
出ている。不純物拡散層106は、第1の導電層105
が設けられていない半導体基板101の主面,溝103
の底部と側面部に埋め込まれて形成され、ビット線,メ
モリセルのドレイン及びソースとして用いられるもので
ある。
5の側壁と上部を覆い、フローティングゲート(10
5)とコントロールゲート(107)との間の容量膜と
なるものである。第2の導電膜107は、溝103と並
行に形成され、溝103内の第1の導電膜105を覆う
ものである。
散層106にて構成されるメモリセルのドレイン及びソ
ース領域間で溝103の底部及び側壁側にチャネルを形
成したことを特徴とする。
半導体記憶装置の製造方法を工程順に示す。
ン基板101に周辺回路用CMOSの形成のためにウェ
ルを形成し、フィールド酸化膜を形成し、かつ第1のシ
リコン酸化膜102を0.1μm程度成長させる。
ラフィー工程を経たのち、列方向にストライプ状に第1
のシリコン酸化膜102及びP型シリコン基板101に
順次異方性のエッチングを施す。これにより、P型シリ
コン基板101に溝103を形成する。
すことにより、P型シリコン基板101の溝103の底
部と側壁にトンネル酸化膜となる第2のシリコン酸化膜
104を0.01μm程度形成する。
ン基板101の溝103を完全に埋め込む膜厚に第1の
多結晶シリコン105を成長させる。続いて、第1の多
結晶シリコン105の膜厚分のエッチングを施し、溝1
03内に第1の多結晶シリコン105を埋設する。
フィー工程を経て、溝103とは直交する列方向に第1
の多結晶シリコン105をエッチングする。
シリコン酸化膜102にエッチングを施し、第1のシリ
コン酸化膜102を所定の領域から除去する。その後、
ソース又はドレイン領域となるN型の例えばヒ素のよう
な不純物を例えば40KeV,5×1015cm-2のドー
ズ量で、真上及び溝103の側面に注入される用に斜め
よりイオン注入を行う。これにより、列方向にメモリセ
ルのソース、又はドレインとなり、かつビット線となる
埋め込み拡散層106を形成する。
すことにより、フローティングゲートとなる第1の多結
晶シリコン105の側壁及び上部とP型シリコン基板1
01の表面に第3のシリコン酸化膜108を形成する。
第2の多結晶シリコン107を形成する。次に、リソグ
ラフィー工程を経て、溝103上に第2の多結晶シリコ
ン107が残るように、エッチングを施す。続いて、第
3のシリコン酸化膜108,第1の多結晶シリコン10
5を順次エッチングする。
ット線となる埋め込み拡散層106に、メモリセルアレ
イの端部でコンタクトホールを形成し、ビット線と並行
に形成された金属配線と電気的に接続する。こりによ
り、本発明のEEPROMフラッシュメモリが製造され
る。
12V程度、ドレインに7V程度、ソース及び基板を0
Vとし、ドレイン近傍から発生するチャンネルホットエ
レクトロンにより、フローティングゲート105に電子
を注入する。また消去は、コントロールゲート107に
−16V程度、全ビット線に5V程度印加することによ
り、フローティングゲート105からビット線に電子を
引き抜いて行う。
実施形態2を製造工程順に示す。
ビット線,メモリセルのドレイン及びソースをなす埋め
込み拡散層106の埋め込み深さを溝103の深さより
深くしたことを特徴とするものである。本実施形態2に
よれば、副ビット線の抵抗を低減することができ、メモ
リチップの特性を向上することができる。
半導体記憶装置の製造方法を工程順に説明する。
ン基板101に周辺回路用CMOSの形成のためにウェ
ルを形成し、フィールド酸化膜を形成し、かつ第1のシ
リコン酸化膜102を0.1μm程度成長する。
ィー工程を経たのち、列方向にストライプ状に第1のシ
リコン酸化膜102及びP型シリコン基板101に順次
異方性のエッチングを施す。これにより、P型シリコン
基板101に溝103を形成する。
すことにより、P型シリコン基板101の溝103の底
部と側壁にトンネル酸化膜となる第2のシリコン酸化膜
104を0.01μm程度形成する。
ン基板101の溝103を完全に埋め込む膜厚に第1の
多結晶シリコン105を成長する。続いて、第1の多結
晶シリコン105の膜厚分のエッチングを施し、溝10
3内に第1の多結晶シリコン105を埋設する。
ラフィー工程を経て、溝103とは直交する列方向に第
1の多結晶シリコン105をエッチングする。
1のシリコン酸化膜102にエッチングを施し、第1の
シリコン酸化膜102を所定の領域から除去する。その
後、ソース又はドレイン領域となるN型の例えばヒ素の
ような不純物を例えば5×1015cm-2のドーズ量で、
真上より溝103の深さ以上の深い拡散層が形成される
ようなエネルギーでイオン注入を行う。これにより、列
方向にメモリセルのソース、又はドレインとなり、かつ
ビット線となる埋め込み拡散層106を形成する。
施すことにより、フローティングゲートとなる第1の多
結晶シリコン105の側壁及び上部とP型シリコン基板
101の表面に第3のシリコン酸化膜108を形成す
る。
第2の多結晶シリコン107を形成する。次に、リソグ
ラフィー工程を経て、溝103上に第2の多結晶シリコ
ン107が残るように、エッチングを施す。続いて、第
3のシリコン酸化膜108,第1の多結晶シリコン10
5を順次エッチングする。
ット線となる埋め込み拡散層106に、メモリセルアレ
イの端部でコンタクトホールを形成し、ビット線と並行
に形成された金属配線と電気的に接続する。こりにより
本発明のEEPROMフラッシュメモリが製造される。
12V程度、ドレインに7V程度、ソース及び基板を0
Vとし、ドレイン近傍から発生するチャンネルホットエ
レクトロンにより、フローティングゲート105に電子
を注入する。また消去は、コントロールゲート107に
−16V程度、全ビット線に5V程度印加することによ
り、フローティングゲート105からビット線に電子を
引き抜いて行う。
導体基板に溝を形成し、その溝内にフローティングゲー
トを埋め込み、溝に沿ってコントロールゲートを形成す
ることにより、メモリセルのチャネル幅が実効的に従来
のものより広くなり、メモリセルのON電流を増加する
ことができ、これによりメモリセルの多値化を達成する
ことができる。
埋め込まれた構造となるために、セル領域と周辺トラン
ジスタ領域の段差は低減され、リソグラフィー工程技術
等の製造マージンを増大することができる。
よりも深く形成することにより、副ビット線の抵抗を低
減することができ、メモリチップの特性をさらに向上す
ることができる。
装置の製造方法を工程順に示す斜視図である。
装置の製造方法を工程順に示す斜視図である。
装置の製造方法を工程順に示す斜視図である。
装置の製造方法を工程順に示す斜視図である。
ある。
ある。
装置の製造方法を工程順に示す斜視図である。
装置の製造方法を工程順に示す斜視図である。
憶装置の製造方法を工程順に示す斜視図である。
憶装置の製造方法を工程順に示す斜視図である。
Claims (4)
- 【請求項1】 半導体基板の一主面に形成した溝と、前
記溝の所定の領域に埋設したフローティングゲートと、
前記フローティングゲートが埋設されていない領域の溝
の底部及び側壁部に設けた不純物拡散層と、前記フロー
ティングゲート上に容量膜を介して設けたコントロール
ゲートとを有し、前記フローティングゲートが埋設された領域の溝の底部
及び側壁部をチャネルとして用いる ことを特徴とする不
揮発性半導体記憶装置。 - 【請求項2】 フローティングゲートを埋設した領域の
溝の底部及び側壁部をチャネルとして用いる不揮発性半
導体記憶装置の製造方法であって、 半導体基板の一主面に溝を形成する工程と、 前記溝内に導電層を埋め込んで所定の領域にフローティ
ングゲートを形成する工程と、フローティングゲートが設けられていない領域の溝の底
部及び側壁部に不純物拡散層を 形成する工程と、前記 フローティングゲート上に容量膜を介してコントロ
ールゲートを形成する工程とを含むことを特徴とする不
揮発性半導体記憶装置の製造方法。 - 【請求項3】 前記不純物拡散層は、フローティングゲ
ートとなる導電層をパターニングした後に、不純物をイ
オン注入により形成することを特徴とする請求項2に記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項4】 前記不純物拡散層の埋め込み深さは、前
記溝の深さより深く設定するものであることを特徴とす
る請求項3に記載の不揮発性半導体記憶装置の製造方
法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8341454A JP2964969B2 (ja) | 1996-12-20 | 1996-12-20 | 不揮発性半導体記憶装置及びその製造方法 |
US08/935,538 US6060739A (en) | 1996-12-20 | 1997-09-23 | Non-volatile semiconductor memory device having a floating gate inside a grove |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8341454A JP2964969B2 (ja) | 1996-12-20 | 1996-12-20 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10189917A JPH10189917A (ja) | 1998-07-21 |
JP2964969B2 true JP2964969B2 (ja) | 1999-10-18 |
Family
ID=18346203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8341454A Expired - Fee Related JP2964969B2 (ja) | 1996-12-20 | 1996-12-20 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6060739A (ja) |
JP (1) | JP2964969B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100247862B1 (ko) * | 1997-12-11 | 2000-03-15 | 윤종용 | 반도체 장치 및 그 제조방법 |
JP3410949B2 (ja) * | 1998-02-12 | 2003-05-26 | 株式会社東芝 | 半導体装置 |
TW379453B (en) * | 1998-05-26 | 2000-01-11 | United Microelectronics Corp | Method of manufacturing buried gate |
DE69802509T2 (de) * | 1998-06-30 | 2002-07-18 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeicheranordnung mit Grabenisolation |
DE10233760B4 (de) * | 2002-07-25 | 2007-05-03 | Infineon Technologies Ag | SRAM-Speicherzelle mit Älzgräben und deren Array-Anordnung |
US6806531B1 (en) * | 2003-04-07 | 2004-10-19 | Silicon Storage Technology, Inc. | Non-volatile floating gate memory cell with floating gates formed in cavities, and array thereof, and method of formation |
US7288809B1 (en) * | 2003-12-16 | 2007-10-30 | Spansion Llc | Flash memory with buried bit lines |
JP2006253547A (ja) | 2005-03-14 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
US7342272B2 (en) | 2005-08-31 | 2008-03-11 | Micron Technology, Inc. | Flash memory with recessed floating gate |
US7554151B2 (en) * | 2005-11-03 | 2009-06-30 | Atmel Corporation | Low voltage non-volatile memory cell with electrically transparent control gate |
KR100723767B1 (ko) * | 2005-11-10 | 2007-05-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조방법 |
JP5301123B2 (ja) * | 2007-07-25 | 2013-09-25 | スパンション エルエルシー | 半導体装置及びその製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5534432A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Semiconductor device |
JP2662076B2 (ja) * | 1990-05-02 | 1997-10-08 | 松下電子工業株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
US5146426A (en) * | 1990-11-08 | 1992-09-08 | North American Philips Corp. | Electrically erasable and programmable read only memory with trench structure |
JPH05326970A (ja) * | 1992-04-02 | 1993-12-10 | Nec Corp | 不揮発性半導体記憶装置 |
JP3128364B2 (ja) * | 1992-11-13 | 2001-01-29 | 新日本製鐵株式会社 | 半導体装置及びその製造方法 |
US5460987A (en) * | 1994-12-27 | 1995-10-24 | United Microelectronics Corporation | Method of making field effect transistor structure of a diving channel device |
JP2862811B2 (ja) * | 1995-06-02 | 1999-03-03 | 岐阜プラスチック工業株式会社 | 管継手 |
-
1996
- 1996-12-20 JP JP8341454A patent/JP2964969B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-23 US US08/935,538 patent/US6060739A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6060739A (en) | 2000-05-09 |
JPH10189917A (ja) | 1998-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7195967B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
US5807778A (en) | Method of manufacturing shallow trench source EPROM cell | |
US7045413B2 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
JP3397903B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2964969B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US6855599B2 (en) | Fabrication method of a flash memory device | |
US5194929A (en) | Nonvolatile semiconductor memory and a memory of manufacturing the same | |
JP4354596B2 (ja) | 半導体記憶装置の製造方法及び半導体記憶装置 | |
US7016225B2 (en) | Four-bit non-volatile memory transistor and array | |
JP2819975B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2957283B2 (ja) | 不揮発性半導体記憶装置及びその製造方法及び半導体装置 | |
JP3075192B2 (ja) | 半導体装置の製造方法 | |
JP2913817B2 (ja) | 半導体メモリの製造方法 | |
EP1191597A2 (en) | Sidewall process to improve the flash memory cell performance | |
US6911704B2 (en) | Memory cell array with staggered local inter-connect structure | |
KR100952718B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
JP3821611B2 (ja) | 半導体装置の製造方法 | |
JP2882389B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2005531920A (ja) | トレンチトランジスタを有するnromメモリセルの製造方法 | |
US6803273B1 (en) | Method to salicide source-line in flash memory with STI | |
JP4109845B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2003297957A (ja) | 半導体装置及び半導体装置の製造方法 | |
US6376308B1 (en) | Process for fabricating an EEPROM device having a pocket substrate region | |
JP3152749B2 (ja) | 半導体装置の製造方法 | |
JP2864850B2 (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070813 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 11 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 11 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 14 |
|
LAPS | Cancellation because of no payment of annual fees |