JP4109845B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法 Download PDFInfo
- Publication number
- JP4109845B2 JP4109845B2 JP2001244556A JP2001244556A JP4109845B2 JP 4109845 B2 JP4109845 B2 JP 4109845B2 JP 2001244556 A JP2001244556 A JP 2001244556A JP 2001244556 A JP2001244556 A JP 2001244556A JP 4109845 B2 JP4109845 B2 JP 4109845B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- memory cell
- insulating film
- electrode material
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 134
- 238000000034 method Methods 0.000 title claims description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 230000015654 memory Effects 0.000 claims description 123
- 239000007772 electrode material Substances 0.000 claims description 100
- 239000012535 impurity Substances 0.000 claims description 90
- 230000002093 peripheral effect Effects 0.000 claims description 75
- 239000000758 substrate Substances 0.000 claims description 75
- 238000002955 isolation Methods 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 238000002513 implantation Methods 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 60
- 238000000206 photolithography Methods 0.000 description 17
- 239000000463 material Substances 0.000 description 13
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000001133 acceleration Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の属する技術分野】
本発明は、例えば不揮発性半導体記憶装置の製造方法に係わり、特にメモリセルトランジスタ及び周辺トランジスタのゲート電極及び周辺トランジスタの拡散層の形成方法に関する。
【0002】
【従来の技術】
一般に、フラッシュメモリ等の不揮発性メモリはチップ内部にメモリセルのほか、その動作に必要なセンスアンプ回路やロウデコーダ回路及び各種遅延回路、書き込み/消去用高電圧安定化回路等を周辺制御系回路として有する。したがって、これらの周辺回路を構成する抵抗、トランジスタ等の素子もチップ内部に形成されている。このような不揮発性メモリを形成する際、メモリセル、及び周辺回路を構成する素子等を同一のプロセスで形成し、製造工程の効率化が図られている。また、製造工程数をさらに削減し、より一層の製造コストの低減による効率化が要求される。
【0003】
システムLSIとの混載型、或いはシステムLSIとの接続性を考えた場合の不揮発性メモリにおいて、低消費電力、または高速動作が要求されるような周辺トランジスタとして、表面チャネル型のN型,P型MOS(Metal Oxide Semiconductor)トランジスタを組み合わせたCMOS回路が使用される。また、N型MOSトランジスタのゲート電極をN型多結晶シリコンで形成し、P型MOSトランジスタのゲート電極をP型多結晶シリコンで形成する。
【0004】
図21(a),(b)乃至図23(a),(b)は、NOR型或いはNAND型に代表されるフラッシュメモリの従来の製造方法の一例を順に示している。図21(b)は図21(a)と直交する方向を断面方向とする断面図である。同様に、図22(b),図23(b)は、図22(a),図23(b)と直交する方向を断面方向とする断面図である。
【0005】
図21(a),(b)に示すように、シリコンからなる半導体基板41上に、ゲート絶縁膜42、N型の不純物がドープされたN型の第1ゲート電極43a、シリコン窒化膜44を順次堆積する。次に、シリコン窒化膜44、N型の第1ゲート電極43a、第1のゲート絶縁膜42を貫通して半導体基板41内に至るトレンチを形成し、このトレンチをシリコン酸化膜で埋め込み、素子分離絶縁膜45を形成する。
【0006】
次に、図22(a),(b)に示すように、素子分離絶縁膜45の上部一部分を除去した後、シリコン窒化膜44を除去する。次に、メモリセル領域及びNMOS領域のみフォトレジスト46を形成する。次に、このフォトレジスト46をマスクとしてボロン等のP型不純物をN型の第1ゲート電極43aに注入し、P型の第1のゲート電極43bを形成する。
【0007】
次に、図23(a),(b)に示すように、上記フォトレジスト46を除去した後、半導体装置上の全面に第2のゲート絶縁膜47、第2のゲート電極48を形成する。次に、この第2のゲート絶縁膜47及び第2のゲート電極48エッチングしてメモリセルトランジスタ49の浮遊ゲートFG,制御ゲート電極CG、及びMOSトランジスタ50a,50bのゲート電極51a,51bを形成する。次に、メモリセルトランジスタ49、N型,P型MOSトランジスタ50a,50bのソース・ドレイン領域52,53a,53bをそれぞれ形成する。
【0008】
【発明が解決しようとする課題】
ところで、上記したように、従来はP型の第1のゲート電極43bを形成する際、N型の第1ゲート電極43aを形成し、このN型の第1ゲート電極43aのPMOS領域にP型の不純物を注入する。このため、以下のような問題を生じる。
【0009】
すなわち、N型の第1のゲート電極43aをP型にするために、N型の第1のゲート電極43aの不純物濃度の2倍以上の濃度のボロンを注入する必要がある。しかし、ボロンは原子番号が小さく、軽い原子であるため、後に行う熱拡散の際、大量に注入されたボロンが第1のゲート絶縁膜42を貫通して半導体基板41の表面に拡散する。このため、チャネル制御のために予め所定値とした半導体基板41表面の不純物濃度にならずにデバイス特性が変動する可能性が高い。
【0010】
通常、P型の電極材料に対してP(リン)或いはAs(砒素)を、その2倍以上の濃度イオン注入し、N型にする技術は見受けられる。一方、N型の電極材料に対してP型の不純物を注入する上記方法は、上記B(ボロン)の外方への拡散の問題があるため、あまり用いられない。しかし、例えばゲート酸化膜がB(ボロン)の拡散に対してバリア性が高いものであるなどの工夫があれば使用可能性がないわけではない。
【0011】
さらに、素子分離絶縁膜45を形成する際、トレンチを形成した後、シリコン酸化膜によってトレンチを充填する前に、通常、トレンチ内壁を熱酸化する。このとき、不純物がドープされた第1のゲート電極43aは、シリコンからなる半導体基板41より酸化速度が速い。このため、図24に示すように、トレンチの内側において、第1のゲート電極43aの側壁に形成された熱酸化膜54が、トレンチの側壁に形成された熱酸化膜55より突出する。このようなオーバーハング形状の溝に酸化膜を埋め込むと溝中央にシーム(seam)或いはボイド(void)と呼ばれる空隙が形成される。すると、後工程のゲート電極加工時に、この部分に電極材の一部が残り、隣接するゲート間が電気的に短絡してしまう不良事例を引き起こすことにつながる。
【0012】
本発明は、周辺回路に表面チャネル型のCMOSトランジスタを有する半導体記憶装置において、デバイス特性が変動することを防止可能であるとともに、効率的な不揮発性半導体記憶装置の製造方法を提供する。
【0013】
【課題を解決するための手段】
本発明の第1の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第1,第2トランジスタが形成される第1,第2周辺領域とを有する不揮発性半導体記憶装置において、前記メモリセル領域及び前記第1,第2周辺領域において、前記半導体基板上に第1ゲート絶縁膜、及び不純物がドープされていない第1ゲート電極材膜を順次形成する工程と、前記メモリセル領域及び前記第1,第2周辺領域において、前記第1ゲート絶縁膜、前記第1ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第1,第2周辺領域において、前記第1ゲート電極材膜上に、不純物がドープされていない第2ゲート電極材膜を形成する工程と、前記第2ゲート電極材膜の形成後、前記メモリセル領域及び前記第1,第2周辺領域において、前記第1,第2ゲート電極材膜をエッチングし、前記第1,2トランジスタのゲート構造を形成するとともに、前記第1,第2周辺領域において前記半導体基板の表面を一部露出させる工程と、前記第1,第2トランジスタの前記ゲート構造の形成の後、前記メモリセル領域の前記第2ゲート電極材膜と、前記第1周辺領域の前記第2ゲート電極材膜及び前記半導体基板の表面と、に第1導電型の不純物を注入し、前記第2周辺領域の前記第2ゲート電極材膜及び前記半導体基板の表面に第2導電型の不純物を注入する工程と、前記第1周辺領域及び前記第2周辺領域において前記不純物を注入後、熱処理により前記メモリセル領域、前記第1,第2周辺領域の前記第2ゲート電極材膜の不純物を前記メモリセル領域、前記第1,第2周辺領域の前記第1ゲート電極材膜に拡散させる工程と、前記不純物を前記第1ゲート電極材膜に拡散させた後、前記メモリセル領域において、前記第2ゲート電極材膜上に第2ゲート絶縁膜、導電膜を順次形成する工程と、前記第2ゲート絶縁膜及び前記導電膜を形成後、前記メモリセル領域において、前記導電膜、前記第2ゲート電極材膜、前記第2ゲート絶縁膜、前記第1ゲート電極材膜をエッチングして前記メモリセルトランジスタのゲート構造を形成する工程と、前記ゲート構造の形成後、前記メモリセル領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタのソース・ドレイン領域を形成する工程と、を具備する。
【0014】
本発明の第2の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第1,第2トランジスタが形成される第1,第2周辺領域とを有する不揮発性半導体記憶装置において、前記メモリセル領域及び前記第1,第2周辺領域において、前記半導体基板上に第1ゲート絶縁膜、及び不純物がドープされていないゲート電極材膜を順次形成する工程と、前記メモリセル領域及び前記第1,第2周辺領域において、前記第1ゲート絶縁膜、前記ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第1周辺領域において、前記ゲート電極材膜に第1導電型の不純物を注入し、前記第2周辺領域において、前記ゲート電極材膜に第2導電型の不純物を注入する工程と、前記第1周辺領域及び前記第2周辺領域において前記不純物を注入した後、前記メモリセル領域及び前記第1,第2周辺領域において、前記ゲート電極材膜上に第2ゲート絶縁膜を形成する工程と、前記第2ゲート絶縁膜の形成後、前記第1,第2周辺領域において、前記第2ゲート絶縁膜の一部を除去し、前記ゲート電極材膜に達する開口部を形成する工程と、前記開口部の形成後、前記第2ゲート絶縁膜上と、前記開口部内と、に導電膜を形成する工程と、前記導電膜の形成後、前記メモリセル領域及び前記第1,第2周辺領域において、前記導電膜、前記第2ゲート絶縁膜、前記ゲート電極材膜をエッチングして前記メモリセルトランジスタ及び前記第1,第2トランジスタのゲート構造を形成するとともに、前記半導体基板の表面を一部露出させる工程と、前記ゲート構造の形成後、前記メモリセル領域及び前記第1,第2周辺領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタ及び前記第1,第2トランジスタのソース・ドレイン領域を形成する工程と、を具備し、前記第1,第2トランジスタの前記ゲート構造を形成する工程は、前記第1,第2トランジスタにおいて前記ゲート電極材膜と前記導電膜とが、前記開口部を介して電気的に接続されるように、前記導電膜、前記第2ゲート絶縁膜、前記ゲート電極材膜をエッチングする。
【0016】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【0017】
【発明の実施の形態】
従来、セルトランジスタ及びトランジスタ等からなる周辺回路を有する半導体記憶装置において、以下のような製造方法が採用された。すなわち、不純物がドープされていないゲート電極材を形成し、後の工程でこのゲート電極材に不純物を注入して導電化した後、この導電化されたゲート電極材を用いてセルトランジスタ及び周辺トランジスタ等のゲート電極を形成する。
【0018】
このような方法は、フラッシュメモリを製造する際には採用されていなかった。これは、特にメモリセルトランジスタ部への不純物注入の際の加速エネルギー、及び注入量の調整が微妙であり、メモリセルデバイスの信頼性を確保することが難しいとされているためである。
【0019】
しかし、近時、製造技術及び制御技術の進歩により、上記方法をフラッシュメモリの製造方法に採用することが可能となってきた。このような方法を、図22を用いて簡単に説明する。
【0020】
図22において、まず、第1のゲート絶縁膜42上に、第1のゲート電極43aとして不純物がドープされていない多結晶シリコン等を形成する。次に、NMOS領域及びメモリセル領域の第1のゲート電極43aにN型不純物を注入することにより、メモリセル領域及びNMOS領域の第1のゲート電極43aを同時にN型の導電層とする。次に、PMOS領域の第1のゲート電極43aにP型不純物を注入することにより、PMOS領域の第1のゲート電極43aをP型の導電層とする。
【0021】
上記方法によれば、不純物がドープされていないゲート電極材にN型,P型不純物をそれぞれ注入するため、PMOS領域のN型の第1のゲート電極43aにP型不純物を注入する際に起こる上記問題を回避できる。したがって、表面チャネル型のCMOSトランジスタを有するフラッシュメモリの製造に好適である。さらに、トレンチ部を拡大した図24に示すような、不純物がドープされた多結晶シリコンとシリコンとの酸化速度の差が原因の熱酸化膜54が形成される問題も回避できる。
【0022】
しかしながら、上記方法によると、N型及びP型それぞれの不純物を注入する工程が必要であるため、半導体装置の製造工程数が増大する。このため、製造工程の効率化が図れない。
【0023】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【0024】
(第1の実施形態)
図1(a)は、本発明に係る不揮発性半導体記憶装置の第1の実施形態を示す断面図であり、図1(b)は図1(a)と直交する方向を断面方向とする断面図である。
【0025】
図1(a)に示すように、本発明に係る半導体記憶装置は、メモリセルを形成する複数のメモリセルトランジスタ1が形成されるメモリセル領域と、周辺回路を形成するN型MOSトランジスタ2aが形成されるNMOS領域と、P型MOSトランジスタ2bが形成されるPMOS領域と、を有する。
【0026】
図1(a)において、3は半導体基板であり、この半導体基板3の表面の一部から突出して、素子領域を分離する素子分離絶縁膜4が複数形成される。素子分離絶縁膜4相互間の半導体基板3上に、第1のゲート絶縁膜7が形成される。
【0027】
上記メモリセル領域において、上記第1のゲート絶縁膜7上に例えばN型の不純物が注入されたN型の第1のゲート電極8aが形成される。N型の第1のゲート電極8a上から素子分離絶縁膜4上に一部延在するように例えばN型の不純物が注入されたN型の第2のゲート電極9aが形成される。素子分離絶縁膜4の略中央上で、N型の第2のゲート電極9a相互間には素子分離絶縁膜4まで達する溝10が形成される。この溝10により第2のゲート電極9cは隣接するメモリセルトランジスタのそれと相互に分離される。
【0028】
上記NMOS領域において、上記第1のゲート絶縁膜7上に上記第1のゲート電極8aが形成される。また、P型MOS領域において、第1のゲート絶縁膜7上にP型不純物が注入されたP型の第1のゲート電極8bが形成される。N型及びP型の第1のゲート電極8a,8b上から素子分離絶縁膜4上に亘って第2のゲート電極9が形成される。この第2のゲート電極9は、NMOS領域にN型不純物が注入されたN型の第2のゲート電極9aと、PMOS領域にP型不純物が注入されたP型の第2のゲート電極9bと、からなる。
【0029】
上記第2のゲート電極9上、及び前記溝10の内壁に、例えば酸化膜、窒化膜、酸化膜(ONO膜)からなる第2のゲート絶縁膜11が形成される。メモリセル領域において、この第2のゲート絶縁膜11上に第3のゲート電極12が形成される。第3のゲート電極12上にシリサイド13が形成される。
【0030】
図1(b)に示すように、メモリセル領域において、半導体基板3上に複数のメモリセルトランジスタ1が形成される。メモリセルトランジスタ1は、半導体基板3の表面上に順次形成された第1,第2のゲート電極8a,9a、第2のゲート絶縁膜11、第3のゲート電極12と、第1のゲート電極8aに隣接して半導体基板3表面に形成されたソース・ドレイン領域5と、により構成される。第1,第2のゲート電極8a,9aはメモリセルトランジスタの浮遊ゲート電極FGとして機能し、第3のゲート電極12は制御ゲート電極CGとして機能する。第3のゲート電極12上にシリサイド13が形成される。
【0031】
また、NMOS領域において、半導体基板3上にN型MOSトランジスタ2aが形成される。このN型MOSトランジスタ2aは、半導体基板3表面上に順次形成された第1,第2のゲート電極8a,9aと第1のゲート電極8aに隣接して半導体基板3の表面に形成されたソース・ドレイン領域6aとにより構成される。第1,第2のゲート電極8a,9aはN型MOSトランジスタ2aのゲート電極Gaを構成する。第3のゲート電極12上にシリサイド13が形成される。
【0032】
また、PMOS領域において、半導体基板3上にP型MOSトランジスタ2bが形成される。このP型MOSトランジスタ2bは、半導体基板3表面上に順次形成された第1,第2のゲート電極8b,9bと第1のゲート電極8bに隣接して半導体基板3の表面に形成されたソース・ドレイン領域6bとにより構成される。第1,第2のゲート電極8b,9bはP型MOSトランジスタ2bのゲート電極Gbを構成する。第3のゲート電極12上にシリサイド13が形成される。
【0033】
上記第2のゲート絶縁膜11は、ゲート電極Ga,Gbの上面及び側面から、半導体基板3の表面に亘って形成される。
【0034】
図2(a),(b)乃至図11(a),(b)は上記構成の半導体記憶装置の製造方法を順に示している。図2(b)は、図2(a)と直交する方向を断面方向とする断面図であり、図3(b)は、図3(a)と直交する方向を断面方向とする断面図である。以下、同様に、図4(b)乃至図11(b)は、同図番号(a)と直交する方向を断面方向とする断面図である。以下、図2(a),(b)乃至図13(a),(b)を用いて、上記構成の本発明に係る半導体記憶装置の製造方法について説明する。
【0035】
図2(a),(b)に示すように、半導体基板3の表面に図示せぬウェルを形成し、メモリセル領域、NMOS領域、PMOS領域の半導体基板3表面に、チャネル制御に必要な所望のイオンを注入する。次に、半導体基板3上の全面に例えば熱酸化により第1のゲート絶縁膜7を形成する。次に、この第1のゲート絶縁膜7上の全面に、例えばCVD法を用いて、不純物がドープされていない例えばポリシリコンによる第1のゲート電極材膜8cを形成する。次に、この第1のゲート電極材膜8c上の全面に、例えばCVD法を用いて例えばシリコン窒化膜等のマスク材21を形成する。
【0036】
次に、図3(a),(b)に示すように、上記マスク材21上の全面に、図示せぬフォトレジストを形成し、このフォトレジストに、フォトリソグラフィ工程を用いて素子領域のパターンを転写する。次に、このフォトレジストをマスクとして例えばRIE法等の異方性エッチングにより、上記マスク材21、第1のゲート電極材膜8c、第1のゲート絶縁膜7、半導体基板3の一部をエッチングする。こうすることにより、マスク材21,第1のゲート電極材膜8c,第1のゲート絶縁膜7を貫通して半導体基板3に至るトレンチを形成する。次に、トレンチ内壁に熱酸化膜を形成した後、半導体装置上の全面に例えばCVD法により例えばシリコン酸化膜を堆積することによりトレンチがシリコン酸化膜により埋め込まれる。次に、マスク材21をストッパーとして、シリコン酸化膜を平坦化して素子分離絶縁膜4を形成する。尚、この後シリコン酸化膜を一部エッチバックし、素子分離絶縁膜4の高さを低くすることもできる。
【0037】
次に、図4(a),(b)に示すように、マスク材21を除去した後、半導体装置上の全面に例えばCVD法を用いて、不純物がドープされていない例えばポリシリコンによる第2のゲート電極材膜9cを形成する。
【0038】
次に、図5(a),(b)に示すように、半導体装置上の全面に図示せぬフォトレジスタを形成する。次に、フォトリソグラフィ工程を用いて、メモリセル領域の上記素子分離絶縁膜4上の略中央部に開口部を有するとともに、N型,P型MOSトランジスタ2a,2bのゲートパターンを有するパターンをフォトレジストに転写する。次に、このフォトレジストをマスクとして、例えばRIE法等の異方性エッチングを用いて、第1,第2のゲート電極材膜8c,9cをエッチングする。こうすることにより、図5(a)に示すように、セル領域において素子分離絶縁膜4上に溝10が形成されるとともに、周辺領域においてN型,P型MOSトランジスタ2a,2bのゲート構造が形成される。
【0039】
次に、フォトレジストを除去する。尚、上記フォトレジストを形成するに先立ち、第2のゲート電極9上に、例えばシリコン酸化膜またはシリコン窒化膜を堆積する工程を挿入することもできる。この場合、フォトレジストを除去する前に、これらシリコン酸化膜またはシリコン窒化膜を除去する。
【0040】
次に、図6(a),(b)に示すように、半導体装置上の全面にフォトレジスト22を形成する。次に、フォトリソグラフィ工程を用いて、メモリセル領域及びNMOS領域のみ開口部を有するパターンをフォトレジスト22に転写する。次に、このフォトレジスト22をマスクとして、例えば加速電圧が数十Kev、注入量が約1015cm−2の条件で、例えばリン(P)またはヒ素(As)等の不純物を半導体装置全面に注入する。こうすることによって、第2のゲート電極材膜9cに不純物が注入されることにより、メモリセル領域及びNMOS領域においてN型の第2のゲート電極9aが形成されるとともに、NMOS領域にソース・ドレイン領域6aが形成される。次に、フォトレジスト22を除去する。
【0041】
次に、図7(a),(b)に示すように、半導体装置上の全面にフォトレジスト23を形成する。次にフォトリソグラフィ工程を用いて、PMOS領域のみ開口部を有するパターンをフォトレジスト23に転写する。次に、このフォトレジスト23をマスクとして、例えば加速電圧が十数Kev、注入量が約1015cm−2の条件で、例えばボロン等の不純物を半導体装置全面に注入する。こうすることによって、第2のゲート電極材膜9cに不純物が注入されることにより、PMOS領域において、P型の第2のゲート電極9bが形成されるとともに、PMOS領域にソース・ドレイン領域6bが形成される。
【0042】
次に、図8(a),(b)に示すように、上記フォトレジスト23を除去した後、半導体装置を熱処理して、メモリセル領域及びNMOS領域において、N型の第2のゲート電極9a中の不純物を第1のゲート電極材膜8cに拡散させる。また、同時に、PMOS領域において、P型の第2のゲート電極9b中の不純物を第1のゲート電極材膜8cに拡散させる。こうすることにより、N型、P型の第1のゲート電極8a,8bが形成される。次に、半導体装置上の全面に例えばCVD法を用いて、厚さが例えば20nmの第2のゲート絶縁膜11を形成する。こうすることによって、メモリセル領域のN型の第2のゲート電極9a上、及び溝10内に第2のゲート絶縁膜11が形成される。また、N型MOSトランジスタ2a及びP型MOSトランジスタ2bのゲート電極Ga,Gbの上面、側面、及び露出した半導体基板3表面上に第2のゲート絶縁膜11が形成される。
【0043】
次に、図9(a),(b)に示すように、半導体装置上の全面に例えばCVD法を用いて、例えば不純物が注入された多結晶シリコンからなる第3のゲート電極材膜12aを形成する。次に、この第3のゲート電極材膜12a上に例えばCVD法またはスパッタリング法によりタングステンシリサイド(WSix)を堆積し、シリサイド13を形成する。
【0044】
次に、図10(a),(b)に示すように、半導体装置上の全面にフォトレジスト25を形成する。次に、フォトリソグラフィ工程を用いて、メモリセル領域以外に開口部を有するパターンをフォトレジスト25に転写する。次に、このフォトレジスト25をマスクとして用いて、上記シリサイド13及び第3のゲート電極材膜12aを上記第2のゲート絶縁膜11をストッパーとしてエッチングにより除去する。
【0045】
次に、図11(a),(b)に示すように、上記フォトレジスト25を除去する。次に、半導体装置上の全面にフォトレジスト26を形成する。次にフォトリソグラフィ工程を用いて、フォトレジスト26に、メモリセル領域にメモリセルのゲートパターンを転写する。次に、このフォトレジストをマスクとして、例えばRIE法等の異方性エッチングを用いて、上記シリサイド13,第3のゲート電極材膜12a、第2のゲート絶縁膜11、N型の第2,第1のゲート電極9a,8aをエッチングする。こうすることにより、メモリセルトランジスタ1の制御ゲート電極CG及び浮遊ゲート電極FGを形成する。この後、フォトレジストを除去する。
【0046】
次に、図1(a),(b)に示すように、N型,P型MOSトランジスタのゲート電極Ga,Gbの側壁に、例えば酸化膜等の図示せぬゲート側壁を形成する。次に、半導体装置上の全面に図示せぬフォトレジストを形成し、フォトリソグラフィ工程を用いて、このフォトレジストにメモリセル領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、不純物を注入してメモリセルトランジスタ1のソース・ドレイン領域5を形成する。この後、例えばCVD法を用いて、図示せぬ絶縁膜を半導体装置上の全面に堆積する。次に、この絶縁膜に、フォトリソグラフィ工程及びエッチングにより、図示せぬコンタクトホールを適宜形成する。次に、このコンタクトホールを例えばタングステン等の金属により埋め込み、図示せぬ配線を形成する。次に、絶縁膜上に周知の技術を用いて例えば金属による配線を形成し、素子として完成する。
【0047】
上記第1の実施形態によれば、不純物がドープされていない第1,第2のゲート電極材膜8c,9cを形成する。次に、この第1,第2のゲート電極材膜8c,9cをエッチングして、メモリセル領域において相互に隣接するメモリセルトランジスタ1を分離するためのスリット10を形成するとともに、NMOS,PMOS領域においてN型,P型MOSトランジスタ2a,2bのゲート構造を形成する。このため、リソグラフィ工程、エッチング工程を削減でき、製造工程数を削減できる。
【0048】
また、スリット10、及びNMOS,PMOSトランジスタのゲート構造を形成後、第2のゲート電極材膜9cにN型不純物を注入することによりN型の第2のゲート電極9aを形成して、この第2のゲート電極9aをメモリセルセルトランジスタ1の浮遊ゲートとして用い、NMOSトランジスタ2aのゲート電極Gaとして用いる。次に、第2のゲート電極材膜9cにP型不純物を注入することによりP型の第2のゲート電極9bを形成して、この第2のゲート電極9bをPMOSトランジスタ2bのゲート電極Gbとして用いる。このため、図22に示す従来のような、N型に第1のゲート電極43aにP型不純物を多量に注入して一部反対導電型とする工程を行うことが不要となる。したがって、P型不純物が半導体基板3まで注入される問題を回避できる。
【0049】
また、不純物がドープされていない第2のゲート電極9cに、N型,P型の不純物をそれぞれ注入しているため、不純物濃度の制御が容易である。したがって、本発明は、表面チャネル型のCMOSトランジスタの形成に最適である。
【0050】
さらに、トレンチの内壁に熱酸化膜を形成する際に、第1,第2のゲート電極材膜8c,9cに不純物がドープされていないので、トレンチの内壁の酸化膜の一部が突出することを防止できる。
【0051】
また、メモリセル領域及びNMOS領域の第2のゲート電極材膜9cにN型不純物を注入する際、同時にN型MOSトランジスタ2aのソース・ドレイン領域6aを形成し、PMOS領域の第2のゲート電極材膜9cにP型不純物を注入する際、同時にP型MOSトランジスタ2bのソース・ドレイン領域6bを形成する。このため、第2のゲート電極材膜9cに不純物を注入後、改めてソース・ドレイン領域6a,6bを注入する工程が不要となり、製造工程数を削減できる。
【0052】
(第2の実施形態)
上記第1の実施形態では、メモリセル領域において、各メモリセルトランジスタ1の第2のゲート電極9aの一部が素子分離絶縁膜4上に形成される。このため、この部分を考慮して素子分離絶縁膜4を形成する必要があり、素子分離絶縁膜4の幅をさらに小さくすることができない。したがって、半導体素子を微細化することが困難である。
【0053】
第2の実施形態は、不純物がドープされていないゲート電極材膜に、N型,P型不純物を注入する点は、第1の実施形態と同様である。しかし、メモリセルトランジスタの浮遊ゲート電極が、素子分離絶縁膜と自己整合的に形成される点と、メモリセルトランジスタ及びNMOS,PMOSトランジスタのゲート構造を同一の工程で形成する点と、が第1の実施形態と異なる。
【0054】
図12(a)は、本発明に係る不揮発性半導体記憶装置の第2の実施形態を示す断面図であり、図12(b)は図12(a)と直交する方向を断面方向とする断面図である。
【0055】
図12(a)に示すように、半導体基板3の表面の一部から突出して、素子分離絶縁膜4が複数形成される。素子分離絶縁膜4相互間の基板1上に、第1のゲート絶縁膜7が形成される。メモリセル領域及びNMOS領域の素子分離絶縁膜4相互間の半導体基板3表面上に、第1のゲート絶縁膜7を介してN型の第1のゲート電極8aが形成される。また、PMOS領域の素子分離絶縁膜4相互間の半導体基板3表面上に、第1のゲート絶縁膜7を介してP型の第1のゲート電極8bが形成される。第1のゲート電極8a,8bの上端は、素子分離絶縁膜4より高く形成される。
【0056】
上記N型,P型の第1のゲート電極8a,8b上から上記素子分離絶縁膜4上に亘って第2のゲート絶縁膜11が形成される。この第2のゲート絶縁膜11上に第3のゲート電極12が形成される。この第3のゲート電極12は、メモリセル領域と周辺領域との境界の素子分離絶縁膜4上に、素子分離絶縁膜4に達する溝31を有している。この溝31は、図示せぬ絶縁膜により埋め込まれる。第3のゲート電極12上にシリサイド32が形成される。
【0057】
図12(b)に示すように、メモリセル領域において、半導体基板3上に複数のメモリセルトランジスタ1が形成される。メモリセルトランジスタ1は、半導体基板3表面上に順次形成された第1のゲート電極8a、第2のゲート絶縁膜11、第3のゲート電極12と第1のゲート電極8aに隣接して半導体基板3表面に形成されたソース・ドレイン領域5とにより構成される。第1のゲート電極8aはメモリセルトランジスタの浮遊ゲート電極FGとして機能し、第3のゲート電極12は制御ゲート電極CGとして機能する。第3のゲート電極12上にシリサイド32が形成される。
【0058】
また、NMOS領域において、半導体基板3上にNMOSトランジスタ2aが形成される。このNMOSトランジスタ2aは、半導体基板上に順次形成された第1のゲート電極8a、第2のゲート絶縁膜11、第3のゲート電極12からなるゲート電極Gaとゲート電極Gaに隣接して半導体基板3の表面に形成されたソース・ドレイン領域6aとにより構成される。第2のゲート絶縁膜11は、ゲート電極Gaの略中央部に開口部33を有し、この開口部33を介して第1のゲート電極8aと第3のゲート電極12とが電気的に接続される。第3のゲート電極12上にシリサイド32が形成される。
【0059】
また、PMOS領域において、半導体基板3上にPMOSトランジスタ2bが形成される。このPMOSトランジスタ2bは、半導体基板上に順次形成された第1のゲート電極8b、第2のゲート絶縁膜11、第3のゲート電極12からなるゲート電極Gbとゲート電極Gbに隣接して半導体基板3の表面に形成されたソース・ドレイン領域6bとにより構成される。第2のゲート絶縁膜11は、ゲート電極Gbの略中央部に開口部33を有し、この開口部33を介して第1のゲート電極8bと第3のゲート電極12とが電気的に接続される。第3のゲート電極12上にシリサイド32が形成される。
【0060】
図13(a),(b)乃至図20(a),(b)は上記構成の半導体記憶装置の製造方法を順に示している。図13(b)は、図13(a)と直交する方向を断面方向とする断面図であり、図14(b)は、図14(a)と直交する方向を断面方向とする断面図である。以下、同様に、図15(b)乃至図20(b)は、同図番号(a)と直交する方向を断面方向とする断面図である。
【0061】
図13(a),(b)に示すように、半導体基板3の表面に図示せぬウェルを形成し、メモリセル領域、NMOS領域、PMOS領域の半導体基板3表面に、チャネル制御に必要な所望のイオンを注入する。次に、半導体基板3上の全面に例えば熱酸化により第1のゲート絶縁膜7を形成する。次に、この第1のゲート絶縁膜7上の全面に、例えばCVD法を用いて第1のゲート電極材膜8cを形成する。次に、この第1のゲート電極材膜8c上の全面に、例えばCVD法を用いて例えばシリコン窒化膜等のマスク材21を形成する。
【0062】
次に、図14(a),(b)に示すように、上記マスク材21上の全面に、図示せぬフォトレジストを形成し、このフォトレジストに、フォトリソグラフィ工程を用いて素子領域のパターンを転写する。次に、このフォトレジストをマスクとして例えばRIE法等の異方性エッチングにより、上記マスク材21、第1のゲート電極材膜8c、第1のゲート絶縁膜7、半導体基板3の一部をエッチングする。こうすることにより、マスク材21、第1のゲート電極材膜8c、第1のゲート絶縁膜7を貫通して半導体基板3に至るトレンチを形成する。次に、半導体装置上の全面に例えばCVD法により例えばシリコン酸化膜を堆積する。こうすることによりトレンチがシリコン酸化膜により埋め込まれる。次に、マスク材21をストッパーとして、シリコン酸化膜を平坦化し、素子分離絶縁膜4を形成する。
【0063】
次に、図15(a),(b)に示すように、上記素子分離絶縁膜4をエッチバックすることにより素子分離絶縁膜4の高さを低くした後、上記マスク材21を除去する。
【0064】
次に、図16(a),(b)に示すように、半導体装置上の全面にフォトレジスト34を形成する。次に、フォトリソグラフィ工程を用いて、このフォトレジスト34に、メモリセル領域及びNMOS領域に開口部を有するパターンを転写する。次に、このフォトレジスト34をマスクとして、例えば加速電圧が数十KeV、注入量が約1015cm−2の条件で、例えばリンまたはヒ素等の不純物を半導体装置全面に注入する。この結果、第1のゲート電極材膜8cに不純物が注入されることにより、メモリセル領域及びNMOS領域にN型の第1のゲート電極材膜8dを形成する。
【0065】
次に、図17(a),(b)に示すように、上記フォトレジスト34を除去した後、半導体装置上の全面にフォトレジスト35を形成する。次に、フォトリソグラフィ工程を用いて、このフォトレジスト35に、PMOS領域に開口部を有するパターンを転写する。次に、このフォトレジスト35をマスクとして、例えば加速電圧が十数KeV、注入量が約1015cm−2の条件で、例えばボロン等の不純物を半導体装置全面に注入する。この結果、第1のゲート電極材膜8cに不純物が注入されることにより、PMOS領域にP型の第1のゲート電極材膜8eを形成する。
【0066】
次に、図18(a),(b)に示すように、上記フォトレジスト35を除去した後、半導体装置上の全面に例えばCVD法を用いて、厚さが例えば20nmの第2のゲート絶縁膜11を形成する。こうすることによって、N型,P型の第1のゲート電極材膜8d,8e上から素子分離絶縁膜4上に亘って第2のゲート絶縁膜11が形成される。次に、第2のゲート絶縁膜11上に、図示せぬフォトレジストを形成する。次に、フォトリソグラフィ工程を用いて、フォトレジストに、MOSトランジスタ2a,2bのゲート構造が形成される領域の略中央部にそれぞれ開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、例えばRIE法等の異方性エッチングを用いて、第2のゲート絶縁膜11をエッチングする。こうすることにより、第2のゲート絶縁膜11に、前記フォトレジストに対応して開口部33を形成する。なお、この技術は、特願2000−291910に開示される。次に、フォトレジストを除去する。
【0067】
次に、図19(a),(b)に示すように、上記第2のゲート絶縁膜11上に第3のゲート電極材膜12aを形成する。このとき、この第3のゲート電極材膜12aにより上記開口部33が埋め込まれる。次に、この第3のゲート電極材膜12a上に例えばCVD法またはスパッタリング法によりタングステンシリサイドを堆積し、シリサイド32を形成する。
【0068】
次に、図20(a),(b)に示すように、半導体装置上の全面にフォトレジスタ36を形成する。次に、フォトリソグラフィ工程を用いて、このフォトレジスタ36に、メモリセルトランジスタ1、及びNMOS,PMOSトランジスタ2a,2bのゲートパターンと、メモリセル領域とNMOS領域との境界の素子分離絶縁膜4上の略中央部に開口部を有するパターンと、を転写する。次に、このフォトレジスト36をマスクとして、上記第3のゲート電極材膜12a、第2のゲート絶縁膜11、N型,P型の第1のゲート電極8d,8eを例えばRIE法等の異方性エッチングを用いてエッチングする。こうすることにより、メモリセルトランジスタ1の制御ゲート電極CG及び浮遊ゲート電極FGを形成するとともに、NMOS,PMOSトランジスタ2a,2bのゲート電極Ga,Gbを形成する。また同時に、メモリセル領域とNMOS領域との境界の素子分離絶縁膜4上の略中央部に溝31を形成する。
【0069】
次に、図12(a),(b)に示すように、上記フォトレジスト36を除去する。次に、NMOS,PMOSトランジスタのゲート電極Ga,Gbの側壁に、例えば酸化膜等の図示せぬゲート側壁を形成する。次に、半導体装置上の全面に図示せぬフォトレジストを形成し、フォトリソグラフィ工程を用いて、このフォトレジストにメモリセル領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、不純物を注入してメモリセルトランジスタ1のソース・ドレイン領域5を形成する。次に、このフォトレジストを除去する。
【0070】
次に、半導体装置上の全面に図示せぬフォトレジストを堆積する。次に、フォトリソグラフィ工程を用いて、このフォトレジストに、NMOS領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、例えばリン、ヒ素等の不純物を半導体装置全面に注入して、NMOSトランジスタ2aのソース・ドレイン領域6aを形成する。
【0071】
次に、半導体装置上の全面に図示せぬフォトレジストを堆積する。次に、フォトリソグラフィ工程を用いて、このフォトレジストに、PMOS領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、例えばボロン等の不純物を半導体装置全面に注入して、PMOSトランジスタ2bのソース・ドレイン領域6bを形成する。
【0072】
次に、例えばCVD法を用いて、図示せぬ絶縁膜を半導体装置上の全面に堆積する。次に、この絶縁膜に、フォトリソグラフィ工程及びエッチングにより、図示せぬコンタクトホールを適宜形成する。次に、このコンタクトホールを例えばタングステン等の金属により埋め込み、図示せぬ配線を形成する。次に、絶縁膜上に周知の技術を用いて例えば金属による配線を形成し、素子として完成する。
【0073】
上記第2の実施形態によれば、周辺回路に表面チャネル型のCMOSトランジスタを有する半導体記憶装置において、第1の実施形態と同様に、P型不純物を多量に注入する工程が不要となり、P型不純物が半導体基板3まで注入される問題を回避できる。さらに、熱拡散の際、トレンチ22の内壁の酸化膜の一部が突出することを防止できる。
【0074】
さらに、メモリセルトランジスタ1の浮遊ゲート電極FGを、素子分離絶縁膜4と自己整合的に形成するため、浮遊ゲート電極FGが素子分離絶縁膜4上に延出しない。このため、素子分離絶縁膜4を、浮遊ゲート電極FGの延出分を考慮することなく微細化できる。したがって、半導体素子をさらに小型化できる。
尚、上記実施形態において、図18に示すように、NMOS,PMOS領域の第2のゲート絶縁膜11に開口部33を形成し、この開口部33を介してN型,P型の第1のゲート電極材膜8d,8eと第3のゲート電極12を電気的に接続する製造工程とした。しかし、これに限らず、例えば、NMOS,PMOS領域の第2のゲート絶縁膜11を全て除去する工程とすることもできる。
【0075】
また、第1,第2の実施形態において、メモリセルトランジスタ1の浮遊ゲート電極をN型としたが、P型とすることもできる。この場合、メモリセル領域及びPMOS領域のゲート電極材膜8c,9cに同時にP型不純物を注入すればよい。
【0076】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【0077】
【発明の効果】
以上、詳述したように本発明によれば、不純物が半導体基板まで注入されることによって半導体基板表面の不純物濃度が変動することなく、製造工程を削減可能な不揮発性半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図1】本発明に係る不揮発性半導体記憶装置の第1の実施形態を示す断面図。
【図2】図1に示す不揮発性半導体記憶装置の製造方法を示す断面図。
【図3】図2に続く工程を示す断面図。
【図4】図3に続く工程を示す断面図。
【図5】図4に続く工程を示す断面図。
【図6】図5に続く工程を示す断面図。
【図7】図6に続く工程を示す断面図。
【図8】図7に続く工程を示す断面図。
【図9】図8に続く工程を示す断面図。
【図10】図9に続く工程を示す断面図。
【図11】図10に続く工程を示す断面図。
【図12】本発明に係る不揮発性半導体記憶装置の第2の実施形態を示す断面図。
【図13】図12に示す不揮発性半導体記憶装置の製造方法を示す断面図。
【図14】図13に続く工程を示す断面図。
【図15】図14に続く工程を示す断面図。
【図16】図15に続く工程を示す断面図。
【図17】図16に続く工程を示す断面図。
【図18】図17に続く工程を示す断面図。
【図19】図18に続く工程を示す断面図。
【図20】図19に続く工程を示す断面図。
【図21】不揮発性半導体記憶装置の従来の製造方法を示す断面図。
【図22】図21に続く工程を示す断面図。
【図23】図22に続く工程を示す断面図。
【図24】トレンチ部を拡大して示す断面図。
【符号の説明】
1…メモリセルトランジスタ、
2a,2b…NMOS,PMOSトランジスタ、
3…半導体基板、
4…素子分離絶縁膜、
5,6a,6b…ソース・ドレイン領域、
7,11…第1,第2のゲート絶縁膜、
8c,9c…第1,第2のゲート電極材膜、
8a,9a…N型の第1,第2のゲート電極、
9a,9b…P型の第1,第2のゲート電極、
12…第3のゲート電極、
13…シリサイド。
Claims (4)
- 半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第1,第2トランジスタが形成される第1,第2周辺領域とを有する不揮発性半導体記憶装置において、
前記メモリセル領域及び前記第1,第2周辺領域において、前記半導体基板上に第1ゲート絶縁膜、及び不純物がドープされていない第1ゲート電極材膜を順次形成する工程と、
前記メモリセル領域及び前記第1,第2周辺領域において、前記第1ゲート絶縁膜、前記第1ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第1,第2周辺領域において、前記第1ゲート電極材膜上に、不純物がドープされていない第2ゲート電極材膜を形成する工程と、
前記第2ゲート電極材膜の形成後、前記メモリセル領域及び前記第1,第2周辺領域において、前記第1,第2ゲート電極材膜をエッチングし、前記第1,2トランジスタのゲート構造を形成するとともに、前記第1,第2周辺領域において前記半導体基板の表面を一部露出させる工程と、
前記第1,第2トランジスタの前記ゲート構造の形成の後、前記メモリセル領域の前記第2ゲート電極材膜と、前記第1周辺領域の前記第2ゲート電極材膜及び前記半導体基板の表面と、に第1導電型の不純物を注入し、前記第2周辺領域の前記第2ゲート電極材膜及び前記半導体基板の表面に第2導電型の不純物を注入する工程と、
前記第1周辺領域及び前記第2周辺領域において前記不純物を注入後、熱処理により前記メモリセル領域、前記第1,第2周辺領域の前記第2ゲート電極材膜の不純物を前記メモリセル領域、前記第1,第2周辺領域の前記第1ゲート電極材膜に拡散させる工程と、
前記不純物を前記第1ゲート電極材膜に拡散させた後、前記メモリセル領域において、前記第2ゲート電極材膜上に第2ゲート絶縁膜、導電膜を順次形成する工程と、
前記第2ゲート絶縁膜及び前記導電膜を形成後、前記メモリセル領域において、前記導電膜、前記第2ゲート電極材膜、前記第2ゲート絶縁膜、前記第1ゲート電極材膜をエッチングして前記メモリセルトランジスタのゲート構造を形成する工程と、
前記ゲート構造の形成後、前記メモリセル領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタのソース・ドレイン領域を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第1,第2トランジスタが形成される第1,第2周辺領域とを有する不揮発性半導体記憶装置において、
前記メモリセル領域及び前記第1,第2周辺領域において、前記半導体基板上に第1ゲート絶縁膜、及び不純物がドープされていないゲート電極材膜を順次形成する工程と、
前記メモリセル領域及び前記第1,第2周辺領域において、前記第1ゲート絶縁膜、前記ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第1周辺領域において、前記ゲート電極材膜に第1導電型の不純物を注入し、前記第2周辺領域において、前記ゲート電極材膜に第2導電型の不純物を注入する工程と、
前記第1周辺領域及び前記第2周辺領域において前記不純物を注入した後、前記メモリセル領域及び前記第1,第2周辺領域において、前記ゲート電極材膜上に第2ゲート絶縁膜を形成する工程と、
前記第2ゲート絶縁膜の形成後、前記第1,第2周辺領域において、前記第2ゲート絶縁膜の一部を除去し、前記ゲート電極材膜に達する開口部を形成する工程と、
前記開口部の形成後、前記第2ゲート絶縁膜上と、前記開口部内と、に導電膜を形成する工程と、
前記導電膜の形成後、前記メモリセル領域及び前記第1,第2周辺領域において、前記導電膜、前記第2ゲート絶縁膜、前記ゲート電極材膜をエッチングして前記メモリセルトランジスタ及び前記第1,第2トランジスタのゲート構造を形成するとともに、前記半導体基板の表面を一部露出させる工程と、
前記ゲート構造の形成後、前記メモリセル領域及び前記第1,第2周辺領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタ及び前記第1,第2トランジスタのソース・ドレイン領域を形成する工程と、
を具備し、前記第1,第2トランジスタの前記ゲート構造を形成する工程は、前記第1,第2トランジスタにおいて前記ゲート電極材膜と前記導電膜とが、前記開口部を介して電気的に接続されるように、前記導電膜、前記第2ゲート絶縁膜、前記ゲート電極材膜をエッチングすることを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第1,第2トランジスタが形成される第1,第2周辺領域とを有する不揮発性半導体記憶装置において、
前記メモリセル領域及び前記第1,第2周辺領域において、前記半導体基板上に第1ゲート絶縁膜、及び不純物がドープされていないゲート電極材膜を順次形成する工程と、
前記メモリセル領域及び前記第1,第2周辺領域において、前記第1ゲート絶縁膜、前記ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第1周辺領域において、前記ゲート電極材膜に第1導電型の不純物を注入し、前記第2周辺領域において、前記ゲート電極材膜に第2導電型の不純物を注入する工程と、
前記第1周辺領域及び前記第2周辺領域において前記不純物を注入した後、前記メモリセル領域及び前記第1,第2周辺領域において、前記ゲート電極材膜上に第2ゲート絶縁膜を形成する工程と、
前記第2ゲート絶縁膜の形成後、前記第1,第2周辺領域の前記第2ゲート絶縁膜を除去する工程と、
前記第2ゲート絶縁膜の除去後、前記メモリセル領域の前記第2ゲート絶縁膜上と、前記第1,第2周辺領域の前記ゲート電極材上と、に導電膜を形成する工程と、
前記導電膜の形成後、前記メモリセル領域及び前記第1,第2周辺領域において、前記導電膜、前記第2ゲート絶縁膜、前記ゲート電極材膜をエッチングして前記メモリセルトランジスタ及び前記第1,第2トランジスタのゲート構造を形成するとともに、前記半導体基板の表面を一部露出させる工程と、
前記ゲート構造の形成後、前記メモリセル領域及び前記第1,第2周辺領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタ及び前記第1,第2トランジスタのソース・ドレイン領域を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記素子分離絶縁膜を形成後、この素子分離絶縁膜を一部エッチングして高さを低くする工程をさらに具備することを特徴とする請求項1乃至3いずれか1項に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001244556A JP4109845B2 (ja) | 2001-08-10 | 2001-08-10 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001244556A JP4109845B2 (ja) | 2001-08-10 | 2001-08-10 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003060091A JP2003060091A (ja) | 2003-02-28 |
JP4109845B2 true JP4109845B2 (ja) | 2008-07-02 |
Family
ID=19074467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001244556A Expired - Fee Related JP4109845B2 (ja) | 2001-08-10 | 2001-08-10 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4109845B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100537278B1 (ko) * | 2003-09-05 | 2005-12-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
JP2005203471A (ja) * | 2004-01-14 | 2005-07-28 | Nec Electronics Corp | 半導体装置の製造方法 |
KR100538884B1 (ko) * | 2004-03-30 | 2005-12-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
JP2008244009A (ja) * | 2007-03-26 | 2008-10-09 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JP2015053373A (ja) * | 2013-09-06 | 2015-03-19 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2001
- 2001-08-10 JP JP2001244556A patent/JP4109845B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003060091A (ja) | 2003-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7045413B2 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
US5946558A (en) | Method of making ROM components | |
US6159795A (en) | Low voltage junction and high voltage junction optimization for flash memory | |
JP2002118177A (ja) | 半導体装置及びその製造方法 | |
JP3253552B2 (ja) | 半導体装置の製造方法 | |
KR100201451B1 (ko) | 불휘발성 기억장치 | |
JP3093096B2 (ja) | 不揮発性メモリの製造方法 | |
JP2002033406A (ja) | フラッシュメモリセルの製造方法 | |
JP2913817B2 (ja) | 半導体メモリの製造方法 | |
JP3075192B2 (ja) | 半導体装置の製造方法 | |
JP2004363443A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR100521371B1 (ko) | 소노스형 비휘발성 메모리 및 그 제조 방법 | |
JPH10189917A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP4109845B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP4266089B2 (ja) | 半導体記憶装置の製造方法 | |
KR100952718B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
JP2005093458A (ja) | 半導体装置およびその製造方法 | |
JPH1032243A (ja) | 半導体装置の製造方法 | |
US20030157758A1 (en) | Non-volatile semiconductor memory device and manufacturing method therefor | |
US7190019B2 (en) | Integrated circuits with openings that allow electrical contact to conductive features having self-aligned edges | |
JPH11297863A (ja) | コンタクトレスアレイ構成の不揮発性メモリおよびその製造方法 | |
JP3242320B2 (ja) | 半導体記憶装置の製造方法 | |
JPH08139314A (ja) | 半導体装置およびその製造方法 | |
KR100202115B1 (ko) | 느타리 버섯 재배용 분말 종균 제조법 | |
JP2003031770A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050311 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080310 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080401 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080407 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |