JPH10189917A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Abstract
ル幅を増やし、ON電流を増加させる。 【解決手段】 シリコン基板101に溝103を形成
し、溝103にフローティングゲートとなる第1の多結
晶シリコン105を形成する。次に、溝103と直交す
る方向にイオン注入法により、メモリセルのドレイン及
びソースとなり、またビット線となる埋め込み拡散層1
06を形成する。また、溝103を覆うように、コント
ロールゲートとなる第2の多結晶シリコン107を形成
する。
Description
置に関し、特に電気的一括消去型の不揮発性半導体記憶
装置及びその製造方法に関する。
消去が可能なEEPROMフラッシュメモリが知られて
いる。フラッシュメモリとしては様々な構造のものが提
案されているが、ひのひとつとして「IEDM91 T
echnical Digest 」の11.5.1
(p311〜314)に示されたものがある。
を図5,図6,図7を用いて説明する。図6及び図7に
示されるメモリセル部は、図5のA−A’線断面図であ
る。
リコン基板101上に第2のシリコン酸化膜104と第
1の多結晶シリコン105とONO膜108を順次形成
する。
にストライプ状にONO膜108と第1の多結晶シリコ
ン105を順次除去する。
多結晶シリコン105とONO膜108をマスクとし
て、P型シリコン基板101にイオン注入法によりヒ素
を注入する。これにより、ビット線となる埋込拡散層1
06のN型拡散層領域が形成される。次に、CVD法に
より第1のシリコン酸化膜104を第1の多結晶シリコ
ン105の間隔を完全に埋め込める膜厚以上の膜厚で成
長させる。引き続いて第1のシリコン酸化膜104を成
長した膜厚分の異方性のエッチングを施す。
セルのコントロールゲートとなる第2の多結晶シリコン
107を形成する。リソグラフィー工程を経たあと、行
方向にストライプ状に第2の多結晶シリコン107をエ
ッチングする。さらにONO膜105と第1の多結晶シ
リコン105とを順次エッチングする。これにより、従
来のEEPROMフラッシュメモリが製造される。
れるように半導体基板に溝を形成し、その側面にメモリ
セルのチャネルを形成するという方法がある。
EEPROMフラッシュメモリでは、メモリセルの微細
かが進むにつれてチャネル領域の幅が狭くなり、所望の
メモリセルのON電流が確保できなくなる。また、回路
的にメモリセルを4値以上の多値メモリにしようとする
と、従来(2値)より大きなメモリセルのON電流が必
要となる。このため、微細化を進めるにつれてメモリセ
ルの多値化が困難となる問題点があった。
背が高いため、セル領域と周辺トランジスタ領域の段差
が大きく、これがリソグラフィー等の加工技術上の問題
となる。
された技術でも、溝は形成しているが、その側面をチャ
ネルとしており、ON電流を増加させるには平面的にチ
ャネル幅を増加させる必要があり、微細化が困難であっ
た。
やし、ON電流を増加させるようにした不揮発性半導体
記憶装置及びその製造方法を提供することにある。
め、本発明に係る不揮発性半導体記憶装置は、溝と、フ
ローティングゲートと、コントロールゲートと、メモリ
セルのチャネルとを有する不揮発性半導体記憶装置であ
って、溝は、半導体基板の主面に形成された凹陥部であ
り、フローティングゲートは、半導体基板の溝内に埋め
込まれたものであり、コントロールゲートは、容量膜を
介してフローティングゲート上に積層形成されたもので
あり、メモリセルのチャネルは、メモリのドレイン及び
ソース間で溝の底部及び側壁部に渡って形成されたもの
である。
の製造方法は、溝形成工程と、フローティングゲート形
成工程と、チャネル形成工程と、コントロールゲート形
成工程とを有する不揮発性半導体記憶装置の製造方法で
あって、溝形成工程は、半導体基板の主面に溝を形成す
る処理であり、フローティングゲート形成工程は、半導
体基板の溝内に導電層を埋め込み、該導電層にてフロー
ティングゲートを形成する処理であり、チャネル形成工
程は、フローティングゲートが設けられていない半導体
基板の溝に沿って不純物を注入し、その不純物拡散層に
よりメモリセルのチャネルを形成する処理であり、コン
トロールゲート形成工程は、フローティングゲート上に
容量膜を介してコントロールゲートを積層形成する処理
である。
ゲートとなる導電層をパターニングした後に、不純物を
高エネルギー注入により形成する。
前記溝の深さより深く設定するものである。
より説明する。
施形態1を製造工程順に示す斜視図である。
性半導体記憶装置は、半導体基板101と、第2の絶縁
膜104と、第1の導電層105と、不純物拡散層10
6と、第3の絶縁膜108と、第2の導電層107とを
有している。
102が成膜され、列方向に溝103が形成されてい
る。第2の絶縁膜104は、溝103の底部と側壁部と
を被覆している。
ートとして用いられるものであって、溝103内に埋め
込まれ、上縁が溝103の開口縁よりも高い位置に突き
出ている。不純物拡散層106は、第1の導電層105
が設けられていない半導体基板101の主面,溝103
の底部と側面部に埋め込まれて形成され、ビット線,メ
モリセルのドレイン及びソースとして用いられるもので
ある。
5の側壁と上部を覆い、フローティングゲート(10
5)とコントロールゲート(107)との間の容量膜と
なるものである。第2の導電膜107は、溝103と並
行に形成され、溝103内の第1の導電膜105を覆う
ものである。
散層106にて構成されるメモリセルのドレイン及びソ
ース領域間で溝103の底部及び側壁側にチャネルを形
成したことを特徴とする。
半導体記憶装置の製造方法を工程順に示す。
ン基板101に周辺回路用CMOSの形成のためにウェ
ルを形成し、フィールド酸化膜を形成し、かつ第1のシ
リコン酸化膜102を0.1μm程度成長させる。
ラフィー工程を経たのち、列方向にストライプ状に第1
のシリコン酸化膜102及びP型シリコン基板101に
順次異方性のエッチングを施す。これにより、P型シリ
コン基板101に溝103を形成する。
すことにより、P型シリコン基板101の溝103の底
部と側壁にトンネル酸化膜となる第2のシリコン酸化膜
104を0.01μm程度形成する。
ン基板101の溝103を完全に埋め込む膜厚に第1の
多結晶シリコン105を成長させる。続いて、第1の多
結晶シリコン105の膜厚分のエッチングを施し、溝1
03内に第1の多結晶シリコン105を埋設する。
フィー工程を経て、溝103とは直交する列方向に第1
の多結晶シリコン105をエッチングする。
シリコン酸化膜102にエッチングを施し、第1のシリ
コン酸化膜102を所定の領域から除去する。その後、
ソース又はドレイン領域となるN型の例えばヒ素のよう
な不純物を例えば40KeV,5×1015cm-2のドー
ズ量で、真上及び溝103の側面に注入される用に斜め
よりイオン注入を行う。これにより、列方向にメモリセ
ルのソース、又はドレインとなり、かつビット線となる
埋め込み拡散層106を形成する。
すことにより、フローティングゲートとなる第1の多結
晶シリコン105の側壁及び上部とP型シリコン基板1
01の表面に第3のシリコン酸化膜108を形成する。
第2の多結晶シリコン107を形成する。次に、リソグ
ラフィー工程を経て、溝103上に第2の多結晶シリコ
ン107が残るように、エッチングを施す。続いて、第
3のシリコン酸化膜108,第1の多結晶シリコン10
5を順次エッチングする。
ット線となる埋め込み拡散層106に、メモリセルアレ
イの端部でコンタクトホールを形成し、ビット線と並行
に形成された金属配線と電気的に接続する。こりによ
り、本発明のEEPROMフラッシュメモリが製造され
る。
12V程度、ドレインに7V程度、ソース及び基板を0
Vとし、ドレイン近傍から発生するチャンネルホットエ
レクトロンにより、フローティングゲート105に電子
を注入する。また消去は、コントロールゲート107に
−16V程度、全ビット線に5V程度印加することによ
り、フローティングゲート105からビット線に電子を
引き抜いて行う。
実施形態2を製造工程順に示す。
ビット線,メモリセルのドレイン及びソースをなす埋め
込み拡散層106の埋め込み深さを溝103の深さより
深くしたことを特徴とするものである。本実施形態2に
よれば、副ビット線の抵抗を低減することができ、メモ
リチップの特性を向上することができる。
半導体記憶装置の製造方法を工程順に説明する。
ン基板101に周辺回路用CMOSの形成のためにウェ
ルを形成し、フィールド酸化膜を形成し、かつ第1のシ
リコン酸化膜102を0.1μm程度成長する。
ィー工程を経たのち、列方向にストライプ状に第1のシ
リコン酸化膜102及びP型シリコン基板101に順次
異方性のエッチングを施す。これにより、P型シリコン
基板101に溝103を形成する。
すことにより、P型シリコン基板101の溝103の底
部と側壁にトンネル酸化膜となる第2のシリコン酸化膜
104を0.01μm程度形成する。
ン基板101の溝103を完全に埋め込む膜厚に第1の
多結晶シリコン105を成長する。続いて、第1の多結
晶シリコン105の膜厚分のエッチングを施し、溝10
3内に第1の多結晶シリコン105を埋設する。
ラフィー工程を経て、溝103とは直交する列方向に第
1の多結晶シリコン105をエッチングする。
1のシリコン酸化膜102にエッチングを施し、第1の
シリコン酸化膜102を所定の領域から除去する。その
後、ソース又はドレイン領域となるN型の例えばヒ素の
ような不純物を例えば5×1015cm-2のドーズ量で、
真上より溝103の深さ以上の深い拡散層が形成される
ようなエネルギーでイオン注入を行う。これにより、列
方向にメモリセルのソース、又はドレインとなり、かつ
ビット線となる埋め込み拡散層106を形成する。
施すことにより、フローティングゲートとなる第1の多
結晶シリコン105の側壁及び上部とP型シリコン基板
101の表面に第3のシリコン酸化膜108を形成す
る。
第2の多結晶シリコン107を形成する。次に、リソグ
ラフィー工程を経て、溝103上に第2の多結晶シリコ
ン107が残るように、エッチングを施す。続いて、第
3のシリコン酸化膜108,第1の多結晶シリコン10
5を順次エッチングする。
ット線となる埋め込み拡散層106に、メモリセルアレ
イの端部でコンタクトホールを形成し、ビット線と並行
に形成された金属配線と電気的に接続する。こりにより
本発明のEEPROMフラッシュメモリが製造される。
12V程度、ドレインに7V程度、ソース及び基板を0
Vとし、ドレイン近傍から発生するチャンネルホットエ
レクトロンにより、フローティングゲート105に電子
を注入する。また消去は、コントロールゲート107に
−16V程度、全ビット線に5V程度印加することによ
り、フローティングゲート105からビット線に電子を
引き抜いて行う。
導体基板に溝を形成し、その溝内にフローティングゲー
トを埋め込み、溝に沿ってコントロールゲートを形成す
ることにより、メモリセルのチャネル幅が実効的に従来
のものより広くなり、メモリセルのON電流を増加する
ことができ、これによりメモリセルの多値化を達成する
ことができる。
埋め込まれた構造となるために、セル領域と周辺トラン
ジスタ領域の段差は低減され、リソグラフィー工程技術
等の製造マージンを増大することができる。
よりも深く形成することにより、副ビット線の抵抗を低
減することができ、メモリチップの特性をさらに向上す
ることができる。
装置の製造方法を工程順に示す斜視図である。
装置の製造方法を工程順に示す斜視図である。
装置の製造方法を工程順に示す斜視図である。
装置の製造方法を工程順に示す斜視図である。
ある。
ある。
装置の製造方法を工程順に示す斜視図である。
装置の製造方法を工程順に示す斜視図である。
憶装置の製造方法を工程順に示す斜視図である。
憶装置の製造方法を工程順に示す斜視図である。
Claims (4)
- 【請求項1】 溝と、フローティングゲートと、コント
ロールゲートと、メモリセルのチャネルとを有する不揮
発性半導体記憶装置であって、 溝は、半導体基板の主面に形成された凹陥部であり、 フローティングゲートは、半導体基板の溝内に埋め込ま
れたものであり、 コントロールゲートは、容量膜を介してフローティング
ゲート上に積層形成されたものであり、 メモリセルのチャネルは、メモリのドレイン及びソース
間で溝の底部及び側壁部に渡って形成されたものである
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 溝形成工程と、フローティングゲート形
成工程と、チャネル形成工程と、コントロールゲート形
成工程とを有する不揮発性半導体記憶装置の製造方法で
あって、 溝形成工程は、半導体基板の主面に溝を形成する処理で
あり、 フローティングゲート形成工程は、半導体基板の溝内に
導電層を埋め込み、該導電層にてフローティングゲート
を形成する処理であり、 チャネル形成工程は、フローティングゲートが設けられ
ていない半導体基板の溝に沿って不純物を注入し、その
不純物拡散層によりメモリセルのチャネルを形成する処
理であり、 コントロールゲート形成工程は、フローティングゲート
上に容量膜を介してコントロールゲートを積層形成する
処理であることを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項3】 前記不純物拡散層は、フローティングゲ
ートとなる導電層をパターニングした後に、不純物を高
エネルギー注入により形成することを特徴とする請求項
2に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項4】 前記不純物拡散層の埋め込み深さは、前
記溝の深さより深く設定するものであることを特徴とす
る請求項3に記載の不揮発性半導体記憶装置の製造方
法。
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