KR100247862B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 기판의 상부에 반복적으로 신장되는 다수의 매몰형 확산층, 및 상기 매몰형 확산층의 상부에서 상기 매몰형 확산층에 직교하여 반복적으로 신장하는 다수의 워드라인을 구비하는 반도체 장치 및 그 제조 방법이 개시되어 있다. 상기 워드라인의 단면은 좌우 비대칭의 다각형 형태로 이루어지고, 홀수번째의 워드라인끼리, 그리고 짝수번째의 워드라인끼리 동일한 단면 형상을 갖고 반복적으로 배열된다. 매몰 확산층의 상부에 스페이서 마스크를 이용하여 게이트 전극의 폭을 작게 형성함으로써, 메모리 셀 어레이 면적을 50% 정도로 축소하여 셀의 집적도를 극대화시킬 수 있다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 셀의 집적도를 극대화시킬 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 반도체 제조 공정에 있어서 패턴 피치(pattern pitch), 즉 회로 선폭의 감소가 주요 관심사로 대두되고 있다. 이러한 회로 선폭의 감소는 반도체 장치의 축소(shrinkage)에 매우 중요한 역할을 하는 것으로, 주로 사진 공정(photolithography process)의 개발에 의해 행해지고 있다. 즉, 사용하는 포토레지스트의 해상도, 사용하는 광의 파장의 폭 등 많은 변수를 개선하여 회로 선폭을 감소시키고 있다. 예를 들어, 사진 공정에서 사용하는 빛의 파장은 초기에는 436nm의 g-라인을 사용하였으나, 현재는 365nm의 i-라인을 사용하고 있으며, 향후 245nm의 KrF 엑시머 레이저를 사용할 예정이다. 이러한 빛의 파장 길이의 감소와 더불어, 노광 장비의 구경이 커질수록 포토레지스트의 해상도가 증가하며 이에 따라 고집적화 및 대용량화를 구현할 수 있다.
도 1a 및 도 1b는 미합중국 특허 공보 제4,430,791호에 개시되어 있는 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, P-형의 반도체 기판(10)의 상부에 통상의 소자분리 공정을 실시하여 필드 산화막(12)을 형성함으로써 상기 기판(10)을 액티브 영역과 소자분리 영역으로 구분한다. 이때, 상기 필드 산화막(12)의 하부에 소자분리 특성을 강화시키기 위한 채널 스톱층(14)을 형성할 수 있다.
이어서, 산화 공정을 통해 상기 기판(10)의 액티브 영역에 게이트 산화막(16)을 성장시킨 후, 그 상부에 제1 폴리실리콘층(20), 질화막(Si3N4)(22) 및 제2 폴리실리콘층(24)을 순차적으로 형성한다.
도 1b를 참조하면, 사진식각 공정을 통해 상기 제2 폴리실리콘층(24)을 패터닝한다. 이때, 상기 질화막(22)은 식각 저지층(etch stop layer)으로서 작용한다. 이어서, 상기 결과물의 상부에 절연막을 증착하고 이를 에치백(etch-back)함으로써 상기 패터닝된 제2 폴리실리콘층(24)의 측벽에 절연막 스페이서(26)를 형성한다.
이어서, 상기 제2 폴리실리콘층(24)을 제거한 후, 상기 절연막 스페이서(26)를 식각 마스크로 이용하여 그 하부의 질화막(22) 및 제1 폴리실리콘층(20)을 식각함으로써 게이트 전극을 형성한다.
도 2a 내지 도 2c는 미합중국 특허 공보 제4,649,638호에 개시되어 있는 종래의 다른 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, P형 반도체 기판(28)의 상부에 패드 산화막(30) 및 질화막(32)을 차례로 형성한 후, 상기 질화막(32)을 사진식각 공정으로 패터닝하여 액티브 영역을 정의한다. 이어서, 상기 패터닝된 질화막(32)을 산화방지 마스크로 이용하여 열산화 공정을 실시함으로써 필드 산화막(34)을 형성한다. 이때, 상기 산화 공정시, 마스크로 사용되는 질화막(32)의 하부에서 패드 산화막(30)의 측면으로 산소가 침투하면서 필드 산화막(34)의 끝부분에 버즈 비크(bird's beak)(36)가 발생하게 된다.
도 2b를 참조하면, 상기 버즈 비크가 발생된 질화막(32)을 식각 마스크로 사용하는 자기정렬 식각 방법에 의해 그 하부의 필드 산화막(34)을 이방성 식각한다. 그 결과, 교대(abutment)(24)의 수직 벽(40)이 형성된다. 이어서, 상기 질화막(32) 및 패드 산화막(30)을 제거한다. 여기서, 참조 부호 42는 상기 교대(24)의 경사진 지붕을 나타낸다.
도 2c를 참조하면, 상기 결과물의 상부에 산화 공정을 실시하여 게이트 산화막(44)을 형성한 후, 그 상부에 게이트 전극용 도전층을 증착한다. 이어서, 상기 도전층을 이방성 식각하여 상기 교대(24)의 측벽에 스페이서 형태의 게이트 전극(16)을 형성한다.
이어서, 도시하지는 않았으나, 상기 게이트 전극(16)을 이온주입 마스크로 사용하여 N형 불순물을 이온주입함으로써 N+소오스/드레인 영역을 형성한다. 이때, 상기 교대(24)의 경사진 지붕과 게이트 산화막(44)의 경사에 자기정렬되는 이온주입에 의하여, 공정의 추가없이 단채널의 LDD(lightly doped drain) 구조가 자동적으로 형성된다.
상술한 종래 방법들에 의하면, 스페이서의 폭에 해당하는 작은 채널 길이를 갖는 트랜지스터를 형성할 수 있다. 그러나, 일반적으로 스페이서의 폭은 웨이퍼 내에서, 또는 웨이퍼 대 웨이퍼에서 그 변동이 심하며, 특히 스페이서의 폭이 작아질수록 상기 폭의 변동 비율이 커지게 된다. 따라서, 트랜지스터의 채널 길이의 균일성 및 재현성을 확보하지 못한다는 문제가 있다.
이하, 상기 스페이서의 폭에 변동을 주는 원인을 살펴보면 다음과 같다.
첫째, 스페이서용 막질을 증착할 때 가스의 흐름, 주위 패턴의 종횡비(aspect ratio) 등에 의해 웨이퍼의 위치별, 칩의 위치별 및 주위 패턴에 따라 상기 막질이 불균일하게 증착된다. 따라서, 증착시의 두께가 스페이서의 폭을 결정하므로 상기 스페이서의 폭이 불균일해진다. 예를 들어, 도 1a에 도시한 바와 같이 스페이서용 막질을 액티브 영역과 소자분리 영역 상에 증착할 때, 상기 막질의 증착 방식인 화학 기상 증착(chemical vapor deposition; CVD) 방식에 의해 반응 가스가 기판에 접근하는 확률의 차이게 발생하여 종횡비의 차이가 나는 상기 두 영역 상에서 스페이서의 폭이 달라지게 된다.
둘째, 스페이서용 막질을 균일하게 증착하였다 하더라도, 에치백 공정시 전면 이방성 식각의 특성상 웨이퍼의 센터와 엣지에서 식각율(etch rate)의 차이가 발생하므로 결과적으로 스페이서의 폭이 달라지게 된다. 통상적으로, 웨이퍼의 센터가 엣지에 비해 식각율이 빠르며, 이에 따라 스페이서의 폭이 가장 작다.
또한, 상술한 종래 방법들에 의하면, 스페이서의 폭을 트랜지스터의 채널 길이와 같이 소자의 가장 민감한 특성을 결정하는데 이용함으로써 실제적으로는 칩을 축소하는데 큰 장애가 되고 있다. 즉, 트랜지스터의 채널 길이를 작게 만들 수 있다 하더라도 펀치쓰루우 마진(punchthrough margin)을 확보하지 못하면 아무런 의미가 없다. 또한, 펀치쓰루우 마진을 확보한다 하더라도 단채널 효과(short channel effect)에 의한 소자 특성의 비균일성은 상기 스페이서의 폭의 변동에 의한 비균일성의 문제를 증폭시키게 된다.
따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 스페이서 마스크를 이용하는데 있어서 균일성의 문제가 심각하지 않는 셀 구조를 적용함으로써 셀의 집적도를 극대화시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 장치를 제조하는데 특히 적합한 반도체 장치의 제조 방법을 제공하는데 있다.
도 1a 및 도 1b는 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2c는 종래의 다른 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명에 의한 반도체 장치의 메모리 셀 어레이 영역을 도시한 평면도이다.
도 4a 내지 도 4c는 각각, 도 3의 A-A', B-B' 및 C-C' 선에 따른 단면도들이다.
도 5a 내지 도 10b는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11a 내지 도 12b는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13a 및 도 13b는 본 발명의 제3 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 102 : 필드 산화막
104 : 매몰 N+확산층 106 : 게이트 전극
108 : 식각 저지층 110 : 제1 마스크층
112 : 제2 마스크층 112a : 스페이서
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 반복적으로 신장되는 다수의 매몰형 확산층, 및 상기 매몰형 확산층의 상부에서 상기 매몰형 확산층에 직교하여 반복적으로 신장하는 다수의 워드라인을 구비하는 반도체 장치에 있어서, 상기 워드라인의 단면은 좌우 비대칭의 다각형 형태로 이루어지고, 홀수번째의 워드라인끼리, 그리고 짝수번째의 워드라인끼리 동일한 단면 형상을 갖고 반복적으로 배열되는 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 홀수번째 워드라인과 짝수번째 워드라인이 거울상 대칭성을 갖는다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 비트라인과 셀 트랜지스터의 소오스/드레인으로서 반복적으로 신장되는 다수의 매몰형 확산층, 및 상기 매몰형 확산층을 포함한 기판의 상부에 셀 트랜지스터의 게이트 전극으로서 상기 매몰형 확산층에 직교하여 반복적으로 신장하는 다수의 워드라인을 구비하는 메모리 셀 어레이 영역과, 상기 셀을 구동시키기 위한 주변 회로 영역을 갖는 반도체 장치에 있어서, 상기 메모리 셀 어레이 영역의 셀 트랜지스터의 게이트 전극은 좌우 비대칭의 다각형 형태로 이루어지고, 상기 주변 회로 영역에 형성되는 주변 회로 트랜지스터의 게이트 전극 상부의 적층 구조와 상기 셀 트랜지스터의 게이트 전극 상부의 적층 구조가 서로 다른 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 셀 트랜지스터의 게이트 전극은 인접한 게이트 전극과 거울상 대칭성을 갖는다. 또한, 상기 셀 트랜지스터의 게이트 전극의 상부에는 절연막으로 이루어진 스페이서가 형성된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판의 표면에 소오스/드레인으로 제공되는 매몰형 확산층을 형성하는 단계; 상기 매몰형 확산층이 형성된 기판의 상부에 게이트 절연막, 도전층, 식각 저지층 및 제1 마스크층을 순차적으로 형성하는 단계; 상기 제1 마스크층을 상기 매몰형 확산층에 직교하게 패터닝하는 단계; 상기 결과물의 상부에 제2 마스크층을 형성하고 상기 제2 마스크층을 에치백하여 상기 패터닝된 제1 마스크층의 측면에 스페이서를 형성하는 단계; 상기 제1 마스크층을 제거하는 단계; 및 상기 스페이서를 마스크로 이용하여 상기 식각 저지층 및 도전층을 차례로 식각함으로써 상기 도전층으로 이루어진 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 식각 저지층은 무반사 처리한다.
바람직하게는, 상기 제1 마스크층은 상기 식각 저지층을 구성하는 물질과의 식각 선택비가 큰 물질로 형성한다.
바람직하게는, 상기 제2 마스크층은 상기 도전층을 구성하는 물질과의 식각 선택비가 큰 물질로 형성한다.
상술한 바와 같이 본 발명에 의하면, 셀 트랜지스터의 게이트 전극을 좌우 비대칭의 다각형 형태로 형성하고 인접한 게이트 전극에 대해 거울상 대칭성을 갖도록 한다. 상기 게이트 전극은 메모리 셀 어레이 영역에 형성된 소오스/드레인용 매몰 확산층에 직교하여 배치되며, 상기 게이트 전극의 폭이 셀 트랜지스터의 채널 폭을 결정한다. 따라서, 상기 매몰 확산층의 상부에 스페이서 마스크를 이용하여 게이트 전극의 폭을 작게 형성함으로써, 메모리 셀 어레이 면적을 50% 정도로 축소하여 셀의 집적도를 극대화시킬 수 있다. 또한, 추가 공정을 최소화하여 생산성을 높일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예을 상세히 설명하고자 한다.
도 3은 본 발명에 의한 반도체 장치의 메모리 셀 어레이 영역을 도시한 평면도이고, 도 4a 내지 도 4c는 각각, 도 3의 A-A', B-B' 및 C-C' 선에 따른 단면도들이다.
도 3 및 도 4를 참조하면, 필드 산화막(102)에 의해 액티브 영역의 정의된 P형 반도체 기판(100)의 상기 액티브 영역에 다수의 매몰 N+확산층(104)이 형성된다. 상기 매몰 N+확산층(104)은 비트라인 및 셀 트랜지스터의 소오스/드레인으로 제공되며, 제1 방향으로 신장하며 반복된다. 상기 매몰 N+확산층(104)은 액티브 영역의 소정 부위를 사진 공정으로 오픈한 후 N형 불순물을 이온주입함으로써 형성된다. 이때, 상기 매몰 N+확산층(104)들 사이는 셀 트랜지스터의 채널 길이가 된다.
셀 트랜지스터의 게이트 전극으로 제공되는 워드라인(106)은 상기 매몰 N+확산층(104)에 직교하는 제2 방향으로 신장하면서 상기 매몰 N+확산층(104)에 중첩된다. 상기 워드라인(106)은 도 4a에 도시한 바와 같이, 좌우 비대칭의 다각형 형태의 단면을 가지며, 홀수번째의 워드라인(106b)끼리, 짝수번째의 워드라인(106a)끼리 동일한 단면 형상을 갖는다. 또한, 홀수번째 워드라인(106b)과 짝수번째 워드라인(106a)은 거울상 대칭성을 갖는다.
여기서, 상기 워드라인, 즉 게이트 전극(106)의 폭은 셀 트랜지스터의 채널 폭을 결정하게 된다. 종래의 트랜지스터 구조에서는 게이트 전극의 폭이 셀 트랜지스터의 채널 길이를 결정하게 되므로, 스페이서 마스크를 이용하여 상기 게이트 전극의 폭을 작게 할 경우 단채널 효과에 의해 상기 채널 길이의 변동 폭이 커지게 될 뿐만 아니라, 펀치쓰루우 마진을 필수적으로 확보하여야 한다. 이에 비하여, 본 발명에 의한 트랜지스터 구조에서는 게이트 전극의 폭이 셀 트랜지스터의 채널 폭을 결정하게 되므로, 게이트 폭의 변동에 따라 채널 폭이 변동하게 되면 단지 채널 저항의 변동만 발생하게 된다. 따라서, 단채널 효과에 의한 변동이 발생하지 않으므로, 매몰 N+확산층(104)의 상부에 스페이서 마스크를 이용하여 게이트 전극(106)의 폭을 작게 형성함으로써 소자 특성에 거의 영향을 미치지 않으면서 셀의 집적도를 극대화시킬 수 있다.
이하, 상기한 구조를 갖는 셀의 동작 원리를 살펴보면 다음과 같다.
특정 셀을 선택하고 센싱하기 위해서 특정 비트라인, 즉 매몰 N+확산층에 0∼2V의 전압을 인가하고, 이웃한 매몰 N+확산층에 그라운드를 인가할 때, 선택 워드라인에 Vcc를 인가하고 비선택 워드라인에 0V를 인가한다. 그 결과, 특정 셀이 선택되어지며, 상기 선택된 셀의 문턱 전압(threshold voltage)이 선택된 워드라인에 인가되는 전압보다 낮으면 특정 셀이 턴-온(turn-on)되어 비트라인에서 그라운드로 전류가 흐르게 되고, 이때 상기 비트라인의 전위를 감지하여 데이터 형태를 결정하게 된다. 즉, 상기와 같이 전류가 흐르게 되면 "1"의 데이터로, 문턱 전압이 선택된 워드라인의 전압보다 높아 전류가 흐르지 않으면 "0"의 데이터로 감지하게 된다.
도 5a 내지 도 10b는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 3의 A-A' 단면의 채널 영역을 가로지르는 면에 해당하는 메모리 셀 어레이 영역을 도시하고, 각 b도는 주변 회로 영역을 도시한다.
도 5a 및 도 5b는 식각 저지층(108) 및 제1 마스크층(110)을 형성하는 단계를 도시한다. 먼저, 도시하지는 않았으나, 통상의 소자분리 공정에 의해 P형 반도체 기판(100)의 상부에 필드 산화막을 형성함으로써 상기 기판(100)을 액티브 영역과 소자분리 영역으로 구분한다. 이어서, 사진 공정 및 이온주입 공정을 통해 메모리 셀 어레이의 액티브 영역에 N형 불순물을 이온주입함으로써 매몰 N+확산층(도시하지 않음)을 형성한다. 여기서, 메모리 셀 어레이 영역은 전부 액티브 영역으로 형성된다.
상기 매몰 N+확산층이 형성된 기판(100)의 상부에 게이트 산화막(도시하지 않음)을 형성한 후, 그 상부에 게이트 전극으로 사용될 도전층(106), 예컨대 불순물이 도핑된 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드층을 적층한다. 이어서, 상기 도전층(106)의 상부에 식각 저지층(108) 및 제1 마스크층(110)을 순차적으로 적층한다. 상기 식각 저지층(108)은 무반사 처리하는 것이 바람직하며, 후속하는 사진 공정시 상기 도전층(106)을 구성하는 텅스텐 실리사이드층의 난반사에 따른 영향을 최소화시켜 해상도를 향상시키는 역할을 한다. 또한, 상기 식각 저지층(108)은 후속하는 제1 마스크층(110)의 식각 공정시 상기 텅스텐 실리사이드층의 표면이 식각 손상에 의해 변형되는 것을 방지하는 역할을 한다. 상기 제1 마스크층(110)은 식각 저지층(108)을 구성하는 물질과의 식각 선택비가 큰 물질로 형성한다.
이어서, 사진 공정을 통해 주변 회로 영역을 전부 피복하고 메모리 셀 어레이 영역의 소정 부위를 오픈시키도록 포토레지스트 패턴(111)을 형성한다.
도 6a 및 도 6b는 제2 마스크층(112)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(111)을 식각 마스크로 이용하여 제1 마스크층(110)을 식각한 후, 상기 포토레지스트 패턴(111)을 제거한다. 이어서, 결과물의 상부에 제2 마스크층(112)을 형성한다. 바람직하게는, 상기 제2 마스크층(112)은 상기 도전층(106)을 구성하는 물질과의 식각 선택비가 큰 물질로 형성한다.
도 7a 및 도 7b는 상기 제2 마스크층(112)을 에치백하여 상기 패터닝된 제1 마스크층(110)의 측벽에 제2 마스크층으로 이루어진 스페이서(112a)를 형성하는 단계를 도시한다. 이때, 주변 회로 영역에서는 상기 제2 마스크층(112)이 모두 제거된다.
도 8a 및 도 8b는 상기 제1 마스크층(110)을 제거하는 단계를 도시한다. 상기 제1 마스크층(110)을 제거할 때, 그 하부의 식각 저지층(108)은 도전층(106)을 구성하는 텅스텐 실리사이드층의 표면이 식각되는 것을 방지하는 역할을 한다.
도 9a 및 도 9b는 셀 트랜지스터의 게이트 전극을 형성하는 단계를 도시한다. 상기와 같이 제1 마스크층(110)을 제거한 후, 사진 공정을 통해 주변 회로 영역을 포토레지스트 패턴(113)으로 피복한다. 이어서, 상기 스페이서(112a)를 식각 마스크로 이용하여 그 하부의 식각 저지층(108) 및 도전층(110)을 차례로 식각함으로써, 메모리 셀 어레이 영역에 셀 트랜지스터의 게이트 전극(110)을 형성한다. 여기서, 상기 주변 회로 영역을 포토레지스트 패턴(113)으로 피복하는 이유는, 주변 회로 트랜지스터의 경우 상기 매몰 N+확산층을 소오스/드레인으로 사용하지 않고 게이트 전극에 자기정렬되는 LDD 구조의 소오스/드레인을 갖기 때문이다. 따라서, 메모리 셀 어레이 영역과 주변 회로 영역을 구분하여 게이트 전극을 형성하여야 한다.
이어서, 오픈된 메모리 셀 어레이 영역에 셀의 소자분리 특성을 강화시키기 위하여 P형 불순물(114)을 이온주입한다. 상기 이온주입은 게이트 전극(106)에 의해 커버되지 않는 매몰 N+확산층과 매몰 N+확산층 사이의 펀치쓰루우를 방지하기 위하여 실시한다 (도 4c 참조).
도 10a 및 도 10b는 주변 회로 트랜지스터의 게이트 전극을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(113)을 제거한 후, 사진 공정을 통해 메모리 셀 어레이 영역을 전부 피복하고 주변 회로 영역의 게이트 전극이 형성될 영역을 피복하는 포토레지스트 패턴(115)을 형성한다. 이어서, 상기 포토레지스트 패턴(115)을 식각 마스크로 이용하여 노출된 식각 저지층(108) 및 도전층(106)을 식각함으로써, 상기 주변 회로 영역에 게이트 전극(106)을 형성한다. 계속해서, 상기 포토레지스트 패턴(115)을 이온주입 마스크로 사용하여 N형 불순물(116)을 이온주입함으로써, 상기 주변 회로 영역에 N_소오스/드레인을 형성한다.
여기서, 메모리 셀 어레이 영역의 게이트 전극(106)은 스페이서(112a)를 식각 마스크로 하여 패터닝되었기 때문에 상기 스페이서(112a) 형성의 특성상 제1 마스크층(110)의 주위에 폐곡선 형태로 형성된다. 따라서, 상기 주변 회로 영역의 게이트 전극(106)을 패터닝하기 위한 식각 공정시 메모리 셀 어레이의 엣지에 생성된 띠를 제거한다.
도 11a 내지 도 12b는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11a 및 도 11b를 참조하면, 상술한 제1 실시예에서 설명한 방법과 동일하게 제1 마스크층(110)을 형성한 후, 메모리 셀 어레이 영역의 제1 마스크층(110)을 패터닝할 때 주변 회로 영역의 제1 마스크층(110)을 전부 제거한다. 이어서, 상기 결과물의 상부에 제2 마스크층(112)을 형성한다.
도 12a 및 도 12b를 참조하면, 상기 제2 마스크층(112)을 에치백하여 패터닝된 제1 마스크층(110)의 측벽에 제2 마스크층으로 이루어진 스페이서(112a)를 형성한다. 이때, 주변 회로 영역에는 제2 마스크층(112)이 모두 제거된다.
이후의 공정은 상술한 제1 실시예의 공정을 동일하게 진행한다.
도 13a 및 도 13b는 본 발명의 제3 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 좁은 폭 효과(narrow width effect)가 증가하여 셀의 소자분리용 이온주입을 생략할 수 있거나 메모리 셀 어레이 영역의 전면에 주변 회로 영역의 소오스/드레인용 이온주입을 실시하여도 소자 특성에 영향을 미치지 않을 경우를 예시한다.
도 13a 및 도 13b를 참조하면, 상술한 제1 실시예 또는 제2 실시예와 동일한 방법으로 메모리 셀 어레이 영역의 게이트 전극(106)을 형성한 후, 사진 공정을 통해 주변 회로 영역의 게이트 전극이 형성될 영역을 피복하도록 포토레지스트 패턴(117)을 형성한다. 이어서, 상기 포토레지스트 패턴(117)을 식각 마스크로 이용하여 노출된 식각 저지층(108) 및 도전층(106)을 식각함으로써, 상기 주변 회로 영역에 게이트 전극(106)을 형성한다. 계속해서, 상기 포토레지스트 패턴(117)을 이온주입 마스크로 사용하여 N형 불순물(118)을 이온주입함으로써, 상기 주변 회로 영역에 N_소오스/드레인을 형성한다. 이때, 상기 주변 회로 영역은 DDD(double diffused drain) 구조로 소오스/드레인을 형성할 수 있다.
다음의 표는 본 발명에서 사용하는 식각 저지층, 제1 마스크층 및 제2 마스크층의 막질의 조합을 나타낸 것이다.
Ⅰ Ⅱ Ⅲ Ⅳ Ⅴ
제1마스크층 O3-TEOS(1500∼3000Å) Poly(1500∼3000Å) P-SiO2(1500∼3000Å) P-Si3N4(1500∼3000Å) PR(0.6μm)
제2마스크층 P-Si3N4(1500∼5000Å) P-SiO2(1500∼5000Å) P-Si3N4(1500∼5000Å) P-SiO2(1500∼5000Å) LT P-oxide(2000∼3000Å)
식각저지층 Poly(500Å) SiON(260Å) Poly 유/무 Poly 유/무 SiON(260Å)
상기 케이스-I의 경우에는, 폴리실리콘으로 이루어진 식각 저지층이 제1 마스크층 및 제2 마스크층을 식각할 때 식각 저지의 역할을 제대로 수행한다. 또한, 상기 제1 마스크층을 제거할 때 O3-TEOS의 높은 습식 식각율로 인하여 안정된 스페이서 마스크를 형성할 수 있다. O3-TEOS 산화막의 습식 식각율은 3000A/min으로 매우 높아 상기 제1 마스크층을 제거할 때 제2 마스크층의 프로파일이 변형되는 것을 방지할 수 있다.
상기 케이스-Ⅱ의 경우에는, 제2 마스크층을 에치백하여 스페이서를 형성할 때 SiON으로 이루어진 식각 저지층이 P-SiO2로 구성된 제2 마스크층과의 식각율 차이가 크지 않아 식각 저지의 역할을 제대로 수행하지 못한다. 또한, 폴리실리콘으로 이루어진 제1 마스크층을 제거할 때 게이트 전극을 구성하는 텅스텐 실리사이드층이 표면이 노출되어 식각 손상을 받을 수 있다. 또한, 상기 텅스텐 실리사이드층의 표면이 노출되지 않더라도 P-SiO2의 적층 특성으로 인하여 제1 마스크층의 상부에 상기 P-SiO2막이 잔류하게 됨으로써, 제1 마스크층이 완전히 제거되지 못하는 문제가 발생할 수 있다.
상기 케이스-Ⅲ의 경우에는, 제1 마스크층을 제거할 때 P-SiO2와 P-Si3N4의 식각 선택비를 높임으로써 안정된 P-Si3N4스페이서를 형성할 수 있다.
상기 케이스-Ⅳ의 경우에는, 제1 마스크층을 제거할 때 P-SiO2와 P-Si3N4의 식각 선택비를 높임으로써, 예컨대 인산(H3PO4) 식각을 통해 안정된 P-SiO2스페이서를 형성할 수 있다.
상기 케이스-Ⅴ의 경우에는, 포토레지스트로 이루어진 제1 마스크층을 패터닝한 후, 상기 포토레지스트 패턴의 양 측면에 저온 산화막(LT P-Oxide)으로 이루어진 스페이서를 형성한다. 따라서, 포토레지스트로 이루어진 제1 마스크층을 제거하기가 용이하며, 제고 공정이 상술한 케이스들 중에서 가장 단순하다. 그러나, 포토레지스트를 패터닝한 후 저온 산화막을 증착할 때 높은 온도로 인하여 상기 포토레지스트가 변형될 가능성이 높다. 이에 따라, 제2 마스크층의 프로파일이 불량해지며, 통상적으로 사용하는 포토레지스트의 높이가 0.5∼1.5μm인 것을 고려할 때 상기 제2 마스크층이 상당한 높이를 가질 것으로 예상된다. 이에 따라, 좁은 폭의 스페이서를 형성할 때 상기 스페이서의 폭 변동이 심해질 것으로 예상된다.
한편, 본 발명자는 상술한 실시예에서 설명한 제조 공정의 순서에 따라 i-라인의 노광 장비를 사용하여 패턴 피치가 0.65μm인 제1 마스크층을 형성한 후, 제2 마스크층으로 이루어진 스페이서를 이용하여 게이트 전극을 형성함으로써, 0.65μm의 피치 안에 0.13μm의 폭을 갖는 두 개의 게이트 전극이 형성됨을 확인하였다. 따라서, 상기 게이트 전극은 0.13μm 정도로 극 미세의 선폭을 가지며, 이에 따른 선폭 변동은 약 10% 정도로 예상된다. 또한, 이와 같이 게이트 전극, 즉 워드라인의 선폭을 감소시키면 저항이 증가하여 신호 지연이 초래될 수 있으나, 상기 워드라인과 기판과의 게이트 산화막에 따른 캐패시턴스의 감소가 상기 저항 증가분을 상쇄시킴으로써 큰 문제가 되지 않는다.
상술한 바와 같이 본 발명에 의하면, 셀 트랜지스터의 게이트 전극을 좌우 비대칭의 다각형 형태로 형성하고 인접한 게이트 전극에 대해 거울상 대칭성을 갖도록 한다. 상기 게이트 전극은 메모리 셀 어레이 영역에 형성된 소오스/드레인용 매몰 확산층에 직교하여 배치되며, 상기 게이트 전극의 폭이 셀 트랜지스터의 채널 폭을 결정한다. 따라서, 상기 매몰 확산층의 상부에 스페이서 마스크를 이용하여 게이트 전극의 폭을 작게 형성함으로써, 메모리 셀 어레이 면적을 50% 정도로 축소하여 셀의 집적도를 극대화시킬 수 있다. 또한, 추가 공정을 최소화하여 생산성을 높일 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 반도체 기판의 상부에 반복적으로 신장되는 다수의 매몰형 확산층, 및 상기 매몰형 확산층의 상부에서 상기 매몰형 확산층에 직교하여 반복적으로 신장하는 다수의 워드라인을 구비하는 반도체 장치에 있어서,
    상기 워드라인의 단면은 좌우 비대칭의 다각형 형태로 이루어지고,
    홀수번째의 워드라인끼리, 그리고 짝수번째의 워드라인끼리 동일한 단면 형상을 갖고 반복적으로 배열되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 홀수번째 워드라인과 짝수번째 워드라인이 거울상 대칭성을 갖는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 상부에 비트라인과 셀 트랜지스터의 소오스/드레인으로서 반복적으로 신장되는 다수의 매몰형 확산층, 및 상기 매몰형 확산층을 포함한 기판의 상부에 셀 트랜지스터의 게이트 전극으로서 상기 매몰형 확산층에 직교하여 반복적으로 신장하는 다수의 워드라인을 구비하는 메모리 셀 어레이 영역과, 상기 셀을 구동시키기 위한 주변 회로 영역을 갖는 반도체 장치에 있어서,
    상기 메모리 셀 어레이 영역의 셀 트랜지스터의 게이트 전극은 좌우 비대칭의 다각형 형태로 이루어지고,
    상기 주변 회로 영역에 형성되는 주변 회로 트랜지스터의 게이트 전극 상부의 적층 구조와 상기 셀 트랜지스터의 게이트 전극 상부의 적층 구조가 서로 다른 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 셀 트랜지스터의 게이트 전극은 인접한 게이트 전극과 거울상 대칭성을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 상기 셀 트랜지스터의 게이트 전극의 상부에는 절연막으로 이루어진 스페이서가 형성된 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판의 표면에 소오스/드레인으로 제공되는 매몰형 확산층을 형성하는 단계;
    상기 매몰형 확산층이 형성된 기판의 상부에 게이트 절연막, 도전층, 식각 저지층 및 제1 마스크층을 순차적으로 형성하는 단계;
    상기 제1 마스크층을 상기 매몰형 확산층에 직교하게 패터닝하는 단계;
    상기 결과물의 상부에 제2 마스크층을 형성하고 상기 제2 마스크층을 에치백하여 상기 패터닝된 제1 마스크층의 측면에 스페이서를 형성하는 단계;
    상기 제1 마스크층을 제거하는 단계; 및
    상기 스페이서를 마스크로 이용하여 상기 식각 저지층 및 도전층을 차례로 식각함으로써 상기 도전층으로 이루어진 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 식각 저지층은 반사를 방지하는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 상기 제1 마스크층은 상기 식각 저지층을 구성하는 물질과의 식각 선택비가 큰 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서, 상기 제2 마스크층은 상기 도전층을 구성하는 물질과의 식각 선택비가 큰 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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