JP3474692B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを搭載した半導体装置及びその製造方法に関し、特に
素子特性の安定化とともに超高集積化・高速化を図るた
めの対策に関するものである。

【０００２】

【従来の技術】近年、半導体装置に対する高集積化・動
作の高速化の要求に伴い、半導体装置に搭載されるトラ
ンジスタや配線、接続孔は益々微細化されている。例え
ばＭＯＳトランジスタのゲート長は、量産レベルで０．
４μｍに達している。

【０００３】製造装置の観点から見ると、このような微
細化を進めるには、ゲート電極をパターニングするため
のフォトリソグラフィー工程における露光光の短波長化
や露光方法の改善を図る必要がある。露光光源としては
短い波長の光を発生する光源が原理的に有利であり、現
在実用に供されている最も波長の短い光としては、水銀
ランプから放出されるｉ線（波長３６５ｎｍ）がある。
また、ＫｒＦレーザー光（波長２４８ｎｍ）もほぼ実用
化の段階に突入しつつある。

【０００４】露光方法の改善としては、光学系を工夫し
て解像度を向上させることにより、露光光の波長よりも
微細なパターンを形成するための新しい技術の提案，開
発がなされている。例えば、光学顕微鏡の原理を応用し
た変形照明法があり、これは露光光を斜めから入射させ
ることにより解像度を向上させる等、２光束干渉を使用
する光学顕微鏡の原理を応用したものである。また、位
相シフト法は、マスク上に位相シフターを設け、この位
相シフターを通過させて位相を反転した光と位相シフタ
ーを通過しない光との間で干渉を生ぜしめることによ
り、マスク開口部の分離解像度を向上させる方法であ
る。これらの方法を用いることで、焦点深度が深くなり
フォトレジスト膜の厚みのバラツキ等が多少あっても、
フォトレジスト膜上に安定した鮮明な像を形成すること
ができるので、これらの方法を用いることにより、例え
ばｉ線を用いながら０．３μｍ程度の微細パターンの形
成が原理的には可能となっている。

【０００５】一方、ＭＯＳトランジスタの構造上も、微
細化に適した構造が実用化されている。以下、図面を参
照しながら、高集積化及び動作の高速化を実現するため
の従来の半導体装置及びその製造方法の一例について説
明する。

【０００６】図１４は、従来の単体のＭＯＳトランジス
タの構造を示す断面図である。以下、図１４に示す構造
及びその構造を実現するためのにその製造方法について
概説する。

【０００７】まず、半導体基板１０上にＬＯＣＯＳ法に
より厚さ４００ｎｍ程度のシリコン酸化膜からなる素子
分離１７を形成する。次に、厚さ１０ｎｍのシリコン酸
化膜と厚さ３００ｎｍのポリシリコン膜とを堆積し、フ
ォトリソグラフィー工程及びエッチング工程によりポリ
シリコン膜及びシリコン酸化膜を選択的に除去して、ゲ
ート絶縁膜１５及びゲート電極５０を形成する。この状
態でゲート電極５０をマスクとして低濃度不純物イオン
の注入を行い、ＬＤＤ領域２１ａを形成する。その後、
厚さ１５０ｎｍ程度のＣＶＤ法によるシリコン酸化膜を
全面に堆積し、このシリコン酸化膜をエッチバックして
サイドウォール２０を形成する。そして、ゲート電極５
０及びサイドウォール２０をマスクとして半導体基板１
０内に高濃度の不純物イオンを注入し、ソース・ドレイ
ン領域２１ｂを形成する。次に、層間絶縁膜３２を堆積
し、フォトリソグラフィー工程及びエッチング工程を行
って接続孔を開口した後、この接続孔内における金属埋
め込み層３３の形成とこの金属膜に接続されるアルミニ
ウム配線３４の形成とを行う。

【０００８】図１５は、上記の製造方法で形成されたＭ
ＯＳトランジスタを複数個搭載した従来の半導体装置の
レイアウトの一例を示す平面図である。

【０００９】同図に示す例では、３つのトランジスタＴ
Ｒ１〜ＴＲ３が共通の第１の活性領域Ｒea1 内に形成さ
れ、１つのトランジスタＴＲ４が第２の活性領域Ｒea2
内に孤立して形成されている。そして、従来の製造方法
で形成された半導体装置では、ＭＯＳトランジスタのソ
ース・ドレイン領域２１ｂと上層金属配線３４とが接続
孔に埋め込まれた埋め込み層３３を介して接続される構
造となっている。

【００１０】このような構造とすることにより、いわゆ
る短チャネル効果を抑制することができるので、ゲート
長の縮小を図ることができる。

【００１１】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の半導体装置の構成では、各部の寸法自体の
縮小は可能であるものの、以下の２つの問題があるため
に、上述のような製造装置上の解像度の向上を十分活用
した半導体装置全体の微細化つまり高集積化を進めるこ
とができない。

【００１２】第１は、フォトリソグラフィー工程及びエ
ッチング工程における寸法ばらつきである。すなわち、
フォトリソグラフィー工程では、加工寸法が微細化する
につれてハレーションや定在波効果等下地段差の影響、
及び近接効果によるゲート電極等の部材の寸法のパター
ン依存性が顕著になる。また、エッチング工程において
も、被エッチング部の表面面積の変化に応じてエッチン
グ速度が変化する効果つまりマイクロローディング効果
の抑制が困難になる。そのため、上記図１５に示す４個
のＭＯＳトランジスタＴＲ１〜４のゲート電極５０の寸
法を順にＬ１〜Ｌ４とすると、同じ寸法となるように設
計されていても、各寸法Ｌ１〜Ｌ４はバラツキを生じ
る。このバラツキについて、以下に説明する。

【００１３】図１６は、露光源としてｉ線（波長３６５
ｎｍ）を用い、ゲート長が０．４μｍのパターンを有す
るレチクルを用いて、ゲート電極をパターニングした場
合の孤立パターンにおけるゲート長と、ラインアンドス
ペースパターン（３本）におけるゲート長の加工仕上が
り寸法の分布を示したものである。同図に示されるよう
に、孤立パターンを有するゲート電極の長さは、ライン
アンドスペースパターンを有するゲート電極の長さに比
べ、その中心値で約０．０８μｍだけ大きくなる方向に
シフトする。また、共通の密集パターン（ラインアンド
スペースパターン）内にあっても、３つのトランジスタ
ＴＲ１〜ＴＲ３の間では、両端の２つのゲート電極５０
に比べて中央のゲート電極５０の方が近接効果等の影響
を最も強く受けるので、両端のゲート電極よりもゲート
長が小さくなる傾向がある。

【００１４】以上の結果、各寸法Ｌ１〜Ｌ４のバラツキ
が生じ、その大小関係は、Ｌ４＞Ｌ３＝Ｌ１＞Ｌ２とな
る。このような寸法バラツキは、ゲート長が縮小されて
も同じ比率で小さくなるものではない。すなわち、この
ような寸法のバラツキを無視して微細化を進めると、各
部の寸法の相対的な誤差が拡大しトランジスタの特性に
重大な悪影響を与える虞れがある。

【００１５】第２は、フォトリソグラフィー工程におけ
るマスク合わせずれである。微細加工技術の進歩の度合
に対し、マスク合わせ精度の技術はそれほど進んでいな
い。そのために、ソース・ドレイン領域とゲート電極又
は基板との短絡による特性不良や歩留りの低下を避ける
べく、接続孔とゲート電極及び素子分離領域との間を一
定間隔以上離してレイアウトしなければならない。つま
り、予め設計寸法にマスク合わせのためのマージンを設
けておく必要がある。

【００１６】以上のように、せっかく露光方法やＭＯＳ
トランジスタのソース・ドレイン領域の構造の改良によ
ってゲート電極や接続孔等の寸法を微細化しようとして
も、上述のような微細化の障害となる問題があるため
に、微細加工技術の進歩に応じたゲート寸法等の縮小を
図ることができない。そのため、上記２つの問題は、半
導体装置全体の高集積化や動作の高速化を阻害する要因
となっている。この傾向は、微細化が進むにつれますま
す顕著になる。

【００１７】本発明の目的は、半導体装置の高集積化及
び動作の高速化の障害となっている１つの要因，つま
り、フォトリソグラフィー工程やエッチング工程におけ
るゲートパターンの相違に起因するゲート電極の加工仕
上がり寸法のバラツキを低減することにより、加工技術
の限界までの微細化が可能な半導体装置及びその製造方
法を提供することにある。

【００１８】

【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板の一部に形成された活性領域と、上記活
性領域の基板面から突出して形成され上記活性領域を取
り囲む素子分離と、上記活性領域内の上記半導体基板上
に形成された少なくとも１つのゲート電極と、上記素子
分離と上記活性領域とに跨る領域上で上記ゲート電極の
両側に、上記ゲート電極とほぼ平行に延びるように形成
され、上記ゲート電極とは切り離された１対のダミー電
極と、上記ゲート電極の両側方で上記ダミー電極と上記
ゲート電極との間に位置する上記半導体基板内に不純物
を導入して形成されたソース・ドレイン領域とを備え、
上記ゲート電極及びダミー電極は、上記素子分離の上端
面とほぼ同じ高さまで形成された下層膜とその上の上層
膜とにより構成されており、上記ダミー電極の下層膜
は、上記活性領域上で上記素子分離の側端面に接してお
り、上記ダミー電極の上層膜は、上記ダミー電極の下層
膜と上記素子分離とに跨って形成されている。

【００１９】この構成により、少なくとも１つのゲート
電極と各ダミー電極とがラインアンドスペースパターン
を構成するので、半導体装置のフォトリソグラフィー工
程における近接効果及びエッチング工程におけるマイク
ロローディング効果の影響に起因するゲート電極の寸法
のバラツキが抑制される。したがって、各ゲート電極の
寸法を縮小しても、それによって誤差が拡大することは
ない。すなわち、半導体装置のゲートの微細化を妨げる
障害である上記近接効果及びマイクロローディングの影
響を取り除くことが可能となる。さらに、半導体装置の
製造工程において、各電極の下層膜と素子分離とが平坦
面を構成し、その上に堆積される各電極の上層膜の表面
も平坦となるので、各電極をパターニングする際に、平
坦面上でフォトリソグラフィー工程を行うことが可能な
構造となる。すなわち、ハレーションや定在波等の下地
段差の影響に起因する寸法のバラツキをほぼ解消するこ
とができる。

【００２０】上記ゲート電極，上記ダミー電極及び上記
素子分離の各側面上に形成され絶縁性材料で構成される
電極サイドウォール及びダミーサイドウォールと、上記
電極サイドウォール及びダミーサイドウォールに接して
形成され、上記ソース・ドレイン領域と電気的に接続さ
れる導電性材料からなる引出し電極とをさらに設けるこ
とができる。

【００２１】この構成により、ソース・ドレイン領域と
上層の配線とを接続する際に、両者間の絶縁膜に接続孔
を形成するための下層の引出し電極が自己整合的に形成
される。そして、この引出し電極は各サイドウォールに
接して延びるのでソース・ドレイン領域の面積を低減し
ても十分広い領域に形成することができる。したがっ
て、ダミー電極の形成によってソース・ドレイン領域の
占有面積が狭められても不具合を生じることなく、さら
にソース・ドレイン領域つまり活性領域の占有面積の低
減が可能となる。つまり、ダミー電極の形成による寸法
バラツキの低減作用と相俟って、半導体装置全体の大幅
な高集積化が可能となる。

【００２２】

【００２３】

【００２４】上記活性領域上に１つのゲート電極が配設
されている場合には、上記ゲート電極と上記各ダミー電
極とがほぼ同じ距離を隔てて並んでいる構成とすること
が好ましい。

【００２５】上記活性領域上に複数のゲート電極が配設
されている場合には、上記複数のゲート電極及び１対の
ダミー電極が順次ほぼ一定の距離を隔てて並んでいる構
成とすることが好ましい。

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】本発明に係る第１の半導体装置の製造方法
は、半導体基板上にゲート絶縁膜及び第１のゲート用導
電膜を順次堆積する工程と、素子分離形成領域における
上記第１のゲート用導電膜，上記ゲート絶縁膜及び上記
半導体基板を選択的にエッチングして、溝を形成する工
程と、上記溝が形成された状態の基板上に分離用絶縁膜
を堆積した後、上記分離用絶縁膜を上記エッチングスト
ッパ膜の表面が露出しかつ基板の表面が平坦化されるま
で除去し、上記溝内に上記分離用絶縁膜の一部を残して
これを素子分離とする工程と、上記平坦化された基板上
に少なくとも第２のゲート用導電膜を堆積する工程と、
上記第１，第２のゲート用導電膜及び上記ゲート絶縁膜
を選択的にエッチングして、上記活性領域上に少なくと
も１つのゲート電極を形成すると同時に、上記活性領域
と素子分離とに跨る領域上に、上記ゲート電極の両側に
上記ゲート電極とほぼ並行に延び、上記ゲート電極とは
切り離された１対のダミー電極を形成する工程と、上記
ゲート電極の両側方で上記ダミー電極と上記ゲート電極
との間に位置する半導体基板内に不純物を導入してソー
ス・ドレイン領域を形成する工程と、上記ゲート電極及
び上記ダミー電極の各側面上に絶縁性材料からなる電極
サイドウォールびダミーサイドウォールを形成する工程
と、上記ソース・ドレイン領域に自己整合的にコンタク
トする引出し電極を形成する工程とを備えている。

【００３４】この方法により、第１のゲート用導電膜と
素子分離とで平坦された面の上に第２のゲート用導電膜
が堆積され、平坦な状態で第１，第２のゲート用導電膜
からゲート電極をパターニングするためのフォトリソグ
ラフィー及びエッチングが行われる。したがって、フォ
トリソグラフィーを行う際のハレーションや定在波等の
下地段差の影響に起因する各電極の寸法のバラツキがほ
とんど無視し得る程度にまで低減される。しかも、第１
のゲート用導電膜がエッチングストッパ膜としても機能
するので、工程が簡略化されることになる。

【００３５】本発明に係る第２の半導体装置の製造方法
は、半導体基板上に酸化膜及びエッチングストッパ膜を
順次堆積する工程と、素子分離形成領域における上記エ
ッチングストッパ膜，上記酸化膜及び上記半導体基板を
選択的にエッチングして、溝を形成する工程と、上記溝
が形成された状態の基板上に分離用絶縁膜を堆積した
後、上記分離用絶縁膜を上記第１のゲート用導電膜の表
面が露出しかつ基板の表面が平坦化されるまで除去し、
上記溝内に残された上記分離用絶縁膜からなる素子分離
を形成する工程と、上記酸化膜及びエッチングストッパ
膜を除去した後、基板上にゲート絶縁膜及び第１のゲー
ト用導電膜を順次堆積する工程と、上記第１のゲート用
導電膜及び上記ゲート絶縁膜を少なくとも上記素子分離
の表面が露出しかつ基板の表面が平坦化されるまで除去
する工程と、上記平坦化された基板上に少なくとも第２
のゲート用導電膜を堆積する工程と、上記第１，第２の
ゲート用導電膜及び上記ゲート絶縁膜を選択的にエッチ
ングして、上記活性領域上に少なくとも１つのゲート電
極を形成すると同時に、上記活性領域と素子分離とに跨
る領域上に、上記ゲート電極の両側に上記ゲート電極と
ほぼ並行に延び、上記ゲート電極とは切り離された１対
のダミー電極を形成する工程と、上記ゲート電極の両側
方で上記ダミー電極と上記ゲート電極との間に位置する
半導体基板内に不純物を導入してソース・ドレイン領域
を形成する工程と、上記ゲート電極及び上記ダミー電極
の各側面上に絶縁性材料からなる電極サイドウォール及
びダミーサイドウォールを形成する工程と、上記ソース
・ドレイン領域に自己整合的にコンタクトする引出し電
極を形成する工程とを備えている。

【００３６】この方法により、上述の作用に加え、素子
分離の形成に伴うゲート絶縁膜へのダメージを回避する
ことができ、かつ熱履歴による半導体装置の特性に対す
る悪影響を抑制することができる。

【００３７】上記エッチングストッパ膜は、シリコン窒
化膜，ポリシリコン膜、アモルファスシリコン膜、金属
膜，金属化合物膜、ＰＳＧ膜及びＢＰＳＧ膜のうち少な
くともいずれか１つで構成することが好ましい。

【００３８】上記第２のゲート用導電膜は、金属膜、金
属化合物膜、ポリシリコン膜、アモルファスシリコン膜
のうち少なくともいずれか１つで構成することが好まし
い。

【００３９】上記第引出し電極を形成する工程は、上記
ソース・ドレイン領域に自己整合的にコンタクトする第
１の導電膜からなる下層膜を形成する工程と、上記下層
膜の上に上記第１の導電膜よりもエッチング選択比の高
い第２の導電膜からなる上層膜を形成する工程とで構成
することが好ましい。

【００４０】この方法により、第１の導電膜及び第２の
導電膜の電気的抵抗特性とエッチング特性を適宜選択し
て、ソース・ドレイン領域とのコンタクト抵抗の小さ
い，かつソース・ドレイン領域の占有面積の狭い半導体
装置を形成することが可能となる。

【００４１】上記引出し電極の下層膜を形成する工程で
は、基板上に上記第１の導電膜を堆積した後、エッチバ
ックを行って、上記ソース・ドレイン領域の直上のみに
上記第１の導電膜を残すことができる。

【００４２】上記引出し電極の下層膜を形成する工程で
は、基板上に第１の導電膜を堆積した後、該第１の導電
膜の上にマスク用部材を堆積しこのマスク用部材を全面
エッチバックして上記ソース・ドレイン領域の上方のみ
にマスク用部材を残し、この残存するマスク用部材を用
いて、上記第１の導電膜をエッチングすることができ
る。

【００４３】これらの方法により、ソース・ドレイン領
域にコンタクトする下層膜が自己整合的に形成され、そ
の上に第２の導電膜が堆積される。そして、第２の導電
膜から引出し電極の上層膜をパターニングする際に、ソ
ース・ドレイン領域の上は下層膜で覆われているので、
引出し電極を形成する際にマスクの合わせずれが生じて
も、ソース・ドレイン領域が露出することはなく、接触
不良等の発生が防止される。

【００４４】上記引出し電極を形成する工程は、基板上
に引出し電極用導電膜を堆積する工程と、上記引出し電
極用導電膜の上にアモルファス膜を堆積する工程と、引
出し電極を形成しようとする領域を覆う共通のマスク部
材を用いて、上記アモルファス膜及び引出し電極用導電
膜を順次エッチングする工程とで構成することができ
る。

【００４５】この方法により、引出し電極を形成する際
のマスク部材の下地が、平坦性のよいアモルファス膜で
構成されているので、引出し電極の形成が容易となり、
かつ形状精度も向上する。

【００４６】

【発明の実施の形態】以下、本発明の各実施形態につい
て、図面を参照しながら説明する。

【００４７】（第１の実施形態） まず、第１の実施形態について、図１（ａ）〜（ｅ）及
び図２〜図４を参照しながら説明する。図１（ａ）〜
（ｅ）は、第１の実施形態に係る半導体装置の製造工程
を示す断面図であって、特にゲート電極が孤立パターン
を有するＭＯＳトランジスタの付近の構造のみを示す。

【００４８】まず、図１（ａ）に示すように、Ｐ型シリ
コン単結晶からなる半導体基板１０の上に活性領域を区
画するＬＯＣＯＳ膜からなる素子分離１７を形成し、活
性領域内にしきい値制御用不純物イオンの注入を行う。
また、素子分離１７の下方にしきい値制御用不純物の濃
度よりも高濃度の不純物イオンを注入し、チャネルスト
ップ領域Ｒctを形成しておく。その後、シリコン酸化膜
１５ｘを活性領域の半導体基板１０の上に形成し、さら
にその上にポリシリコン膜１６ｘ及び保護用シリコン酸
化膜１９ｘを堆積する。そして、フォトリソグラフィー
を行って、ポリシリコン膜５０ｘ及び保護用シリコン酸
化膜１９ｘを残そうとする領域のみ覆うフォトレジスト
膜ＦＲ１を、保護用シリコン酸化膜１９ｘの上に形成す
る。

【００４９】次に、図１（ｂ）に示すように、ドライエ
ッチングを行って、上記フォトレジスト膜ＦＲ１の開口
部にある上記ポリシリコン膜５０ｘ及び保護用シリコン
酸化膜１９ｘを選択的に除去し、活性領域上にはゲート
電極５０ａ及びゲート保護膜１９ａを、活性領域上から
素子分離１７の上に跨る領域にはダミー電極５０ｂ及び
ダミー保護膜１９ｂをそれぞれ形成する。その後、各電
極５０ａ，５０ｂをマスクとして低濃度のｎ型不純物イ
オン（Ｐ+ 又はＡｓ+ ）の注入を行って、ゲート電極５
０ａの両側方に位置する半導体基板１０内にＬＤＤ領域
２１ａを形成する。さらに、高エネルギーでｐ型不純物
イオン（Ｂ+)の注入を行って、ＬＤＤ領域２１ａの下方
にパンチスルーストッパＰstを形成する。

【００５０】次に、図１（ｃ）にｓ示すように、基板上
にシリコン酸化膜（図示せず）を堆積した後、エッチバ
ックを行って、ゲート電極５０ａの両側面上には電極サ
イドウォール２０ａを、ダミー電極５０ｂの両側面上に
はダミーサイドウォール２０ｂをそれぞれ形成する。そ
の後、各電極及びサイドウォールをマスクとして、高濃
度のｎ型不純物イオン（Ｐ+ 又はＡｓ+ ）の注入を行っ
て、ソース・ドレイン領域２１ｂを形成する。

【００５１】次に、図１（ｄ）に示すように、基板上に
Ｗ／ＴｉＮ／Ｔｉ膜からなる積層金属膜を堆積した後、
フォトレジスト膜ＦＲ２を形成するフォトリソグラフィ
ー工程と、積層金属膜を選択的に除去するドライエッチ
ング工程とを行って、上記ソース・ドレイン領域にコン
タクトする引出し電極３１を形成する。

【００５２】次に、図１（ｅ）に示すように、基板上に
層間絶縁膜３２を堆積した後、所望の位置に接続孔を形
成し、接続孔内の壁面及び層間絶縁膜３２の上に金属膜
を堆積した後、上層金属配線３４をパターニングする。

【００５３】上述のように、図１６に示すごとく、孤立
パターンにおけるゲート長とラインアンドスペースパタ
ーンにおけるゲート長の加工仕上がり寸法では、パター
ン依存性が見られるが、本実施形態のごとく、孤立して
形成されるゲート電極５０ａの両側にダミー電極５０ｂ
を形成することにより、すべての部分でゲート電極５０
ａがラインアンドスペースパターンの中央に位置するこ
とになり、ゲート電極５０ａの寸法が増大側にシフトす
る不具合を有効に防止することができる。

【００５４】図２は、露光光源としてｉ線を用い、ゲー
ト長Ｌが０．２５μｍ，０．３μｍ，０．３５μｍのパ
ターンを有するレチクルを用いて、ゲート電極のパター
ニングを行った場合の焦点深度について，従来の孤立パ
ターンを有するトランジスタと、本実施形態によってラ
インアンドスペースパターンになったゲート電極を有す
るトランジスタとを比較する図である。ただし、本実施
形態のトランジスタにおいて、ゲート電極５０ａとダミ
ー電極５０ｂとの距離Ｓは０．４μｍに設定されてい
る。

【００５５】同図から分かるように、ゲート長が０．３
５μｍの場合、従来の孤立パターンでは焦点深度（加工
寸法の１０％以内）が０．６μｍであるのに対して、本
実施形態のトランジスタでは、１．５μｍ以上の焦点深
度が確保されている（一般的には、量産するには、焦点
深度が１．２ミクロン程度は最低必要である。）。さら
に、従来の孤立パターンではｉ線を用いた場合に解像さ
れない０．３μｍ以下のゲート長を有するゲート電極を
形成することも可能である。すなわち、本実施形態の構
造を採用することで、露光光源の波長以下の寸法を有す
るゲート電極をパターニングすることができるととも
に、露光光源の波長よりも大きいゲート長を有するトラ
ンジスタにおいても、その焦点深度を深くすることがで
きる。

【００５６】図３は、露光光源としてｉ線を用い、ゲー
ト長Ｌが０．３μｍ，０．３５μｍのパターンを有する
レチクルを用いて、本実施形態に係るゲート電極及びダ
ミー電極のパターニングを行った場合の焦点深度のゲー
ト電極−ダミー電極間距離Ｓに対する依存性を示す。同
図から分かるように、焦点深度は距離Ｓが小さくなるに
つれて大きくなるが、距離Ｓが０．４μｍのときに最大
となり、これよりも距離Ｓが大きくなっても小さくなっ
ても低下する。

【００５７】また、図４は、露光光源としてＫｒＦ線を
用い、ゲート長Ｌが０．２５μｍのパターンを有するレ
チクルを用いて、本実施形態に係るゲート電極及びダミ
ー電極のパターニングを行った場合の焦点深度のゲート
電極−ダミー電極間距離Ｓに対する依存性を示す。この
場合、焦点深度は電極間距離Ｓが約０．３μｍのときに
最大となっている。つまり、電極間距離Ｓには最適値が
存在し、この最適値はゲート長よりも露光光源の波長に
強く依存していることが裏付けられている。

【００５８】以上の結果より、高精度のゲートパターン
を形成するには、ゲート電極−ダミー電極間距離Ｓを露
光光源の波長の２．５倍以下とすることが好ましい。ま
た、ゲート長Ｌが露光波長の１．５倍以下のときに、ゲ
ート長に対するバラツキ値の割合を低減するという本発
明の効果が特に顕著に発揮されることになる。

【００５９】一方、このようにダミー電極５０ｂを設け
てラインアンドスペースパターンにすることで、ゲート
電極５０ａの寸法の均一化を図ることができる反面、ソ
ース・ドレイン領域２１ｂの面積が狭められる。従来の
トランジスタの製造方法では、接続孔はソース・ドレイ
ン領域に直接到達するように形成されていたので、製造
工程中のマスクの合わせずれを考慮すると接続孔に比べ
てソース・ドレイン領域の面積をかなり大きめに確保し
ておく必要があった。そのために、このようなダミー電
極５０ｂを設ける構造をそのまま適用すると、さらに活
性領域全体の占有面積にマージンを設ける必要が生じ、
結局、半導体装置全体としての高集積化を図れない虞れ
がある。

【００６０】それに対し、本実施形態では、図１（ｄ）
に示すように、ソース・ドレイン領域２１ｂへの接続孔
の形成は、引出し電極３１に対して行うことになる。こ
の引出し電極３１は、ソース・ドレイン領域２１ｂに対
して自己整合的にコンタクトしているので、引出し電極
３１をソース・ドレイン領域２１ｂにコンタクトさせる
ためのマスクは不要である。しかも、引出し電極３１
は、サイドウォール２０からダミー電極５０ｂの上方に
至る広い範囲に亘って形成することが可能となるので、
引出し電極３１への接続孔の形成は極めて容易となり、
マスクの合わせずれを考慮する必要はない。また、ソー
ス・ドレイン領域２１ｂは素子分離１７から離れた領域
に形成されることになるので、素子分離１７の下方に、
ソース・ドレイン領域とは逆導電型の不純物を導入して
形成されるチャネルストップ領域Ｒctと接触しなくな
る。そのために、ソース・ドレイン領域２１ｂの側面の
容量を小さくすることができる。つまり、寄生容量の低
減による動作速度の向上を図ることができる。

【００６１】すなわち、ゲート電極５０ａの側方にダミ
ー電極５０ｂを形成してラインアンドスペースパターン
とすることにより、ゲート電極５０ａの加工仕上がり寸
法のバラツキが低減するので、ゲート長を微細化しても
相対的な誤差が拡大することがない。一方、ダミー電極
５０ｂを形成することでソース・ドレイン領域２１ｂの
面積が狭められても、ソース・ドレイン領域に自己整合
的にコンタクトする引出し電極３１を設けることで、ソ
ース・ドレイン領域２１ｂの占有面積を拡大する必要は
ない。むしろ、さらにソース・ドレイン領域２１ｂの占
有面積を積極的に低減することが可能である。

【００６２】以上のように、ゲート電極５０ａの寸法の
縮小とソース・ドレイン領域２１ｂの占有面積の低減と
によって、活性領域の面積を低減することができる。

【００６３】さらに、素子分離１７の下方におけるチャ
ネルトップ領域の機能も強化されるので、素子分離１７
の寸法の低減も可能である。

【００６４】よって、半導体装置全体として大幅に集積
度の向上と動作速度の向上とを図ることができるのであ
る。

【００６５】（第２の実施形態） 次に、第２の実施形態について説明する。まず、図５及
び図６を参照しながら本実施形態に係る半導体装置の構
造について説明する。

【００６６】図５は本実施形態における半導体装置のう
ち孤立部のトランジスタと密集部のトランジスタとが含
まれる領域の平面図である。図５に示すように、第１の
活性領域Ｒea1 内には密集して形成された３つのトラン
ジスタＴＲ１〜ＴＲ３が配設され、第２の活性領域Ｒea
2 には孤立した単体のトランジスタＴＲ４が配設されて
いる。そして、第１の活性領域Ｒea1 には各トランジス
タＴＲ１〜ＴＲ３のゲート電極５０ａが互いに一定の距
離Ｓo を隔てかつ平行に配置されているとともに、両端
のトランジスタＴＲ１，ＴＲ３のゲート電極５０ａに隣
接して、第１の活性領域Ｒea1 上と素子分離上とに跨っ
て、ダミー電極５０ｂが設けられている。また、第２の
活性領域Ｒea2 には、孤立したトランジスタＴＲ４のゲ
ート電極５０ａが形成されているとともに、その両側方
の活性領域Ｒea2 上と素子分離上とに跨って２つのダミ
ー電極５０ｂが形成されている。ただし、本実施形態で
は、第１活性領域Ｒea1 と第２活性領域Ｒea2 との間の
素子分離上では、ダミー電極５０ｂが共通化されてい
る。そして、各ゲート電極５０ａとダミー電極５０ｂと
の間の距離も各ゲート電極５０ａ同士間の距離Ｓo と同
じである。つまり、相隣接するゲート電極５０ａ同士の
距離，及び相隣接するゲート電極５０ａとダミー電極５
０ｂとの距離が一定値Ｓo となっている。

【００６７】なお、後に説明する図６に示すように、各
活性領域Ｒea1 ，Ｒea2 の一部にコンタクトする引出し
電極３１が形成されており、上層金属配線３４と引出し
電極３１との間は、埋め込み層３３を介して接続されて
いる。

【００６８】図６は、図５のVI−VI線断面における孤立
したトランジスタＴＲ４付近の構造を示す断面図であ
る。図６に示すように、半導体基板１０の上には、半導
体基板１０の上端面よりも突出した上端面を有する溝型
の素子分離１７が形成されており、この素子分離１７で
囲まれる活性領域内に単体のＭＯＳトランジスタが形成
されている。ＭＯＳトランジスタは、ポリシリコン膜か
らなる下層膜１６ａ及びタングステン膜からなる上層膜
１８ａで構成されるゲート電極５０ａと、ポリシリコン
膜からなる下層膜１６ｂ及びタングステン膜からなる上
層膜１８ｂで構成されるダミー電極５０ｂとを備えてい
る。上記ダミー電極５０ｂの下層膜１６ｂは素子分離１
７の側端部に沿って延びており、その上端面は素子分離
１７の上端面と同じ高さ位置にある。また、ダミー電極
５０ｂの上層膜１８ｂは、下層膜１６ｂ上と素子分離１
７上とに跨って形成されている。ゲート電極５０ａ及び
ダミー電極５０ｂの上にはシリコン酸化膜からなる保護
用絶縁膜１９ａ，１９ｂが、ゲート電極５０ａ及びダミ
ー電極５０ｂの下にはシリコン酸化膜からなるゲート絶
縁膜１５ａ及びダミー絶縁膜１５ｂが、ゲート電極５０
ａ及びダミー電極５０ｂの両側面上にはシリコン酸化膜
からなる電極サイドウォール２０ａ及びダミーサイドウ
ォール２０ｂがそれぞれ形成されている。半導体基板１
０のゲート電極５０ａの両側方に位置する部位には、Ｌ
ＤＤ領域２１ａ及びソース・ドレイン領域２１ｂが形成
されており、このソース・ドレイン領域２１ｂに自己整
合的にコンタクトするＷ／ＴｉＮ膜からなる引出し電極
３１が形成されている。この引出し電極３１は、ダミー
電極５０ｂの上方に亘る広い領域に形成されており、そ
の上に層間絶縁膜３２を介して上層金属配線３４が形成
され、上層金属配線３４と引出し電極３１との間は、接
続孔に埋め込まれたタングステンからなる埋め込み層３
３により接続されている。

【００６９】以上のように、本実施形態に係る半導体装
置の構造によれば、ソース・ドレイン領域２１ｂの引出
し電極３１は、ＭＯＳ型トランジスタのゲート電極５０
ａ及びダミー電極５０ｂの側面上に形成されたサイドウ
ォール２０ａ，２０ｂに隣接して自己整合的にソース・
ドレイン領域２１ｂにコンタクトする構造となってい
る。また、各孤立部においても密集部においても、活性
領域内の半導体基板１０上から素子分離１７上に跨って
ダミー電極５０ｂが形成され、ゲート電極５０ａとダミ
ー電極５０ｂとでラインアンドスペースパターンを構成
しているので、上記第１の実施形態と同様の効果を発揮
することができる。

【００７０】しかも、活性領域上では相隣接するゲート
電極５０ａ同士間の距離と相隣接するゲート電極５０ａ
−ダミー電極５０ｂ間の距離とが一定値Ｓo であるの
で、活性領域上ではフォトリソグラフィー工程における
近接効果やエッチング工程におけるマイクロローディン
グ効果に起因する各ゲート電極５０ａの寸法のバラツキ
がほとんど生じない。したがって、ゲート電極５０ａの
長さを縮小しても、ゲートパターンの孤立，密集の相違
に起因する両効果の差が生じないので、寸法誤差が拡大
することはない。したがって、トランジスタの微細化が
可能となり、半導体装置の集積度及び動作速度の向上を
図ることができるのである。さらに、以下に述べる製造
工程中における平坦度の向上により寸法精度の向上を図
ることができる。

【００７１】次に、本実施形態における半導体装置の製
造方法について、図７（ａ）〜（ｆ），図８（ａ）〜
（ｅ）及び図９（ａ）〜（ｅ）を参照しながら説明す
る。ただし、この各図では、ｎチャネルＭＯＳトランジ
スタとｐチャネルＭＯＳトランジスタとが相隣接して形
成される部分、つまり、上記図５及び図６には示されな
い部分における製造工程について説明する。

【００７２】まず、図７（ａ）に示すように、半導体基
板１０上にｎチャネルＭＯＳトランジスタ形成領域Ｒn
を覆うフォトレジスト膜ＦＲ３を形成し、リンイオン
（Ｐ+）の注入を行った後、図７（ｂ）に示すように、
ｐチャネルＭＯＳトランジスタ形成領域Ｒｐを覆うフォ
トレジスト膜ＦＲ４を形成し、ボロンイオン（Ｂ+ ）の
注入を行う。その結果、半導体基板１０の表面付近の領
域に、不純物濃度がしきい値制御レベルに調整されたｎ
ウェル１１とｐウェル１２とが形成される。

【００７３】次に、図７（ｃ）に示すように、基板全面
を酸化して厚さ１０ｎｍのシリコン酸化膜１５ｘを形成
し、その上に厚さ３００ｎｍのポリシリコン膜１６ｘ
（第１のゲート用導電膜）を堆積する。そして、図７
（ｄ）に示すように、ポリシリコン膜１６ｘの上に素子
分離を形成しようとする領域を開口したフォトレジスト
膜ＦＲ５を形成した後、ポリシリコン膜１６ｘ、シリコ
ン酸化膜１５ｘ及び半導体基板１０を順次エッチング
し、半導体基板１０の一部を堀込んで深さ約３００ｎｍ
の溝を形成する。

【００７４】次に、図７（ｅ）に示すように、基板の上
にＣＶＤ法により、厚さ１μｍ程度の分離用シリコン酸
化膜１７ｘ（分離用絶縁膜）を堆積した後、フォトレジ
ストを全面に塗布してエッチバック法によりポリシリコ
ン膜１６ｘが露出するまで、フォトレジスト膜と分離用
シリコン酸化膜１７ｘとを除去して、図７（ｆ）に示す
ように、基板表面を平坦にする。この状態で各活性領域
を取り囲む溝型の素子分離１７が形成されている。な
お、図示は省略するが、この状態で素子分離１７の下方
にチャネルストッパ層を形成する。すなわち、ｎウェル
１１内の素子分離１７の下方にはｎウェル１１内の不純
物濃度よりも濃いｎ型不純物をイオン注入により導入
し、ｐウェル１２内の素子分離１７の下方にはｐウェル
１２内の不純物濃度よりも濃いｐ型不純物をイオン注入
により導入する。ただし、このチャネルストッパ層の形
成は、他の工程で行うことも可能である。

【００７５】次に、図８（ａ）に示すように、基板上に
厚さ１００ｎｍのタングステン膜１８ｘ（第２のゲート
用導電膜）と厚さ１５０ｎｍの保護用シリコン酸化膜１
９ｘとを順次堆積し、さらにその上に、タングステン膜
１８ｘ等を残そうとする領域を覆うフォトレジスト膜Ｆ
Ｒ６を形成する。そして、フォトレジスト膜ＦＲ６をマ
スクとして、保護用シリコン酸化膜１９ｘ，タングステ
ン膜１８ｘ，ポリシリコン膜１６ｘ及びシリコン酸化膜
１５ｘを順次エッチングして選択的に除去する。そし
て、図８（ｂ）に示すように、活性領域上には下層膜１
６ａ及び上層膜１８ａからなるゲート電極５０ａを、活
性領域上から素子分離１７上に跨る領域には下層膜１６
ｂ及び上層膜１８ｂからなるダミー電極５０ｂをそれぞ
れ形成する。また、ゲート電極５０ａと半導体基板１０
との間にはゲート絶縁膜１５ａが介在し、ダミー電極５
０ｂと半導体基板１０との間にはダミー絶縁膜１５ｂが
介在した構造となる。

【００７６】次に、図８（ｃ）に示すように、ｎチャネ
ルＭＯＳトランジスタ形成領域Ｒｎを覆うフォトレジス
ト膜ＦＲ７を形成し、このフォトレジスト膜ＦＲ７，ｐ
チャネルＭＯＳトランジスタのゲート電極５０ａ及びダ
ミー電極５０ｂをマスクとして、低濃度のボロンイオン
（Ｂ+ ）の注入を行い、ｐチャネルＭＯＳトランジスタ
のＬＤＤ領域２１ａを形成する。その後、図８（ｄ）に
示すように、ｐチャネルＭＯＳトランジスタ形成領域Ｒ
ｐを覆うフォトレジスト膜ＦＲ８を形成し、このフォト
レジスト膜ＦＲ８，ｎチャネルＭＯＳトランジスタのゲ
ート電極５０ａ及びダミー電極５０ｂをマスクとして、
低濃度のリンイオン（Ｐ+ ）の注入を行い、ｎチャネル
ＭＯＳトランジスタのＬＤＤ領域２１ａを形成する。

【００７７】次に、図８（ｅ）に示すように、基板上に
ＣＶＤ法により厚さ１００ｎｍのシリコン酸化膜を堆積
した後、エッチバックして、ゲート電極５０ａの両側面
上には電極サイドウォール２０ａを、ダミー電極５０ｂ
の両側面上にはダミーサイドウォール２０ｂをそれぞれ
形成する。なお、図示しないが、素子分離１７の側面が
露出した部分には素子分離サイドウォールが形成され
る。

【００７８】続いて、図９（ａ）に示すように、ｎチャ
ネルＭＯＳトランジスタ形成領域Ｒｎを覆うフォトレジ
スト膜ＦＲ９を形成し、このフォトレジスト膜ＦＲ９，
ｐチャネルＭＯＳトランジスタのゲート電極５０ａ，ダ
ミー電極５０ｂ及び各サイドウォール２０ａ，２０ｂを
マスクとして、高濃度のボロンイオン（Ｂ+ ）の注入を
行い、ｐチャネルＭＯＳトランジスタのソース・ドレイ
ン領域２１ｂを形成する。その後、図９（ｂ）に示すよ
うに、ｐチャネルＭＯＳトランジスタ形成領域Ｒｐを覆
うフォトレジスト膜ＦＲ１０を形成し、このフォトレジ
スト膜ＦＲ１０，ｎチャネルＭＯＳトランジスタのゲー
ト電極５０ａ，ダミー電極５０ｂ及び各サイドウォール
２０ａ，２０ｂをマスクとして、高濃度のヒ素イオン
（Ａｓ+ ）の注入を行い、ｎチャネルＭＯＳトランジス
タのソース・ドレイン領域２１ｂを形成する。

【００７９】次に、図９（ｃ）に示すように、基板上に
Ｗ／ＴｉＮ膜からなる積層金属膜３１ｘを堆積した後、
引出し電極を形成しようとする領域を開口したフォトレ
ジスト膜ＦＲ１１を形成する。そして、図９（ｄ）に示
すように、フォトレジスト膜ＦＲ１１をマスクとして積
層金属膜３１ｘをエッチングして、ソース・ドレイン領
域２１ｂに自己整合的にコンタクトしかつダミー電極５
０ｂの上方まで延びる引出し電極３１を形成する。

【００８０】次に、図９（ｅ）に示すように、基板上に
層間絶縁膜３２を堆積した後、層間絶縁膜３２を貫通し
て引き出し電極３１に到達する接続孔を開口させた後、
この接続孔にタングステンを埋め込んで埋め込み層３３
を形成するとともに、アルミニウム合金膜からなる上層
金属配線３４を形成する。

【００８１】本実施形態の製造工程では、素子分離１７
の上面が活性領域の半導体基板１０の上面よりも突出し
た構造となる為に、図８（ａ）に示すゲート電極形成工
程において、下地が平坦となり、フォトリソグラフィー
工程におけるハレーションや定在波効果の影響による各
ゲート電極５０ａの寸法のばらつきを無視し得る程度ま
で低減することができる。特に、本実施形態の工程で
は、ゲート電極５０ａの一部を構成するポリシリコン膜
１６ｘが、素子分離１７を形成するための溝を形成する
際のエッチングストッパとしても機能するので、工程数
を低減し得るという利点をも有する。

【００８２】また、本実施形態の製造工程では、ソース
・ドレイン領域２１ｂの基板面が素子分離１７の上面よ
りもポリシリコン膜１６ｘの膜厚分だけ下方に位置する
ので、以下の効果が得られる。すなわち、図９（ｃ）〜
（ｄ）に示す積層金属膜３１ｘから引出し電極３１をパ
ターニングする工程において、フォトレジスト膜ＦＲ１
１がソース・ドレイン領域２１ｂの位置からずれて、ソ
ース・ドレイン領域２１ｂの上方にフォトレジスト膜Ｆ
Ｒ１１が存在しない部分が生じても、その部分上の積層
金属膜３１ｘがすべてエッチングされてしまうことはな
い。すなわち、ソース・ドレイン領域２１ｂに対して引
出し電極３１を自己整合的にコンタクトさせることがで
きるので、マスク合わせずれに対する余計なマージンを
とる必要がない。

【００８３】尚、本実施形態では、相隣接するゲート電
極５０ａ同士間の距離及び相隣接するゲート電極５０ａ
とダミー電極５０ｂとの間の距離を一定値Ｓo とした
が、これらの距離は必ずしも同じ値でなくてもよい。ダ
ミー電極５０ｂがあることで、すべてのゲート電極５０
ａがラインアンドスペースパターンを有することにな
り、各ゲート電極５０ａに対して近接効果が生じる結
果、多少各電極間の距離が相違しても、ゲート長のバラ
ツキが確実に低減される。また、ゲート電極５０ａと素
子分離１７との間の距離や、ソース・ドレイン領域２１
ｂの基板面と素子分離１７の上面との段差つまりポリシ
リコン膜１６ｘの膜厚、積層金属膜３１ｘの膜厚等の最
適化により、引出し電極３１は自己整合的に形成するこ
とができ、本実施形態と同様の効果を得ることができ
る。

【００８４】（第３の実施形態） 次に、第３の実施形態について、図１０（ａ）〜（ｇ）
を参照しながら説明する。図１０（ａ）〜（ｇ）は、本
実施形態における半導体装置の製造工程を示す断面図で
ある。

【００８５】まず、図１０（ａ）に示すように、半導体
基板１０の表面を酸化して厚さ２０ｎｍのシリコン酸化
膜１３ｘを形成し、次に、厚さ３００ｎｍのシリコン窒
化膜１４ｘ（エッチングストッパ膜）を堆積する。続い
て、図１０（ｂ）に示すように、素子分離を形成しよう
とする領域を開口したフォトレジスト膜ＦＲ１２を形成
した後、フォトレジスト膜ＦＲ１２をマスクとして、シ
リコン窒化膜１４ｘ、シリコン酸化膜１３ｘ及び半導体
基板１０を順次エッチングし、半導体基板１０に深さ約
３００ｎｍの溝を形成する。

【００８６】次に、図１０（ｃ）に示すように、ＣＶＤ
法により基板上に厚さ約１μｍのシリコン酸化膜を堆積
し、その上にフォトレジストを塗布した後、フォトレジ
スト膜及びシリコン酸化膜をシリコン窒化膜１４ｘが露
出するまでエッチバックして、基板表面を平坦にする。

【００８７】続いて、図１０（ｄ）に示すように、活性
領域上に残存するシリコン窒化膜１４ｘを除去した後、
ｎチャネルＭＯＳトランジスタ形成領域Ｒｎを覆うフォ
トレジスト膜ＦＲ１３を形成し、リンイオン（Ｐ+ ）の
注入を行った後、図１０（ｅ）に示すように、ｐチャネ
ルＭＯＳトランジスタ形成領域Ｒｐを覆うフォトレジス
ト膜ＦＲ１４を形成し、ボロンイオン（Ｂ+ ）の注入を
行う。その結果、半導体基板１０の表面付近の領域に、
不純物濃度がしきい値制御レベルに調整されたｎウェル
１１とｐウェル１２とが形成される。

【００８８】次に、図１０（ｆ）に示すように、シリコ
ン酸化膜１３ｘを除去した後、基板全面を酸化して厚さ
１０ｎｍのシリコン酸化膜１５ｘを形成し、その上に厚
さ３００ｎｍのポリシリコン膜１６ｘ（第１のゲート用
導電膜）を堆積する。

【００８９】次に、図１０（ｇ）に示すように、ポリシ
リコン膜１６ｘの上にフォトレジストを塗布して、フォ
トレジスト膜とポリシリコン膜とを素子分離１７の表面
が露出するまでエッチバックして、基板表面を平坦にす
る。

【００９０】その後の工程は、図示を省略するが、上記
第１の実施形態における図７（ｆ）〜図９（ｅ）に示す
工程と同様の工程を実施する。

【００９１】本実施形態によっても、上記第２の実施形
態と同様に、ゲート電極の長さのばらつきを従来方法に
比べて飛躍的に低減することができる。また、ソース・
ドレイン領域の占有面積を大幅に低減することができ、
かつマスク合わせずれに対する余計なマージンをとる必
要がない。

【００９２】特に、本実施形態では、第２の実施形態に
比べ、素子分離１７の形成をゲート酸化工程やゲート電
極形成工程よりも先に行うので、素子分離１７の形成に
伴うゲート絶縁膜へのダメージを回避でき、かつ熱履歴
によるデバイス特性に対する悪影響を抑制することがで
きる。

【００９３】なお、本実施形態では、溝型素子分離１７
を形成する際のエッチングストッパとしてシリコン窒化
膜１４ｘを用いたが（図１０（ａ）〜（ｃ））、エッチ
ングストッパとして機能し、かつそれを除去する際に素
子分離１７及び下地のシリコン酸化膜１３ｘがエッチン
グされ難い材料からなる膜つまりシリコン酸化膜に対す
るにエッチング選択比の高い膜であればよい。例えばポ
リシリコン膜、アモルファスシリコン膜、高融点金属
膜、高融点金属化合物膜、ＰＳＧ膜，ＢＰＳＧ膜などを
エッチングストッパ膜として用いることができる。

【００９４】（第４の実施形態） 次に、第４の実施形態について、図１１（ａ）〜（ｄ）
を参照しながら説明する。図１１（ａ）〜（ｄ）は、本
実施形態における半導体装置の製造工程を示す断面図で
ある。

【００９５】本実施形態では、素子分離１７、ｎウェル
１１、ｐウェル１２、ゲート電極５０ａ，ダミー電極５
０ｂ、ゲート絶縁膜１５ａ，ダミー絶縁膜１５ｂ、ゲー
ト保護膜１９ａ、ダミー保護膜１９ｂ、各サイドウォー
ル２０ａ，２０ｂ、ＬＤＤ領域２１ａ、ソース・ドレイ
ン領域２１ｂ等の形成工程は、上記第２又は第３実施形
態で説明した工程のいずれでもよいので、図示を省略す
る。

【００９６】図１１（ａ）に示す状態では、例えば第２
実施形態における図９（ｂ）に示す工程を終了してい
る。

【００９７】そして、図１１（ｂ）に示すように、基板
上に引出し電極形成用膜として厚さ５０ｎｍの窒化チタ
ン膜３１ｙを堆積し、その上に厚さ２００ｎｍのシリコ
ン酸化膜３５ｘをＣＶＤ法により堆積する。

【００９８】次に、図１１（ｃ）に示すように、シリコ
ン酸化膜３５ｘの上に引出し電極を形成しようとする領
域を覆うフォトレジスト膜ＦＲ１５を形成し、このフォ
トレジスト膜ＦＲ１５をマスクとして、シリコン酸化膜
３５ｘ及び窒化チタン膜３１ｙを順次エッチングする。
これにより、図１１（ｄ）に示すように、ソース・ドレ
イン領域２１ｂに自己整合的にコンタクトし、かつダミ
ー電極５０ｂの上まで延びる引出し電極３１が形成され
る。そして、引出し電極３１の上には上部絶縁膜３５が
残る。その後の工程は省略するが、例えば上記第２の実
施形態における図９（ｅ）と同様の工程を行って、基板
上に層間絶縁膜を堆積して、引出し電極３１への接続孔
の形成と、埋め込み層の形成と、上層金属配線の形成と
を行うことができる。

【００９９】本実施形態によっても、上記第２及び第３
の実施形態と同様に、ゲート電極の寸法ばらつきを従来
方法に比べて飛躍的に低減することができる。またソー
ス・ドレイン領域の占有面積を大幅に縮小することがで
き、かつマスク合わせずれに対する余計なマージンをと
る必要がない。

【０１００】加えて、本実施形態によれば、引出し電極
３１を形成するためのＴｉＮ膜３１ｙの上にシリコン酸
化膜３５ｘを堆積することによって、以下の効果が得ら
れる。すなわち、結晶粒径のバラツキによって表面に凹
凸が生じやすいタングステン膜に代えて、アモルファス
であるために表面平滑性がよいシリコン酸化膜３５ｘを
使用することにより、ＴｉＮ膜３１ｙのエッチングの制
御性（均一性、パターン依存性）を向上させることがで
き、半導体装置の歩留りを向上させることができる。

【０１０１】（第５の実施形態） 次に、第５の実施形態について、図１２（ａ）〜（ｅ）
を参照しながら説明する。図１２（ａ）〜（ｅ）は、本
実施形態における半導体装置の製造工程を示す断面図で
ある。

【０１０２】本実施形態においても、素子分離１７、ｎ
ウェル１１、ｐウェル１２、ゲート電極５０ａ，ダミー
電極５０ｂ、ゲート絶縁膜１５ａ，ダミー絶縁膜１５
ｂ、ゲート保護膜１９ａ、ダミー保護膜１９ｂ、各サイ
ドウォール２０ａ，２０ｂ、ＬＤＤ領域２１ａ、ソース
・ドレイン領域２１ｂ等の形成工程は、上記第２又は第
３実施形態で説明した工程のいずれでもよいので、図示
を省略する。

【０１０３】図１２（ａ）に示す状態では、例えば第２
実施形態における図９（ｂ）に示す工程を終了してい
る。そして、本実施形態では、ブランケット−タングス
テンＣＶＤ法により、ソース・ドレイン領域２１ｂにコ
ンタクトする下地の埋め込み導電膜を形成する。

【０１０４】すなわち、図１２（ｂ）に示すように、基
板上にＷ／ＴｉＮ膜からなる下地金属膜３６ｘを堆積
し、この下地金属膜３６ｘをエッチバックする。これに
より、図１２（ｃ）に示すように、ゲート電極５０ａ−
ダミー電極５０ｂ間の凹部となっているソース・ドレイ
ン領域２１ｂの上方部分のみに埋め込み導電膜３６ａが
残存する。

【０１０５】次に、図１２（ｄ）に示すように、基板上
に再びＷ／ＴｉＮ膜からなる上地金属膜３７ｘを堆積
し、その上に引出し電極を形成しようとする領域を覆う
フォトレジスト膜ＦＲ１６を形成して、このフォトレジ
スト膜ＦＲ１６をマスクとして上地金属膜３７ｘをエッ
チングする。これにより、図１２（ｅ）に示すように、
ソース・ドレイン領域２１ｂに自己整合的にコンタクト
する埋め込み導電膜３６ａと、上層膜３７ａとからなる
引出し電極３１が形成される。

【０１０６】本実施形態によっても、上記第２〜第４の
実施形態と同様に、ゲート電極５０ａの長さのばらつき
を従来方法に比べて飛躍的に低減することができる。ま
た、ソース・ドレイン領域２１ｂの占有面積を大幅に縮
小することができ、かつマスク合わせずれに対する余計
なマージンをとる必要がない。

【０１０７】加えて、本実施形態では、引出し電極３１
を形成するための導電膜を２段階に分離して形成してお
り、その為、下地金属膜３６ｘと上地金属膜３７ｘとの
材料を別々に自由に設定することができる。例えば、下
地金属膜３６ｘとして、ソース・ドレイン領域２１ｂと
の接触抵抗を低減し得る材料を用いることによって、半
導体装置全体の低電圧化を図ることができる。かつ、上
地金属膜３７ｘのエッチング時にエッチングストッパ膜
として機能する材料を用いることにより、上地金属膜３
７ｘの加工容易性を向上させることができる。

【０１０８】尚、本実施形態において、下地金属膜３６
ｘとして選択ＣＶＤ法によるタングステン膜やアルミ
膜、選択エピ成長によるシリコン膜あるいはシリサイド
化反応を用いたチタンシリサイド膜やコバルトシリサイ
ド膜などを用いることもできる。それにより、ゲート電
極５０ａ等を構成するポリシリコン膜１６ｘの膜厚を薄
くすることができ、基板全体の段差が低減されるので、
上地金属膜３７ｘの加工及び上層の金属配線の加工が更
に容易となる。また、ダミー電極５０ｂを用いて電極間
距離を一定値Ｓo としなくても、引出し電極３１は自己
整合的にソース・ドレイン領域２１ｂにコンタクトさせ
ることができるので、レイアウトの自由度を向上させる
ことができる。

【０１０９】なお、上地金属膜３７ｘと下地金属膜３６
ｘとのエッチング選択比は４倍以上であることが好まし
く、特に１０倍以上の時に著効を発揮する。

【０１１０】（第６の実施形態） 次に、第６の実施形態について説明する。図１３（ａ）
〜（ｅ）は、本実施形態における半導体装置の製造工程
を示す断面図である。

【０１１１】本実施形態においても、素子分離１７、ｎ
ウェル１１、ｐウェル１２、ゲート電極５０ａ，ダミー
電極５０ｂ、ゲート絶縁膜１５ａ，ダミー絶縁膜１５
ｂ、ゲート保護膜１９ａ、ダミー保護膜１９ｂ、各サイ
ドウォール２０ａ，２０ｂ、ＬＤＤ領域２１ａ、ソース
・ドレイン領域２１ｂ等の形成工程は、上記第２又は第
３実施形態で説明した工程のいずれでもよいので、図示
を省略する。

【０１１２】図１３（ａ）に示す状態では、例えば第２
実施形態における図９（ｂ）に示す工程を終了してい
る。

【０１１３】そして、図１３（ｂ）に示すように、基板
上にＷ／Ｔｉ膜からなる下地金属膜３６ｙを堆積する。
その後、基板上にフォトレジストを塗布し、エッチバッ
クしてソース・ドレイン領域２１ｂの直上のみにフォト
レジスト膜ＦＲ１７を残す。そして、このフォトレジス
ト膜ＦＲ１７をマスクとして、下地金属膜３６ｙをエッ
チングし、図１３（ｃ）に示すように、ソース・ドレイ
ン領域２１ｂにコンタクトする下層膜３６ｂを形成す
る。

【０１１４】次に、図１３（ｄ）に示すように、基板上
にＷ／ＴｉＮ膜からなる上地金属膜３７ｙを堆積し、そ
の上に引出し電極を形成しようとする領域を覆うフォト
レジスト膜ＦＲ１８を形成し、これをマスクとして上地
金属膜３７ｙをエッチングする。これにより、図１３
（ｅ）に示すように、上層膜３７ｂと下層膜３６ｂとか
らなる引出し電極３１が形成される。

【０１１５】本実施形態によっても、上記第２〜第５の
実施形態と同様にゲート電極の寸法ばらつきを従来方法
に比べて飛躍的に低減することができる。また、ソース
・ドレイン領域を大幅に縮小することができ、かつマス
ク合わせずれに対する余計なマージンをとる必要がな
い。

【０１１６】また、本実施形態では、上記第５の実施形
態と同様に引出し電極形成用導電膜を２段階に分離して
形成しているので、下地金属膜３６ｙと上地金属膜３７
ｙとの材料を別々に自由に設定することができる。本実
施形態で下地金属膜３６ｙとして用いたＷ／Ｔｉ膜は、
ソース・ドレイン領域２１ｂと金属配線とのバリヤメタ
ルとしての機能を有する上に、上地金属膜３７ｙとして
用いた窒化チタン膜のエッチング時にエッチングストッ
パ膜としても機能する。その結果、上地金属膜３７ｙの
加工容易性を向上させることができる。

【０１１７】（その他の実施形態） 尚、第２〜第６の実施形態において、素子分離の形成に
はフォトレジストを塗布した後エッチバックする方法を
用いたが、ＣＭＰ（ケミカル・メカニカル・ポリッシン
グ）法やＳＯＧ（スピン・オン・グラス）法、ＢＰＳＧ
フロー法等によっても構わない。

【０１１８】また、上記第２〜第６の実施形態では、ゲ
ート電極５０ａ及びダミー電極５０ｂをタングステン膜
とポリシリコン膜との２層膜で構成したが、各電極の上
層をタングステン膜の代わりに他の金属膜、シリサイド
等の金属化合物膜、ポリシリコン膜、アモルファスシリ
コン膜のいずれか或はそれらの積層膜で構成してもよ
い。

【０１１９】また、ゲート保護膜，ダミー保護膜及びサ
イドウォールとしてＣＶＤ法によって堆積したシリコン
酸化膜を用いたが、シリコン窒化膜その他の絶縁性材料
でも構わない。

【０１２０】さらに、上記引出し電極３１は、チタンタ
ングステン膜やチタンシリサイド膜、タングステンシリ
サイド膜等で構成してもよい。

【０１２１】上記各実施形態では、ＭＯＳトランジスタ
をいずれもＬＤＤ領域と高濃度不純物を含むソース・ド
レイン領域とを有する構造としたが、単に１種類のソー
ス・ドレイン領域を有するＭＯＳトランジスタ、いわゆ
るＤＤ構造を有するＭＯＳトランジスタ、パンチスルー
ストッパ層を設けたＭＯＳトランジスタ等を搭載した半
導体装置についても本発明を適用することができる。

【０１２２】

【発明の効果】本発明の半導体装置によると、活性領域
上と素子分離上とに跨る領域にゲート電極とほぼ平行に
延びるダミー電極を設け、孤立パターン内のゲート電極
もラインアンドスペースパターン内に配置する構成とし
たので、パターンの種類の相違に起因して生じるフォト
リソグラフィー及びエッチング工程におけるゲート電極
の仕上がり寸法のバラツキを低減することができ、よっ
て、ゲート長の微細化による半導体装置の高集積化と動
作速度の高速化とを図ることができる。

【０１２３】本発明の半導体装置の製造方法によれば、
上述の半導体装置の構造を実現することができる。

【図面の簡単な説明】

【図１】第１の実施形態における半導体装置の製造工程
を示す断面図である。

【図２】第１の実施形態における半導体装置の加工後に
おけるゲート電極の寸法の焦点深度に対する依存性を示
す特性図である。

【図３】第１の実施形態におけるｉ線を用いた場合の半
導体装置の焦点深度の電極間距離に対する依存性を示す
特性図である。

【図４】第１の実施形態におけるＫｒＦ線を用いた場合
の半導体装置の焦点深度の電極間距離に対する依存性を
示す特性図である。

【図５】第２の実施形態における半導体装置のレイアウ
トを示す平面図である。

【図６】図５に示すVI−VI線断面における半導体装置の
断面図である。

【図７】第２の実施形態における半導体装置の製造工程
のうち溝型素子分離を形成するまでの工程を示す断面図
である。

【図８】第２の実施形態における半導体装置の製造工程
のうち溝型素子分離を形成した後サイドウォールを形成
するまでの工程を示す断面図である。

【図９】第２の実施形態における半導体装置の製造工程
のうちサイドウォールを形成した後の工程を示す断面図
である。

【図１０】第３の実施形態における半導体装置の製造工
程のうち溝型素子分離を形成するまでの工程を示す断面
図である。

【図１１】第４の実施形態における半導体装置の引出し
電極を形成する工程を示す断面図である。

【図１２】第５の実施形態における半導体装置の引出し
電極を形成する工程を示す断面図である。

【図１３】第５の実施形態における半導体装置の引出し
電極を形成する工程を示す断面図である。

【図１４】従来の半導体装置の断面図である。

【図１５】従来の半導体装置のレイアウトを示す平面図
である。

【図１６】従来の半導体装置のゲート電極の密集パター
ンと孤立パターンとにおける寸法差を説明するための特
性図である。

【符号の説明】

１０ 半導体基板 １１ ｎウェル １２ ｐウェル １３ｘ シリコン酸化膜 １４ｘ シリコン窒化膜（エッチングストッパ膜） １５ｘ シリコン酸化膜 １５ａ ゲート絶縁膜 １５ｂ ダミー絶縁膜 １６ｘ ポリシリコン膜（第１のゲート用導電膜） １６ａ，１６ｂ 上層膜 １７ 素子分離 １７ｘ 分離用シリコン酸化膜（分離用絶縁膜） １８ｘ タングステン膜（第２のゲート用導電膜） １８ａ，１８ｂ 下層膜 １９ｘ 保護用シリコン酸化膜 １９ａ ゲート保護膜 １９ｂ ダミー保護膜 ２０ａ 電極サイドウォール ２０ｂ ダミーサイドウォール ２１ａ ＬＤＤ領域 ２１ｂ ソース・ドレイン領域 ３１ 引出し電極 ３１ｘ 積層金属膜 ３１ｙ 窒化チタン膜 ３２ 層間絶縁膜 ３３ 埋め込み層 ３４ 上層金属配線 ３５ 上部絶縁膜 ３５ｘ シリコン酸化膜 ５０ｘ ポリシリコン膜 ５０ａ ゲート電極 ５０ｂ ダミー電極 ＦＲ フォトレジスト膜 Ｒｎ ｎチャネルＭＯＳトランジスタ形成領域 Ｒｐ ｐチャネルＭＯＳトランジスタ形成領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/08 １０２Ｃ 27/088 (72)発明者 中林 隆 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 藤井 稔 兵庫県神戸市北区桂木１丁目８番45号 (56)参考文献 特開 昭60−124871（ＪＰ，Ａ) 特開 平３−187230（ＪＰ，Ａ) 特開 平４−154127（ＪＰ，Ａ) 特開 平４−63437（ＪＰ，Ａ) 特開 平４−155823（ＪＰ，Ａ) 特開 平６−291196（ＪＰ，Ａ) 特開 平４−180627（ＪＰ，Ａ) 特開 平７−86590（ＪＰ，Ａ) 特開 平６−125081（ＪＰ，Ａ) 特開 平４−168765（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8234 H01L 27/088

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の一部に形成された活性領域
   と、 上記活性領域の基板面から突出して形成され上記活性領
   域を取り囲む素子分離と、 上記活性領域内の上記半導体基板上に形成された少なく
   とも１つのゲート電極と、 上記素子分離と上記活性領域とに跨る領域上で上記ゲー
   ト電極の両側に、上記ゲート電極とほぼ平行に延びるよ
   うに形成され、上記ゲート電極とは切り離された１対の
   ダミー電極と、 上記ゲート電極の両側方で上記ダミー電極と上記ゲート
   電極との間に位置する上記半導体基板内に不純物を導入
   して形成されたソース・ドレイン領域とを備え、 上記ゲート電極及びダミー電極は、上記素子分離の上端
   面とほぼ同じ高さまで形成された下層膜とその上の上層
   膜とにより構成されており、 上記ダミー電極の下層膜は、上記活性領域上で上記素子
   分離の側端面に接しており、 上記ダミー電極の上層膜は、上記ダミー電極の下層膜と
   上記素子分離とに跨って形成されている ことを特徴とす
   る半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記ゲート電極，上記ダミー電極及び上記素子分離の各
   側面上に形成され絶縁性材料で構成される電極サイドウ
   ォール及びダミーサイドウォールと、 上記電極サイドウォール及びダミーサイドウォールに接
   して形成され上記ソース・ドレイン領域と電気的に接続
   される導電性材料からなる引出し電極とをさらに備えて
   いることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 上記活性領域上には、１つのゲート電極が配設されてお
   り、 上記ゲート電極と上記各ダミー電極とは、ほぼ同じ距離
   を隔てて並んでいることを特徴とする半導体装置。
4. 【請求項４】 請求項１又は２記載の半導体装置におい
   て、 上記活性領域上には、複数のゲート電極が配設されてお
   り、 上記複数のゲート電極及び１対のダミー電極は、順次ほ
   ぼ一定の距離を隔てて並んでいることを特徴とする半導
   体装置。
5. 【請求項５】 半導体基板上にゲート絶縁膜及び第１の
   ゲート用導電膜を順次堆積する工程と、 素子分離形成領域における上記第１のゲート用導電膜，
   上記ゲート絶縁膜及び上記半導体基板を選択的にエッチ
   ングして、溝を形成する工程と、 上記溝が形成された状態の基板上に分離用絶縁膜を堆積
   した後、上記分離用絶縁膜を上記第１のゲート用導電膜
   の表面が露出しかつ基板の表面が平坦化されるまで除去
   し、上記溝内に上記分離用絶縁膜の一部を残してこれを
   素子分離とする工程と、 上記平坦化された基板上に少なくとも第２のゲート用導
   電膜を堆積する工程と、 上記第１，第２のゲート用導電膜及び上記ゲート絶縁膜
   を選択的にエッチングして、上記活性領域上に少なくと
   も１つのゲート電極を形成すると同時に、上記活性領域
   と素子分離とに跨る領域上に、上記ゲート電極の両側に
   上記ゲート電極とほぼ並行に延び、上記ゲート電極とは
   切り離された１対のダミー電極を形成する工程と、 上記ゲート電極の両側方で上記ダミー電極と上記ゲート
   電極との間に位置する半導体基板内に不純物を導入して
   ソース・ドレイン領域を形成する工程と、 上記ゲート電極及び上記ダミー電極の各側面上に絶縁性
   材料からなる電極サイドウォールびダミーサイドウォー
   ルを形成する工程と、 上記ソース・ドレイン領域に自己整合的にコンタクトす
   る引出し電極を形成する工程とを備えていることを特徴
   とする半導体装置の製造方法。
6. 【請求項６】 半導体基板上に酸化膜及びエッチングス
   トッパ膜を順次堆積する工程と、 素子分離形成領域における上記エッチングストッパ膜，
   上記酸化膜及び上記半導体基板を選択的にエッチングし
   て、溝を形成する工程と、 上記溝が形成された状態の基板上に分離用絶縁膜を堆積
   した後、上記分離用絶縁膜を上記第１のエッチングスト
   ッパ膜の表面が露出しかつ基板の表面が平坦化されるま
   で除去し、上記溝内に残された上記分離用絶縁膜からな
   る素子分離を形成する工程と、 上記酸化膜及びエッチングストッパ膜を除去した後、基
   板上にゲート絶縁膜及び第１のゲート用導電膜を順次堆
   積する工程と、 上記第１のゲート用導電膜及び上記ゲート絶縁膜を少な
   くとも上記素子分離の表面が露出しかつ基板の表面が平
   坦化されるまで除去する工程と、 上記平坦化された基板上に少なくとも第２のゲート用導
   電膜を堆積する工程と、 上記第１，第２のゲート用導電膜及び上記ゲート絶縁膜
   を選択的にエッチングして、上記活性領域上に少なくと
   も１つのゲート電極を形成すると同時に、上記活性領域
   と素子分離とに跨る領域上に、上記ゲート電極の両側に
   上記ゲート電極とほぼ並行に延び、上記ゲート電極とは
   切り離された１対のダミー電極を形成する工程と、 上記ゲート電極の両側方で上記ダミー電極と上記ゲート
   電極との間に位置する半導体基板内に不純物を導入して
   ソース・ドレイン領域を形成する工程と、 上記ゲート電極及び上記ダミー電極の各側面上に絶縁性
   材料からなる電極サイドウォール及びダミーサイドウォ
   ールを形成する工程と、 上記ソース・ドレイン領域に自己整合的にコンタクトす
   る引出し電極を形成する工程とを備えていることを特徴
   とする半導体装置の製造方法。
7. 【請求項７】 請求項６記載の半導体装置の製造方法に
   おいて、 上記エッチングストッパ膜は、シリコン窒化膜，ポリシ
   リコン膜、アモルファスシリコン膜、金属膜，金属化合
   物膜、ＰＳＧ膜及びＢＰＳＧ膜のうち少なくともいずれ
   か１つで構成されていることを特徴とする半導体装置の
   製造方法。
8. 【請求項８】 請求項５又は６記載の半導体装置の製造
   方法において、 上記第２のゲート用導電膜は、金属膜、金属化合物膜、
   ポリシリコン膜、アモルファスシリコン膜のうち少なく
   ともいずれか１つで構成されていることを特徴とする半
   導体装置の製造方法。
9. 【請求項９】 請求項５又は６記載の半導体装置の製造
   方法において、 上記引出し電極を形成する工程は、 上記ソース・ドレイン領域に自己整合的にコンタクトす
   る第１の導電膜からなる下層膜を形成する工程と、 上記下層膜の上に上記第１の導電膜よりもエッチング選
   択比の高い第２の導電膜からなる上層膜を形成する工程
   とからなることを特徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    において、 上記引出し電極の下層膜を形成する工程では、基板上に
    上記第１の導電膜を堆積した後、エッチバックを行っ
    て、上記ソース・ドレイン領域の直上のみに上記第１の
    導電膜を残すことを特徴とする半導体装置の製造方法。
11. 【請求項１１】 請求項９記載の半導体装置の製造方法
    において、 上記引出し電極の下層膜を形成する工程では、基板上に
    第１の導電膜を堆積した後、該第１の導電膜の上にマス
    ク用部材を堆積しこのマスク用部材を全面エッチバック
    して上記ソース・ドレイン領域の上方のみにマスク用部
    材を残し、この残存するマスク用部材を用いて、上記第
    １の導電膜をエッチングすることを特徴とする半導体装
    置の製造方法。
12. 【請求項１２】 請求項５又は６記載の半導体装置の製
    造方法において、 上記引出し電極を形成する工程は、 基板上に引出し電極用導電膜を堆積する工程と、 上記引出し電極用導電膜の上にアモルファス膜を堆積す
    る工程と、 引出し電極を形成しようとする領域を覆う共通のマスク
    を用いて、上記アモルファス膜及び引出し電極用導電膜
    を順次エッチングする工程とからなることを特徴とする
    半導体装置の製造方法。