JP2002016074A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】素子サイズや寄生容量を増大させずに、コレク
タ/ ベース間のショートが防止された半導体装置および
その製造方法を提供する。 【解決手段】半導体基板に形成されたフィールド絶縁膜
４と、半導体基板表層に形成されたコレクタ領域３と、
コレクタ領域表層にフィールド絶縁膜と接するように形
成されたベース領域５と、ベース領域表層に形成された
エミッタ領域６と、アクティブ領域上およびフィールド
絶縁膜上に形成された層間絶縁膜１０と、ベース領域上
の層間絶縁膜に形成され、導電体により埋め込まれた開
口部１１と、少なくともベース領域近傍のフィールド絶
縁膜上に形成され、開口部１１内に一部露出し、層間絶
縁膜に比べてエッチング速度を十分に遅くすることが可
能な材料からなるエッチングストッパー層１５とを有す
る半導体装置、およびその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コレクタ層の表層
にベース領域が形成され、ベース領域の表層にエミッタ
領域が形成されている縦型バイポーラトランジスタを有
する半導体装置およびその製造方法に関し、特に、素子
分離絶縁膜がエッチングされること等に起因するコレク
タ／ベース間のショートが防止された縦型バイポーラト
ランジスタを有する半導体装置およびその製造方法に関
する。

【０００２】

【従来の技術】バイポーラトラジスタを含む半導体集積
回路には、一般にｎｐｎトランジスタとｐｎｐトランジ
スタの両方が組み込まれる。製造工程を簡略化する目的
でｎｐｎトランジスタを縦型とし、ｐｎｐトランジスタ
を横型とする場合もあるが、横型ｐｎｐバイポーラトラ
ンジスタは縦型バイポーラトランジスタに比較して電流
増幅率ｈ_FE等の特性が劣るため、縦型ｐｎｐトランジス
タが用いられることが多い。

【０００３】図９（ａ）に従来の縦型バイポーラトラン
ジスタの構造を示す。図９（ａ）には例としてｐｎｐ型
トランジスタの断面図を示す。図９（ａ）に示すよう
に、ｐ型半導体（シリコン）基板１上にｎ型エピタキシ
ャル層２が形成されている。ｎ型エピタキシャル層２に
は一部がｐ型半導体基板１に達するｐ型コレクタ層３が
形成されている。ｎ型エピタキシャル層２の表面には素
子間分離のためのフィールド酸化膜（ＬＯＣＯＳ酸化
膜）４が形成されている。

【０００４】ｐ型コレクタ層３の表層にｎ型ベース層５
が形成され、ｎ型ベース層５の表層にｐ型エミッタ領域
６が形成されている。また、ｎ型ベース層５の表層には
ｐ型エミッタ領域６と隔てて、ｎ型ベース層５よりも高
濃度のｎ型不純物を含有するベース取り出し部分５ａが
形成されている。一方、ｐ型コレクタ層３の表層にはｎ
型ベース層５と隔てて、ｐ型コレクタ層３よりも高濃度
のｐ型不純物を含有するコレクタ取り出し部分３ａが形
成されている。

【０００５】ｎ型エピタキシャル層２上には絶縁膜とし
て例えばシリコン酸化膜７が形成されている。図示しな
いが、シリコン酸化膜７は複数の絶縁膜の積層膜であっ
てもよい。例えば、上記のバイポーラトランジスタと同
一の基板上にＭＯＳトランジスタを形成する場合には、
ｎ型エピタキシャル層２の表面にＭＯＳトランジスタの
ゲート絶縁膜となる薄膜の酸化膜が形成されてもよい。

【０００６】ｐ型エミッタ領域６上部のシリコン酸化膜
７には開口部が設けられ、開口部にｐ型ポリシリコン層
からなるエミッタ電極８が形成されている。また、コレ
クタ取り出し部分３ａ上部のシリコン酸化膜７に設けら
れた開口部には、ｐ型ポリシリコン層からなるコレクタ
取り出し電極９が形成されている。

【０００７】シリコン酸化膜７あるいはエミッタ電極８
やコレクタ取り出し電極９の上部は例えばシリコン酸化
膜からなる層間絶縁膜１０により被覆されている。層間
絶縁膜１０にはコンタクトホール１１が形成されてい
る。コンタクトホール１１にはベース取り出し部分５
ａ、エミッタ電極８あるいはコレクタ取り出し電極９に
接続する電極１２がそれぞれ形成されている。

【０００８】上記の構造の縦型ｐｎｐバイポーラトラン
ジスタを形成するには、まず、図９（ｂ）に示すよう
に、ｐ型半導体基板１上にｎ型エピタキシャル層２を形
成し、ｎ型エピタキシャル層２の表面に厚さ４００〜１
５００ｎｍ程度のＬＯＣＯＳ酸化膜４を形成する。

【０００９】さらに、ｎ型エピタキシャル層２の表面に
例えば厚さ２０〜５０ｎｍ程度のシリコン酸化膜１３を
形成する。シリコン酸化膜１３はイオン注入によりｎ型
エピタキシャル層２に結晶欠陥が発生するのを防止する
目的で設けられる。その後、フォトレジスト（不図示）
をマスクとして例えばホウ素等のｐ型不純物をイオン注
入し、ｐ型コレクタ層３を形成する。

【００１０】次に、図１０（ａ）に示すように、ベース
形成領域に開口を有するフォトレジスト１４を形成す
る。フォトレジスト１４をマスクとしてｐ型コレクタ層
３の表層に例えばリン等のｎ型不純物をイオン注入し、
ｎ型ベース層５を形成する。その後、フォトレジスト１
４およびシリコン酸化膜１３を除去する。

【００１１】次に、図１０（ｂ）に示すように、ｎ型ベ
ース層５の表層にｎ型ベース層よりも高濃度のｎ型不純
物を含有するベース取り出し部分５ａを形成する。ベー
ス取り出し部分５ａは例えばフォトレジストをマスクと
したイオン注入により形成される。

【００１２】その後、全面に例えばＣＶＤにより厚さ５
０〜２００ｎｍ程度のシリコン酸化膜７を形成する。エ
ミッタ電極形成領域およびコレクタ取り出し電極形成領
域のシリコン酸化膜７に開口部を形成する。シリコン酸
化膜７の開口部内を含む全面に、ｐ型ポリシリコン層８
ａを形成する。熱処理を行って、ｐ型ポリシリコン層８
ａからｎ型エピタキシャル層２にｐ型不純物を拡散させ
る。これにより、ｐ型エミッタ領域６およびコレクタ取
り出し部分３ａが形成される。

【００１３】次に、図１０（ｃ）に示すように、ｐ型ポ
リシリコン層８ａにエッチングを行い、エミッタ電極８
およびコレクタ取り出し電極９をそれぞれ形成する。全
面に例えばＣＶＤによりシリコン酸化膜からなる層間絶
縁膜１０を形成してから、コンタクトホールを形成する
ためのフォトレジスト１６を形成する。

【００１４】フォトレジスト１６をマスクとして層間絶
縁膜１０にエッチングを行い、コンタクトホール１１を
形成してから、コンタクトホール内に電極１２を形成す
る。以上の工程により、図９（ａ）に示す縦型ｐｎｐバ
イポーラトランジスタが形成される。

【００１５】

【発明が解決しようとする課題】上記の従来の半導体装
置の製造方法によれば、図１０（ａ）に示すように、ｎ
型ベース層５を形成するためのイオン注入には、ベース
形成領域およびその近傍のＬＯＣＯＳ上の一部が開口す
るようにパターニングされたフォトレジスト１４がマス
クとして用いられる。

【００１６】ＬＯＣＯＳ酸化膜４端部の膜厚の薄い部分
（バーズビーク）の下部には、不純物がＬＯＣＯＳ酸化
膜４を突き抜けてイオン注入されるが、ＬＯＣＯＳ酸化
膜４が厚く形成されている部分には不純物はイオン注入
されない。したがって、ＬＯＣＯＳ酸化膜４とｎ型ベー
ス層５との境界部分については、ＬＯＣＯＳ酸化膜４の
膜厚に応じてｎ型ベース層５端部の位置が決定される。
バーズビーク下部のｎ型ベース層５は、ＬＯＣＯＳ酸化
膜４が形成されていないアクティブ領域のｎ型ベース層
５に比較して薄く形成される。

【００１７】その後、図１０（ｃ）に示すように、フォ
トレジスト１６をマスクとして層間絶縁膜１０にコンタ
クトホール１１を形成する工程において、コンタクトホ
ール１１の一部がＬＯＣＯＳ酸化膜４上に重なった場
合、ＬＯＣＯＳ酸化膜４部分がオーバーエッチされる。
特に、ＬＯＣＯＳ酸化膜４の膜厚が薄いバーズビーク部
分はエッチングにより消失しやすい。これにより、下地
のｎ型ベース層５だけでなく、ｎ型不純物がイオン注入
されていないｐ型コレクタ層３が露出する場合もある。

【００１８】また、ｎ型ベース層５上部にコンタクトホ
ール１１が開口された場合であっても、ＬＯＣＯＳ酸化
膜４下部のｎ型ベース層５が薄いために、ＬＯＣＯＳ酸
化膜４がエッチングされた後、ｎ型ベース層５自体がオ
ーバーエッチされることがある。これによっても、コン
タクトホール１１内にｐ型コレクタ層３の一部が露出す
る。

【００１９】ベース取り出し用のコンタクトホール１１
内にｐ型コレクタ層３の一部が露出すると、ベース電極
によってコレクタ／ベース間がショートするという問題
が起こる。これを避けるためには、バーズビークを含む
ＬＯＣＯＳ酸化膜４の上部とコンタクトホール１１とが
重ならないようにする必要がある。

【００２０】コンタクトホール１１開口のためのパター
ニングとＬＯＣＯＳ酸化膜形成のためのパターニングの
合わせずれやそれぞれの寸法のばらつき、あるいはＬＯ
ＣＯＳ酸化膜形成時のバーズビークの伸び方のばらつき
等を考慮すると、コンタクトホール１１端部とＬＯＣＯ
Ｓ酸化膜４端部との距離に合わせ余裕をもたせる必要が
ある。

【００２１】図１１は、コンタクトホール１１端部とＬ
ＯＣＯＳ酸化膜４端部との距離が十分であり、ＬＯＣＯ
Ｓ酸化膜４のエッチングが防止される場合の例を示す。
図１１（ａ）は上面図であり、図１１（ｂ）は図１１
（ａ）に対応する断面図である。図１１（ａ）におい
て、１１ｂはベース電極形成領域を示し、１１ｅはエミ
ッタ上の電極形成領域を示し、ＬＢはＬＯＣＯＳ酸化膜
４のバーズビーク部分を示す。

【００２２】図１１（ｂ）のフォトレジスト１６をマス
クとして層間絶縁膜１０にエッチングを行い、コンタク
トホール１１Ｂを形成すると、図１１（ｃ）の断面図に
示すように、ｐ型コレクタ層３はコンタクトホール１１
内に露出しない。したがって、コレクタ／ベース間のシ
ョートは防止される。

【００２３】しかしながら、図１２（ａ）に示すよう
に、電流容量を増加させる目的でトランジスタセルを横
に長くした場合には、必然的に電極も横に長くなる。こ
のような場合、ベース電極用のコンタクトホール１１を
形成するためのフォトレジスト１６をパターニングする
と、フォトレジストの性質上、フォトレジストの開口部
における張力を均等とする方向にフォトレジストが収縮
する。すなわち、図１２（ａ）および（ｂ）に示すよう
に、フォトレジスト１６の開口部の一部がＬＯＣＯＳ酸
化膜４上に重なるようにフォトレジスト１６が収縮す
る。

【００２４】したがって、フォトレジスト１６をマスク
として層間絶縁膜１０にエッチングを行うと、図１２
（ｃ）のＡに示すように、ＬＯＣＯＳ酸化膜４端部がエ
ッチングされ、下地のｐ型コレクタ層３が露出する。そ
の後、コンタクトホール１１にベース電極を形成する
と、コレクタ／ベース間がショートする。

【００２５】以上のように、ＬＯＣＯＳ酸化膜４端部の
オーバーエッチを防止して、コレクタ／ベース間のショ
ートを防止するには、ＬＯＣＯＳ酸化膜４端部とコンタ
クトホール１１端部との距離を十分に大きくする必要が
ある。しかしながら、この距離を大きくすると、セル面
積が増大し、寄生容量が増加することになる。したがっ
て、集積回路を縮小化し、素子特性を高性能化する上で
不利となる。

【００２６】層間絶縁膜１０にコンタクトホール１１を
形成する際にＬＯＣＯＳ酸化膜４がエッチングされるの
を防止する方法として、図１３に示すように、ｎ型ベー
ス層５上にｎ型ポリシリコン層からなるベース取り出し
電極１７を形成し、その上部にコンタクトホール１１お
よびベース電極１２Ｂを形成する方法もある。

【００２７】この場合、エミッタ電極８を形成するため
のｐ型ポリシリコン層を利用してベース取り出し電極１
７を形成すれば、ポリシリコン層の成膜工程やエッチン
グ工程を増加させる必要がないが、ポリシリコン層にｎ
型部分とｐ型部分を作り分けるためのイオン注入工程は
必要である。同一のポリシリコン層を用いてｐ型エミッ
タ電極８とｎ型ベース取り出し電極１７とを形成する場
合、両者の距離をある程度離さないとイオン注入による
作り分けを行うことが出来ない。したがって、セルを縮
小化する上で不利である。

【００２８】一方、エミッタ電極８を形成するためのｐ
型ポリシリコン層とは別に、ｎ型ポリシリコン層を成膜
してベース取り出し電極１７を形成する場合には、ベー
ス取り出し電極１７が形成されるシリコン酸化膜７の開
口部を、エミッタ電極８が形成されるシリコン酸化膜７
の開口部と別工程で形成する必要がある。したがって、
ポリシリコン層の成膜工程やエッチング工程が追加され
るだけでなく、さらに製造工程数が増加する。

【００２９】また、ベース取り出し電極１７とエミッタ
電極８に同一の層を用いる場合と異なる層を用いる場合
のいずれも、シリコン酸化膜７にベース取り出し電極１
７を形成するための開口部を形成する工程が必要であ
る。この工程に用いられるフォトレジストの合わせずれ
等により、開口部の一部がＬＯＣＯＳ酸化膜４上に重な
った場合には、層間絶縁膜１０にコンタクトホール１１
を形成する場合と同様に、ＬＯＣＯＳ酸化膜４端部のエ
ッチングと、下地のコレクタ層の露出が起こり得る。し
たがって、前述したようにコレクタ／ベース間のショー
トが起こる可能性がある。

【００３０】さらに、上記のようなバイポーラトランジ
スタをＰＭＯＳやＮＭＯＳと同一基板上に形成する場合
には、製造工程の増加や複雑化を避け、製造コストの上
昇を最小限に抑えることが重要である。

【００３１】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、素子サイズや寄生容量
を増大させずに、コレクタ／ベース間のショートを防止
することができる半導体装置およびその製造方法を提供
することを目的とする。また本発明は、コレクタ／ベー
ス間のショートが防止されたバイポーラトランジスタ
を、他の構造の素子と同一の基板上に簡略化されたプロ
セスで形成できる半導体装置の製造方法を提供すること
を目的とする。

【００３２】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基板の一部であるア
クティブ領域を囲むように、前記半導体基板の表面に形
成されたフィールド絶縁膜と、少なくとも前記アクティ
ブ領域の前記半導体基板の表層に形成された第１導電型
コレクタ領域と、前記コレクタ領域の表層に、前記フィ
ールド絶縁膜と接するように形成された第２導電型ベー
ス領域と、前記第２導電型ベース領域の表層に、前記フ
ィールド絶縁膜と隔てて形成された第１導電型エミッタ
領域と、前記アクティブ領域上および前記フィールド絶
縁膜上に形成された層間絶縁膜と、前記第２導電型ベー
ス領域上の前記層間絶縁膜に形成され、導電体により埋
め込まれた開口部と、少なくとも前記第２導電型ベース
領域近傍の前記フィールド絶縁膜上に形成され、前記開
口部内に一部露出し、前記層間絶縁膜に比べてエッチン
グ速度を十分に遅くすることが可能な材料からなるエッ
チングストッパー層とを有することを特徴とする。

【００３３】本発明の半導体装置は、好適には、前記半
導体基板に形成された第２の能動素子をさらに有し、前
記第２の能動素子は、前記半導体基板の一部であるチャ
ネル形成領域上に形成されたゲート絶縁膜と、前記ゲー
ト絶縁膜上に形成され、前記エッチングストッパー層と
同一の層からなるゲート電極と、前記半導体基板に前記
チャネル形成領域を挟んで形成されたソース領域および
ドレイン領域とを有することを特徴とする。

【００３４】本発明の半導体装置は、好適には、前記層
間絶縁膜はシリコン酸化膜からなり、前記エッチングス
トッパー層はポリシリコン層からなることを特徴とす
る。あるいは、本発明の半導体装置は、好適には、前記
層間絶縁膜はシリコン酸化膜からなり、前記エッチング
ストッパー層はアモルファスシリコン層からなることを
特徴とする。あるいは、本発明の半導体装置は、好適に
は、前記層間絶縁膜はシリコン酸化膜からなり、前記エ
ッチングストッパー層はシリコン層と、前記シリコン層
上に形成された高融点金属シリサイド層との積層膜から
なることを特徴とする。

【００３５】これにより、ベース電極のコンタクトホー
ル形成時のエッチングで、フィールド絶縁膜端部が除去
されて下地のコレクタ領域が露出するのを防止すること
が可能となる。したがって、コレクタ／ベース間のショ
ートが防止される。また、本発明の半導体装置によれ
ば、エッチングストッパー層を形成することによりコレ
クタ／ベース間のショートを防止するため、コレクタ／
ベース間の距離を大きくする必要がない。したがって、
トランジスタセルを縮小化し、かつ、寄生容量の増大を
防止することができる。

【００３６】さらに、ベース領域近傍のフィールド絶縁
膜上にエッチングストッパー層を有するバイポーラトラ
ンジスタを電界効果トランジスタと同一基板上に形成す
る場合、バイポーラトランジスタのエッチングストッパ
ー層と電界効果トランジスタのゲート電極とを同一の層
を用いて形成することにより、製造プロセスを簡略化す
ることが可能となる。

【００３７】また、上記の目的を達成するため、本発明
の半導体装置は、半導体基板の一部であるアクティブ領
域を囲むように、前記半導体基板の表面に形成されたフ
ィールド絶縁膜と、少なくとも前記アクティブ領域の前
記半導体基板の表層に形成された第１導電型コレクタ領
域と、前記アクティブ領域上および前記フィールド絶縁
膜上に形成された層間絶縁膜と、前記第２導電型ベース
領域上の前記層間絶縁膜に形成され、導電体により埋め
込まれた開口部と、少なくとも一部の前記フィールド絶
縁膜の端部上に形成され、前記開口部内に一部露出し、
前記層間絶縁膜に比べてエッチング速度を十分に遅くす
ることが可能な材料からなるエッチングストッパー層
と、前記コレクタ領域の表層に、前記エッチングストッ
パー層に対して自己整合的に形成された第２導電型ベー
ス領域と、前記第２導電型ベース領域の表層に、前記エ
ッチングストッパー層と隔てて形成された第１導電型エ
ミッタ領域とを有することを特徴とする。

【００３８】本発明の半導体装置は、好適には、前記半
導体基板に形成された第２の能動素子をさらに有し、前
記第２の能動素子は、前記半導体基板の一部であるチャ
ネル形成領域上に形成されたゲート絶縁膜と、前記ゲー
ト絶縁膜上に形成され、前記エッチングストッパー層と
同一の層からなるゲート電極と、前記半導体基板に前記
チャネル形成領域を挟んで形成されたソース領域および
ドレイン領域とを有することを特徴とする。

【００３９】本発明の半導体装置は、好適には、前記層
間絶縁膜はシリコン酸化膜からなり、前記エッチングス
トッパー層はポリシリコン層からなることを特徴とす
る。あるいは、本発明の半導体装置は、好適には、前記
層間絶縁膜はシリコン酸化膜からなり、前記エッチング
ストッパー層はアモルファスシリコン層からなることを
特徴とする。あるいは、本発明の半導体装置は、好適に
は、前記層間絶縁膜はシリコン酸化膜からなり、前記エ
ッチングストッパー層はシリコン層と、前記シリコン層
上に形成された高融点金属シリサイド層との積層膜から
なることを特徴とする。

【００４０】これにより、ベース電極のコンタクトホー
ル形成時のエッチングで、フィールド絶縁膜端部が除去
されて下地のコレクタ領域が露出するのを防止すること
が可能となる。また、エッチングストッパー層下部の第
２導電型不純物が拡散されていない部分が露出するのも
防止される。したがって、コレクタ／ベース間のショー
トが防止される。

【００４１】また、本発明の半導体装置によれば、エッ
チングストッパー層を形成することによりコレクタ／ベ
ース間のショートを防止するため、コレクタ／ベース間
の距離を大きくする必要がない。したがって、トランジ
スタセルを縮小化し、かつ、寄生容量の増大を防止する
ことができる。

【００４２】さらに、ベース領域近傍のフィールド絶縁
膜上にエッチングストッパー層を有するバイポーラトラ
ンジスタを電界効果トランジスタと同一基板上に形成す
る場合、バイポーラトランジスタのエッチングストッパ
ー層と電界効果トランジスタのゲート電極とを同一の層
を用いて形成することにより、製造プロセスを簡略化す
ることが可能となる。

【００４３】上記の目的を達成するため、本発明の半導
体装置の製造方法は、半導体基板の一部であるアクティ
ブ領域を囲むように、前記半導体基板の表面にフィール
ド絶縁膜を形成する工程と、少なくとも前記アクティブ
領域の前記半導体基板の表層に第１導電型コレクタ領域
を形成する工程と、前記コレクタ領域の表層に、前記フ
ィールド絶縁膜と接するように第２導電型ベース領域を
形成する工程と、少なくとも前記第２導電型ベース領域
近傍の前記フィールド絶縁膜上にエッチングストッパー
層を形成する工程と、前記第２導電型ベース領域の表層
に、前記フィールド絶縁膜と隔てて第１導電型エミッタ
領域を形成する工程と、前記アクティブ領域上および前
記フィールド絶縁膜上に、前記エッチングストッパー層
に比べてエッチング速度を十分に速くすることが可能な
材料からなる層間絶縁膜を形成する工程と、前記第２導
電型ベース領域上の前記層間絶縁膜に、前記第２導電型
ベース領域の一部および前記エッチングストッパー層の
一部が露出するまでエッチングを行い、開口部を形成す
る工程と、前記開口部を導電体により埋め込む工程とを
有することを特徴とする。

【００４４】本発明の半導体装置の製造方法は、好適に
は、前記第２導電型ベース領域を形成する工程は、前記
フィールド絶縁膜の端部および前記コレクタ領域の一部
に、フォトレジストをマスクとして第２導電型不純物を
イオン注入する工程を有することを特徴とする。

【００４５】本発明の半導体装置の製造方法は、好適に
は、前記第１導電型エミッタ領域を形成する工程は、前
記第２導電型ベース領域上に絶縁膜を形成する工程と、
前記絶縁膜にエミッタ開口部を形成する工程と、第１導
電型不純物を含有するエミッタ電極を、少なくとも前記
エミッタ開口部内に形成する工程と、前記エミッタ電極
から前記エミッタ開口部を介して前記第２導電型ベース
領域に第１導電型不純物を拡散させ、前記第１導電型エ
ミッタ領域を形成する工程とを有することを特徴とす
る。

【００４６】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板に第２の能動素子を形成する工程を
さらに有し、前記第２の能動素子を形成する工程は、前
記半導体基板上にゲート絶縁膜を形成する工程と、前記
エッチングストッパー層を形成する工程において、前記
ゲート絶縁膜上に前記エッチングストッパー層と同一の
層からなるゲート電極を形成する工程と、前記ゲート電
極をマスクとして前記半導体基板に不純物を拡散させ、
ソース領域およびドレイン領域を形成する工程とを有す
ることを特徴とする。

【００４７】これにより、ベース電極のコンタクトホー
ル形成時のエッチングで、フィールド絶縁膜端部が除去
されて下地のコレクタ領域が露出するのを防止すること
が可能となる。したがって、コレクタ／ベース間のショ
ートが防止された半導体装置を製造することが可能とな
る。

【００４８】また、バイポーラトランジスタのエッチン
グストッパー層と電界効果トランジスタのゲート電極と
を同一の層を用いて形成することにより、ベース領域近
傍のフィールド絶縁膜上にエッチングストッパー層を有
するバイポーラトランジスタを電界効果トランジスタと
同一基板上に、簡略なプロセスで形成することが可能と
なる。

【００４９】上記の目的を達成するため、本発明の半導
体装置の製造方法は、半導体基板の一部であるアクティ
ブ領域を囲むように、前記半導体基板の表面にフィール
ド絶縁膜を形成する工程と、少なくとも前記アクティブ
領域の前記半導体基板の表層に第１導電型コレクタ領域
を形成する工程と、少なくとも一部の前記フィールド絶
縁膜の端部上にエッチングストッパー層を形成する工程
と、前記コレクタ領域の表層に、前記エッチングストッ
パー層をマスクとして不純物を拡散させ、第２導電型ベ
ース領域を形成する工程と、前記第２導電型ベース領域
の表層に、前記フィールド絶縁膜と隔てて第１導電型エ
ミッタ領域を形成する工程と、前記アクティブ領域上お
よび前記フィールド絶縁膜上に、前記エッチングストッ
パー層に比べてエッチング速度を十分に速くすることが
可能な材料からなる層間絶縁膜を形成する工程と、前記
第２導電型ベース領域上の前記層間絶縁膜に、前記第２
導電型ベース領域の一部および前記エッチングストッパ
ー層の一部が露出するまでエッチングを行い、開口部を
形成する工程と、前記開口部を導電体により埋め込む工
程とを有することを特徴とする。

【００５０】本発明の半導体装置の製造方法は、好適に
は、前記第２導電型ベース領域を形成する工程は、前記
エッチングストッパー層およびフォトレジストをマスク
として、第２導電型不純物をイオン注入する工程を有す
ることを特徴とする。

【００５１】本発明の半導体装置の製造方法は、好適に
は、前記第１導電型エミッタ領域を形成する工程は、前
記第２導電型ベース領域上に絶縁膜を形成する工程と、
前記絶縁膜にエミッタ開口部を形成する工程と、第１導
電型不純物を含有するエミッタ電極を、少なくとも前記
エミッタ開口部内に形成する工程と、前記エミッタ電極
から前記エミッタ開口部を介して前記第２導電型ベース
領域に第１導電型不純物を拡散させ、前記第１導電型エ
ミッタ領域を形成する工程とを有することを特徴とす
る。

【００５２】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板に第２の能動素子を形成する工程を
さらに有し、前記第２の能動素子を形成する工程は、前
記半導体基板上にゲート絶縁膜を形成する工程と、前記
エッチングストッパー層を形成する工程において、前記
ゲート絶縁膜上に前記エッチングストッパー層と同一の
層からなるゲート電極を形成する工程と、前記ゲート電
極をマスクとして前記半導体基板に不純物を拡散させ、
ソース領域およびドレイン領域を形成する工程とを有す
ることを特徴とする。

【００５３】これにより、ベース電極のコンタクトホー
ル形成時のエッチングで、フィールド絶縁膜端部が除去
されて下地のコレクタ領域が露出するのを防止すること
が可能となる。また、エッチングストッパー層下部の第
２導電型不純物が拡散されていない部分が露出するのも
防止される。したがって、コレクタ／ベース間のショー
トが防止された半導体装置を製造することが可能とな
る。

【００５４】また、バイポーラトランジスタのエッチン
グストッパー層と電界効果トランジスタのゲート電極と
を同一の層を用いて形成することにより、ベース領域近
傍のフィールド絶縁膜上にエッチングストッパー層を有
するバイポーラトランジスタを電界効果トランジスタと
同一基板上に、簡略なプロセスで形成することが可能と
なる。

【００５５】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１は本実施形態の半導体装置の断面図
である。図１に示すように、ｐ型半導体（シリコン）１
上にｎ型エピタキシャル層２が形成されている。ｎ型エ
ピタキシャル層２の表面には素子間分離のためのＬＯＣ
ＯＳ酸化膜４が形成されている。ｎ型エピタキシャル層
２にｐ型コレクタ層３が形成され、ｐ型コレクタ層３の
一部はｐ型半導体基板１に達している。

【００５６】ｐ型コレクタ層３の表層にｎ型ベース層５
が形成され、ｎ型ベース層５の表層にｐ型エミッタ領域
６が形成されている。また、ｎ型ベース層５の表層には
ｐ型エミッタ領域６と隔てて、ｎ型ベース層５よりも高
濃度のｎ型不純物を含有するベース取り出し部分５ａが
形成されている。一方、ｐ型コレクタ層３の表層にはｎ
型ベース層５と隔てて、ｐ型コレクタ層３よりも高濃度
のｐ型不純物を含有するコレクタ取り出し部分３ａが形
成されている。

【００５７】ベース取り出し部分５ａと接する部分のＬ
ＯＣＯＳ酸化膜上部には、ｎ型ポリシリコン層からなる
エッチングストッパー層１５が形成されている。エッチ
ングストッパー層１５上およびそれ以外の部分のｎ型エ
ピタキシャル層２上に、絶縁膜として例えばシリコン酸
化膜７が形成されている。ｐ型エミッタ領域６上部のシ
リコン酸化膜７には開口部が設けられ、開口部にｐ型ポ
リシリコン層からなるエミッタ電極８が形成されてい
る。また、コレクタ取り出し部分３ａ上部のシリコン酸
化膜７に設けられた開口部には、ｐ型ポリシリコン層か
らなるコレクタ取り出し電極９が形成されている。

【００５８】シリコン酸化膜７あるいはエミッタ電極８
やコレクタ取り出し電極９の上部は例えばシリコン酸化
膜からなる層間絶縁膜１０により被覆されている。層間
絶縁膜１０にはコンタクトホール１１が形成されてい
る。コンタクトホール１１にはベース取り出し部分５
ａ、エミッタ電極８あるいはコレクタ取り出し電極９に
接続する電極１２がそれぞれ形成されている。

【００５９】上記の本実施形態の半導体装置によれば、
ＬＯＣＯＳ酸化膜４のバーズビーク上部がエッチングス
トッパー層１５により被覆されている。したがって、コ
ンタクトホール１１を形成するため層間絶縁膜１０にエ
ッチングを行う際に、ＬＯＣＯＳ酸化膜４やその下地の
ｎ型ベース層５がエッチングされるのを防止することが
できる。したがって、コンタクトホール１１内にｐ型コ
レクタ層３が露出せず、ベース電極によるコレクタ／ベ
ース間のショートが防止される。

【００６０】（実施形態２）図２（ａ）は本実施形態の
半導体装置の断面図である。本実施形態の半導体装置は
同一基板上に縦型ｐｎｐトランジスタ（以下、Ｖ−ｐｎ
ｐとする。）とＮＭＯＳトランジスタを有する。図２に
示すように、ｐ型半導体（シリコン）１上にｎ型エピタ
キシャル層２が形成されている。ｎ型エピタキシャル層
２の表面には素子間分離のためのＬＯＣＯＳ酸化膜４が
形成されている。

【００６１】Ｖ−ｎｐｎ部分には実施形態１と同様に、
ｎ型エピタキシャル層２にｐ型コレクタ層３が形成さ
れ、ｐ型コレクタ層３の一部はｐ型半導体基板１に達し
ている。ｐ型コレクタ層３の表層にｎ型ベース層５が形
成され、ｎ型ベース層５の表層にｐ型エミッタ領域６が
形成されている。ｎ型ベース層５の表層にはｐ型エミッ
タ領域６と隔てて、ｎ型ベース層５よりも高濃度のｎ型
不純物を含有するベース取り出し部分５ａが形成されて
いる。一方、ｐ型コレクタ層３の表層にはｎ型ベース層
５と隔てて、ｐ型コレクタ層３よりも高濃度のｐ型不純
物を含有するコレクタ取り出し部分３ａが形成されてい
る。

【００６２】ｎ型エピタキシャル層２上には、ＮＭＯＳ
のゲート酸化膜であるシリコン酸化膜２１ａが形成され
ている。ベース取り出し部分５ａと接する部分のＬＯＣ
ＯＳ酸化膜上部には、シリコン酸化膜２１ａを介して、
ｎ型ポリシリコン層からなるエッチングストッパー層１
５が形成されている。

【００６３】エッチングストッパー層１５上およびそれ
以外の部分のシリコン酸化膜２１ａ上に、絶縁膜として
例えばシリコン酸化膜７が形成されている。ｐ型エミッ
タ領域６上部のシリコン酸化膜７、２１ａには開口部が
設けられ、開口部にｐ型ポリシリコン層からなるエミッ
タ電極８が形成されている。また、コレクタ取り出し部
分３ａ上部のシリコン酸化膜７、２１ａに設けられた開
口部には、ｐ型ポリシリコン層からなるコレクタ取り出
し電極９が形成されている。

【００６４】シリコン酸化膜７あるいはエミッタ電極８
やコレクタ取り出し電極９の上部は例えばシリコン酸化
膜からなる層間絶縁膜１０により被覆されている。層間
絶縁膜１０にはコンタクトホール１１が形成されてい
る。コンタクトホール１１にはベース取り出し部分５
ａ、エミッタ電極８あるいはコレクタ取り出し電極９に
接続する電極１２がそれぞれ形成されている。

【００６５】ＮＭＯＳ部分には、ｎ型エピタキシャル層
２にｐウェル２２が形成され、ｐウェル２２の一部はｐ
型半導体基板１に達している。ｐウェル２２部分のｎ型
エピタキシャル層２上に、ゲート酸化膜２１を介してゲ
ート電極２３が形成されている。ゲート電極２３として
は、Ｖ−ｐｎｐにおけるエッチングストッパー層１５と
同一のｎ型ポリシリコン層が用いられる。

【００６６】ｐウェル２２の表層には、ゲート電極２３
直下のチャネル形成領域を挟んでｎ型ソース／ドレイン
領域２４が形成されている。ゲート電極２３上およびそ
れ以外の部分のシリコン酸化膜２１ａ上には、Ｖ−ｐｎ
ｐ部分と同様にシリコン酸化膜７が形成され、さらにそ
の上層に層間絶縁膜１０が形成されている。層間絶縁膜
１０に設けられたコンタクトホール１１に、ソース電極
およびドレイン電極２５が形成されている。

【００６７】上記の本実施形態の半導体装置によれば、
Ｖ−ｐｎｐ部分のベース取り出し部分５ａとの境界部分
のＬＯＣＯＳ酸化膜４上に、層間絶縁膜に比べてエッチ
ング速度を十分に小さくすることが可能であるエッチン
グストッパー層１５が形成されている。

【００６８】これにより、層間絶縁膜１０にエッチング
を行い、ベース取り出し部分５ａに接続するコンタクト
ホール１１を形成する際に、ＬＯＣＯＳ酸化膜４端部の
ｎ型エピタキシャル層２がエッチングされるのを防止す
ることができる。したがって、ｎ型エピタキシャル層２
がエッチングされることに起因するコレクタ／ベース間
のショートを防止することが可能となる。

【００６９】また、上記の本実施形態の半導体装置によ
れば、Ｖ−ｐｎｐ部分のエッチングストッパー層１５と
ＮＭＯＳ部分のゲート電極２３とが同一のｎ型ポリシリ
コン層から形成される。したがって、同一の基板上にＶ
−ｐｎｐとＮＭＯＳとを簡略なプロセスで形成すること
が可能となる。

【００７０】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図２（ｂ）に示すよう
に、ｐ型半導体基板１上にｎ型エピタキシャル層２を形
成する。ｐ型半導体基板１としては例えばシリコン＜１
００＞基板を用い、ｎ型エピタキシャル層２としては例
えば抵抗率１〜５Ω・ｃｍ、厚さ０．７〜２．０μｍ程
度の層を形成する。続いて、ｎ型エピタキシャル層２の
表面に通常のＬＯＣＯＳ法により、厚さ４００〜１５０
０ｎｍ程度のＬＯＣＯＳ酸化膜（フィールド酸化膜）４
を形成する。

【００７１】次に、図３（ａ）に示すように、ｎ型エピ
タキシャル層２の表面に例えば厚さ２０〜５０ｎｍ程度
のシリコン酸化膜１３を形成する。シリコン酸化膜１３
はイオン注入によりｎ型エピタキシャル層２に結晶欠陥
が発生するのを防止する目的で設けられる。

【００７２】フォトレジスト（不図示）をマスクとして
例えばホウ素等のｐ型不純物をイオン注入し、Ｖ−ｐｎ
ｐのｐ型コレクタ層３とＮＭＯＳのｐウェル２２を形成
する。イオン注入の条件は例えばイオンエネルギー２０
０〜５００ｋｅＶ、ドーズ量１×１０¹³〜１×１０¹⁴ａ
ｔｏｍｓ／ｃｍ² とする。

【００７３】次に、図３（ｂ）に示すように、Ｖ−ｐｎ
ｐのベース形成領域に開口を有するフォトレジスト１４
を形成する。フォトレジスト１４をマスクとしてｐ型コ
レクタ層３の表層に例えばリン等のｎ型不純物をイオン
エネルギー１００〜３００ｋｅＶ、１×１０¹²〜１×１
０¹⁴ａｔｏｍｓ／ｃｍ² の条件でイオン注入し、ｎ型ベ
ース層５を形成する。

【００７４】フォトレジスト１４の開口部の一部はＬＯ
ＣＯＳ酸化膜４上に形成されている。したがって、ＬＯ
ＣＯＳ酸化膜４下部のｎ型エピタキシャル層（ｐ型コレ
クタ層３）には、ＬＯＣＯＳ酸化膜４の厚さに応じてｎ
型不純物が導入される。ＬＯＣＯＳ酸化膜４端部の膜厚
が薄い部分（バーズビーク）においては、シリコン酸化
膜を突き抜けてｎ型不純物がイオン注入されるため、ｎ
型ベース層５の一部が形成される。その後、フォトレジ
スト１４を除去する。さらに、フッ酸を用いたウェット
エッチング等によりシリコン酸化膜１３を除去する。

【００７５】次に、図４（ａ）に示すように、ＮＭＯＳ
のゲート酸化膜２１となるシリコン酸化膜２１ａを熱酸
化により全面に形成する。その上層に、Ｖ−ｐｎｐのエ
ッチングストッパー層１５およびＮＭＯＳのゲート電極
２３となる低抵抗のｎ型ポリシリコン層１５ａを形成す
る。ｎ型ポリシリコン層１５ａは例えば、化学気相成長
（ＣＶＤ）によりポリシリコン層を堆積させる際に、リ
ン等のｎ型不純物をドープして形成することができる
（ａｓ ｄｅｐｏｓｉｔｅｄ）。

【００７６】また、不純物を添加していないポリシリコ
ン層をＣＶＤにより成膜後、ポリシリコン層の上層にＰ
ＳＧ（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）膜を形成し、熱処理によりＰＳＧ中のリンをポリシ
リコン層に拡散させてから、ＰＳＧ膜を除去することに
よってもｎ型ポリシリコン層１５ａを形成できる。

【００７７】あるいは、エッチングストッパー層１５お
よびゲート電極２３を単層とせずに、ポリシリコン層上
にタングステンシリサイド等が形成されたポリサイド構
造としてもよい。この場合には、シリコン酸化膜２１ａ
上の全面にポリシリコン層を形成し、その上層にタング
ステン等の高融点金属層を形成してから、熱処理により
高融点金属層をシリサイド化する。

【００７８】次に、図４（ｂ）に示すように、ｎ型ポリ
シリコン層１５ａのパターニングを行い、Ｖ−ｐｎｐの
エッチングストッパー層１５およびＮＭＯＳのゲート電
極２３をそれぞれ形成する。エッチングストッパー層１
５の一部は、ｎ型ベース層５に接する部分のＬＯＣＯＳ
酸化膜４を被覆するように形成される。ｎ型ポリシリコ
ン層１５ａのパターニングは、フォトレジストをマスク
とし、例えばＣｌ₂ ／ＣＨ₂ Ｆ₂ ／ＳＦ₆ のガス系を用
いたドライエッチングにより行うことができる。

【００７９】次に、図５（ａ）に示すように、通常のＢ
ｉＣＭＯＳプロセスに従ってＮＭＯＳのｎ型ソース／ド
レイン領域２４を形成する。一方、Ｖ−ｐｎｐのｎ型ベ
ース層５の表層にベース取り出し部分５ａを形成する。
ｎ型ソース／ドレイン領域２４およびベース取り出し部
分５ａは、フォトレジストをマスクとしてｎ型不純物を
イオン注入することにより形成できる。続いて、例えば
ＣＶＤにより全面に厚さ５０〜２００ｎｍ程度のシリコ
ン酸化膜７を形成する。

【００８０】次に、図５（ｂ）に示すように、フォトレ
ジストをマスクとしてシリコン酸化膜７に例えば反応性
イオンエッチング（ＲＩＥ；ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ）を行う。これにより、Ｖ−ｐｎｐの
エミッタ形成領域およびコレクタ取り出し部分上のシリ
コン酸化膜７にそれぞれ開口部が形成される。このＲＩ
Ｅには例えばＯ₂ ／ＣＨＦ₃ のガス系を用いることがで
きる。

【００８１】次に、図６（ａ）に示すように、シリコン
酸化膜７の開口部内を含む全面に例えばＣＶＤにより厚
さ１５０〜３００ｎｍ程度のポリシリコン層８ａを形成
する。ポリシリコン層８ａにはＣＶＤによる成膜時にホ
ウ素をドープしてｐ型ポリシリコン層とする。

【００８２】あるいは、不純物を添加していないポリシ
リコン層８ａを成膜後、例えばＢＦ ₂ をイオンエネルギ
ー３０〜７０ｋｅＶ程度、ドーズ量１×１０¹⁴〜１×１
０¹⁶ａｔｏｍｓ／ｃｍ² の条件でイオン注入することに
よってもｐ型ポリシリコン層８ａを形成することができ
る。

【００８３】次に、図６（ｂ）に示すように、フォトレ
ジスト（不図示）をマスクとし、例えばＣｌ₂ ／ＣＨ₂
Ｆ₂ ／ＳＦ₆ のガス系を用いてポリシリコン層８ａにド
ライエッチングを行う。これにより、Ｖ−ｐｎｐのエミ
ッタ電極８およびコレクタ取り出し電極９をそれぞれ形
成する。

【００８４】次に、図７（ａ）に示すように、全面に層
間絶縁膜１０として厚さ４００ｎｍ程度のシリコン酸化
膜を、例えばＣＶＤにより形成する。続いて、例えば８
００〜９５０℃、１０〜６０分程度の熱処理等、適当な
熱処理を行うことにより、ｐ型不純物を含有するエミッ
タ電極８からｎ型ベース領域５に不純物を拡散させ、ｐ
型エミッタ領域６を形成する。また、コレクタ取り出し
電極９からｐ型コレクタ層３に不純物を拡散させ、コレ
クタ取り出し部分３ａを形成する。その後、各電極の形
成領域に開口を有するフォトレジスト（不図示）を形成
する。

【００８５】次に、図７（ｂ）に示すように、フォトレ
ジストをマスクとして層間絶縁膜１０にエッチングを行
い、Ｖ−ｐｎｐのエミッタ電極、ベース電極およびコレ
クタ電極と、ＮＭＯＳのソース電極およびドレイン電極
を形成するためのコンタクトホール１１を形成する。

【００８６】このとき、Ｖ−ｐｎｐトランジスタのベー
ス電極が形成されるコンタクトホール１１Ｂについて
は、一部がエッチングストッパー層１５の上部に形成さ
れ、残りの部分はｎ型ベース層５上に形成される。シリ
コン酸化膜からなる層間絶縁膜１０は、ポリシリコンか
らなるエッチングストッパー層に対して十分に速いエッ
チング速度でエッチングされる。したがって、エッチン
グストッパー層５下部のＬＯＣＯＳ酸化膜４端部や、さ
らにその下層のｎ型ベース層５のエッチングが防止され
る。

【００８７】また、電流容量を大きくする目的でトラン
ジスタセルを横に長くした場合（図１２に示すように、
ベース電極も横に長くなる場合）には、フォトレジスト
の収縮によりフォトレジストの開口部が大きくなりやす
い。したがって、ＬＯＣＯＳ酸化膜４の露出面積が大き
くなる。このような場合には、エッチングストッパー層
１５を形成しないと、バーズビークがさらにエッチング
されやすくなる。本実施形態の半導体装置の製造方法に
よれば、エッチングストッパー層１５を形成することに
より、トランジスタセルが横に長い場合にもＬＯＣＯＳ
酸化膜４部分のエッチングが防止される。

【００８８】コンタクトホール１１の形成後、図２
（ａ）に示すように、Ｖ−ｐｎｐの電極１２およびＮＭ
ＯＳのソース電極およびドレイン電極２５を形成する。
これらを形成するには例えば、まず、コンタクトホール
１１内を含む全面にチタンあるいはチタン／窒化チタン
の積層膜等からなるバリアメタル層をスパッタリングに
より形成する。続いて、例えばアルミニウムまたはアル
ミニウム合金からなる金属層をスパッタリングにより形
成する。その後、金属層およびバリアメタル層にエッチ
ングを行う。以上の工程により、本実施形態の半導体装
置が形成される。

【００８９】上記の本実施形態の半導体装置の製造方法
によれば、層間絶縁膜１０にエッチングを行い、ベース
取り出し部分５ａに接続するコンタクトホール１１を形
成する際に、ＬＯＣＯＳ酸化膜４端部のｎ型エピタキシ
ャル層２がエッチングされるのを防止することができ
る。したがって、ｎ型エピタキシャル層２がエッチング
されることに起因するコレクタ／ベース間のショートを
防止することが可能となる。

【００９０】また、上記の本実施形態の半導体装置の製
造方法によれば、Ｖ−ｐｎｐ部分のエッチングストッパ
ー層１５を、ＮＭＯＳ部分のゲート電極２３と同一のｎ
型ポリシリコン層を用いて形成する。したがって、同一
の基板上にＶ−ｐｎｐとＮＭＯＳとを簡略なプロセスで
形成することが可能となる。

【００９１】（実施形態３）上記の実施形態２の半導体
装置の製造方法によれば、Ｖ−ｐｎｐのエッチングスト
ッパー層１５を形成する前に、ｎ型ベース層５を形成す
るが、プロセスの順番を逆にして、エッチングストッパ
ー層１５を形成してからｎ型ベース層５を形成すること
もできる。本実施形態の半導体装置の製造方法は、実施
形態２の製造方法のエッチングストッパー層１５形成工
程と、ｎ型ベース層５の形成工程とを入れ替えたもので
あり、これにより形成される半導体装置の断面図を図８
に示す。

【００９２】本実施形態の半導体装置の製造方法によれ
ば、ｎ型ベース層５を形成するためのイオン注入工程に
おいて、エッチングストッパー層１５によって下地のｎ
型エピタキシャル層２（ｐウェル２２）へのイオン注入
は妨げられる。したがって、図８に示すように、エッチ
ングストッパー層１５下部にはｎ型ベース層５が形成さ
れない。

【００９３】このような場合であっても、層間絶縁膜１
０にコンタクトホール１１を形成する工程において、エ
ッチングストッパー層１５に比べて層間絶縁膜１０のエ
ッチング速度が十分に速いため、エッチングストッパー
層１５下部のｎ型エピタキシャル層２は露出しない。し
たがって、ｎ型不純物が拡散されていない部分、すなわ
ちｐ型コレクタ層３上にベース電極が形成されることは
なく、コレクタ／ベース間のショートは防止される。

【００９４】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、縦型
ｐｎｐバイポーラトランジスタだけでなく、縦型ｎｐｎ
バイポーラトランジスタのベース領域近傍のＬＯＣＯＳ
酸化膜上に、エッチングストッパー層を形成することも
可能である。また、上記のエッチングストッパー層１５
をＰＭＯＳのゲート電極と同一の層を用いて形成するこ
ともできる。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。

【００９５】

【発明の効果】本発明の半導体装置によれば、素子サイ
ズや寄生容量を増大させずに、コレクタ／ベース間のシ
ョートを防止することが可能となる。また、本発明の半
導体装置の製造方法によれば、コレクタ／ベース間のシ
ョートの要因となる、フィールド絶縁膜のオーバーエッ
チを防止することが可能となる。さらに、本発明の半導
体装置の製造方法によれば、コレクタ／ベース間のショ
ートが防止されたバイポーラトランジスタを、他の構造
の素子と同一の基板上に簡略化されたプロセスで形成す
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体装置の断面図
である。

【図２】（ａ）は本発明の実施形態２に係る半導体装置
の断面図であり、（ｂ）は本発明の実施形態２に係る半
導体装置の製造方法の製造工程を示す断面図である。

【図３】（ａ）および（ｂ）は本発明の実施形態２に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図４】（ａ）および（ｂ）は本発明の実施形態２に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図５】（ａ）および（ｂ）は本発明の実施形態２に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図６】（ａ）および（ｂ）は本発明の実施形態２に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図７】（ａ）および（ｂ）は本発明の実施形態２に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図８】本発明の実施形態３に係る半導体装置の断面図
である。

【図９】（ａ）は従来の半導体装置の断面図であり、
（ｂ）は従来の半導体装置の製造方法の製造工程を示す
断面図である。

【図１０】（ａ）〜（ｃ）は従来の半導体装置の製造方
法の製造工程を示す断面図である。

【図１１】従来の半導体装置の製造方法において、フィ
ールド絶縁膜端部とベース電極形成領域との距離が適正
である場合の例であり、（ａ）は上面図、（ｂ）は
（ａ）に対応する断面図、（ｃ）は（ｂ）に続く工程の
断面図を示す。

【図１２】従来の半導体装置の製造方法において、フィ
ールド絶縁膜端部とベース電極形成領域の一部とが重な
る場合の例であり、（ａ）は上面図、（ｂ）は（ａ）に
対応する断面図、（ｃ）は（ｂ）に続く工程の断面図を
示す。

【図１３】従来の半導体装置の断面図である。

【符号の説明】

１…ｐ型半導体基板、２…ｎ型エピタキシャル層、３…
ｐ型コレクタ層、４…ＬＯＣＯＳ酸化膜、５…ｎ型ベー
ス層、６…ｐ型エミッタ領域、７…シリコン酸化膜、８
…エミッタ電極、８ａ…ポリシリコン層、９…コレクタ
取り出し電極、１０…層間絶縁膜、１１、１１Ｂ…コン
タクトホール、１２…電極、１２Ｂ…ベース電極、１３
…シリコン酸化膜、１４…フォトレジスト、１５…エッ
チングストッパー層、１５ａ…ｎ型ポリシリコン層、１
６…フォトレジスト、１７…ベース取り出し電極、２１
…ゲート酸化膜、２１ａ…シリコン酸化膜、２２…ｐウ
ェル、２３…ゲート電極、２４…ｎ型ソース／ドレイン
領域、２５…ソース電極およびドレイン電極。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8222 Ｈ０１Ｌ 27/06 ３２１Ｂ ５Ｆ０８２ 27/06 21/8249 Ｆターム(参考） 4M108 AA02 AA09 AB05 AB14 AC38 AD03 AD13 AD14 5F003 AP04 BA11 BA97 BB07 BB90 BC07 BE07 BH07 BH08 BH18 BH93 BJ01 BJ03 BJ15 BM07 BP94 BP96 5F032 AA14 AA23 BA03 CA11 CA17 CA18 DA28 5F033 HH04 HH28 JJ08 JJ09 JJ18 JJ33 KK01 MM07 NN07 PP06 PP15 QQ08 QQ09 QQ10 QQ11 QQ13 QQ19 QQ24 QQ37 QQ39 QQ58 QQ59 QQ70 QQ76 RR04 SS11 SS27 VV06 XX31 XX33 5F048 AA01 AA04 AA07 AA10 AC07 BA02 BB05 BB08 BE03 BG12 CA03 CA14 CA15 DB02 DB04 DB09 DB10 5F082 AA08 AA17 BA04 BA38 BC03 BC09 DA03 EA18

Claims (18)

【特許請求の範囲】
1. 【請求項１】半導体基板の一部であるアクティブ領域を
   囲むように、前記半導体基板の表面に形成されたフィー
   ルド絶縁膜と、 少なくとも前記アクティブ領域の前記半導体基板の表層
   に形成された第１導電型コレクタ領域と、 前記コレクタ領域の表層に、前記フィールド絶縁膜と接
   するように形成された第２導電型ベース領域と、 前記第２導電型ベース領域の表層に、前記フィールド絶
   縁膜と隔てて形成された第１導電型エミッタ領域と、 前記アクティブ領域上および前記フィールド絶縁膜上に
   形成された層間絶縁膜と、 前記第２導電型ベース領域上の前記層間絶縁膜に形成さ
   れ、導電体により埋め込まれた開口部と、 少なくとも前記第２導電型ベース領域近傍の前記フィー
   ルド絶縁膜上に形成され、前記開口部内に一部露出し、
   前記層間絶縁膜に比べてエッチング速度を十分に遅くす
   ることが可能な材料からなるエッチングストッパー層と
   を有する半導体装置。
2. 【請求項２】前記半導体基板に形成された第２の能動素
   子をさらに有し、 前記第２の能動素子は、前記半導体基板の一部であるチ
   ャネル形成領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、前記エッチングストッ
   パー層と同一の層からなるゲート電極と、 前記半導体基板に前記チャネル形成領域を挟んで形成さ
   れたソース領域およびドレイン領域とを有する請求項１
   記載の半導体装置。
3. 【請求項３】前記層間絶縁膜はシリコン酸化膜からな
   り、前記エッチングストッパー層はポリシリコン層から
   なる請求項１記載の半導体装置。
4. 【請求項４】前記層間絶縁膜はシリコン酸化膜からな
   り、前記エッチングストッパー層はアモルファスシリコ
   ン層からなる請求項１記載の半導体装置。
5. 【請求項５】前記層間絶縁膜はシリコン酸化膜からな
   り、前記エッチングストッパー層はシリコン層と、前記
   シリコン層上に形成された高融点金属シリサイド層との
   積層膜からなる請求項１記載の半導体装置。
6. 【請求項６】半導体基板の一部であるアクティブ領域を
   囲むように、前記半導体基板の表面に形成されたフィー
   ルド絶縁膜と、 少なくとも前記アクティブ領域の前記半導体基板の表層
   に形成された第１導電型コレクタ領域と、 前記アクティブ領域上および前記フィールド絶縁膜上に
   形成された層間絶縁膜と、 前記第２導電型ベース領域上の前記層間絶縁膜に形成さ
   れ、導電体により埋め込まれた開口部と、 少なくとも一部の前記フィールド絶縁膜の端部上に形成
   され、前記開口部内に一部露出し、前記層間絶縁膜に比
   べてエッチング速度を十分に遅くすることが可能な材料
   からなるエッチングストッパー層と、 前記コレクタ領域の表層に、前記エッチングストッパー
   層に対して自己整合的に形成された第２導電型ベース領
   域と、 前記第２導電型ベース領域の表層に、前記エッチングス
   トッパー層と隔てて形成された第１導電型エミッタ領域
   とを有する半導体装置。
7. 【請求項７】前記半導体基板に形成された第２の能動素
   子をさらに有し、 前記第２の能動素子は、前記半導体基板の一部であるチ
   ャネル形成領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、前記エッチングストッ
   パー層と同一の層からなるゲート電極と、 前記半導体基板に前記チャネル形成領域を挟んで形成さ
   れたソース領域およびドレイン領域とを有する請求項６
   記載の半導体装置。
8. 【請求項８】前記層間絶縁膜はシリコン酸化膜からな
   り、前記エッチングストッパー層はポリシリコン層から
   なる請求項６記載の半導体装置。
9. 【請求項９】前記層間絶縁膜はシリコン酸化膜からな
   り、前記エッチングストッパー層はアモルファスシリコ
   ン層からなる請求項６記載の半導体装置。
10. 【請求項１０】前記層間絶縁膜はシリコン酸化膜からな
    り、前記エッチングストッパー層はシリコン層と、前記
    シリコン層上に形成された高融点金属シリサイド層との
    積層膜からなる請求項６記載の半導体装置。
11. 【請求項１１】半導体基板の一部であるアクティブ領域
    を囲むように、前記半導体基板の表面にフィールド絶縁
    膜を形成する工程と、 少なくとも前記アクティブ領域の前記半導体基板の表層
    に第１導電型コレクタ領域を形成する工程と、 前記コレクタ領域の表層に、前記フィールド絶縁膜と接
    するように第２導電型ベース領域を形成する工程と、 少なくとも前記第２導電型ベース領域近傍の前記フィー
    ルド絶縁膜上にエッチングストッパー層を形成する工程
    と、 前記第２導電型ベース領域の表層に、前記フィールド絶
    縁膜と隔てて第１導電型エミッタ領域を形成する工程
    と、 前記アクティブ領域上および前記フィールド絶縁膜上
    に、前記エッチングストッパー層に比べてエッチング速
    度を十分に速くすることが可能な材料からなる層間絶縁
    膜を形成する工程と、 前記第２導電型ベース領域上の前記層間絶縁膜に、前記
    第２導電型ベース領域の一部および前記エッチングスト
    ッパー層の一部が露出するまでエッチングを行い、開口
    部を形成する工程と、 前記開口部を導電体により埋め込む工程とを有する半導
    体装置の製造方法。
12. 【請求項１２】前記第２導電型ベース領域を形成する工
    程は、前記フィールド絶縁膜の端部および前記コレクタ
    領域の一部に、フォトレジストをマスクとして第２導電
    型不純物をイオン注入する工程を有する請求項１１記載
    の半導体装置の製造方法。
13. 【請求項１３】前記第１導電型エミッタ領域を形成する
    工程は、前記第２導電型ベース領域上に絶縁膜を形成す
    る工程と、 前記絶縁膜にエミッタ開口部を形成する工程と、 第１導電型不純物を含有するエミッタ電極を、少なくと
    も前記エミッタ開口部内に形成する工程と、 前記エミッタ電極から前記エミッタ開口部を介して前記
    第２導電型ベース領域に第１導電型不純物を拡散させ、
    前記第１導電型エミッタ領域を形成する工程とを有する
    請求項１１記載の半導体装置の製造方法。
14. 【請求項１４】前記半導体基板に第２の能動素子を形成
    する工程をさらに有し、 前記第２の能動素子を形成する工程は、前記半導体基板
    上にゲート絶縁膜を形成する工程と、 前記エッチングストッパー層を形成する工程において、
    前記ゲート絶縁膜上に前記エッチングストッパー層と同
    一の層からなるゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板に不純物
    を拡散させ、ソース領域およびドレイン領域を形成する
    工程とを有する請求項１１記載の半導体装置の製造方
    法。
15. 【請求項１５】半導体基板の一部であるアクティブ領域
    を囲むように、前記半導体基板の表面にフィールド絶縁
    膜を形成する工程と、 少なくとも前記アクティブ領域の前記半導体基板の表層
    に第１導電型コレクタ領域を形成する工程と、 少なくとも一部の前記フィールド絶縁膜の端部上にエッ
    チングストッパー層を形成する工程と、 前記コレクタ領域の表層に、前記エッチングストッパー
    層をマスクとして不純物を拡散させ、第２導電型ベース
    領域を形成する工程と、 前記第２導電型ベース領域の表層に、前記フィールド絶
    縁膜と隔てて第１導電型エミッタ領域を形成する工程
    と、 前記アクティブ領域上および前記フィールド絶縁膜上
    に、前記エッチングストッパー層に比べてエッチング速
    度を十分に速くすることが可能な材料からなる層間絶縁
    膜を形成する工程と、 前記第２導電型ベース領域上の前記層間絶縁膜に、前記
    第２導電型ベース領域の一部および前記エッチングスト
    ッパー層の一部が露出するまでエッチングを行い、開口
    部を形成する工程と、 前記開口部を導電体により埋め込む工程とを有する半導
    体装置の製造方法。
16. 【請求項１６】前記第２導電型ベース領域を形成する工
    程は、前記エッチングストッパー層およびフォトレジス
    トをマスクとして、第２導電型不純物をイオン注入する
    工程を有する請求項１５記載の半導体装置の製造方法。
17. 【請求項１７】前記第１導電型エミッタ領域を形成する
    工程は、前記第２導電型ベース領域上に絶縁膜を形成す
    る工程と、 前記絶縁膜にエミッタ開口部を形成する工程と、 第１導電型不純物を含有するエミッタ電極を、少なくと
    も前記エミッタ開口部内に形成する工程と、 前記エミッタ電極から前記エミッタ開口部を介して前記
    第２導電型ベース領域に第１導電型不純物を拡散させ、
    前記第１導電型エミッタ領域を形成する工程とを有する
    請求項１５記載の半導体装置の製造方法。
18. 【請求項１８】前記半導体基板に第２の能動素子を形成
    する工程をさらに有し、 前記第２の能動素子を形成する工程は、前記半導体基板
    上にゲート絶縁膜を形成する工程と、 前記エッチングストッパー層を形成する工程において、
    前記ゲート絶縁膜上に前記エッチングストッパー層と同
    一の層からなるゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板に不純物
    を拡散させ、ソース領域およびドレイン領域を形成する
    工程とを有する請求項１５記載の半導体装置の製造方
    法。