JP2000114390A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 エッチング残りが生ずることがなく、特性不
良の発生を防止でき、縦型バイポ─ラトランジスタおよ
び接合型電界効果トランジスタを同時に製造する。 【解決手段】 ソース領域１４とドレイン領域１５との
間のチャネル領域１６にはゲート領域１７が設けられて
いる。ソース領域１４、ドレイン領域１５およびゲート
領域１７は、絶縁膜２０の開口２０ａを介して、不純物
を含む多結晶シリコンよりなるソース取り出し層２１、
ドレイン取り出し層２３およびゲート取り出し層１８を
拡散源とする不純物拡散によりそれぞれ形成されたもの
である。ソース取り出し層２１およびドレイン取り出し
層２３は、環状の開口２０ａの全体を覆うように形成さ
れた不純物を含む多結晶シリコン層に環状の開口を形成
して、多結晶シリコン層を分離することにより形成す
る。このとき、開口を絶縁膜２０に形成された開口２０
ａの内側に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多結晶シリコン等
の導電体層に開口を形成し、この開口を介して電極取り
出しを行う構造を有する半導体装置およびその製造方法
に係り、特に、接合型電界効果トランジスタを有する半
導体装置およびその製造方法に関する。

【０００２】

【従来の技術】半導体装置の更なる微細化や多機能化が
求められる今日、１つの基板上に複数の異なる素子を有
する半導体装置が実用化されている。このような半導体
装置は、回路の構成上、自由度が増し、用途が広がるこ
とは明らかであり、数々の素子の組み合わせが種々実現
されている。例えば、接合型の電界効果トランジスタ
と、バイポーラトランジスタなどの他の形式の半導体素
子との組み合わせによる集積回路が数多く実現されてい
る。

【０００３】しかしながら、同一基板上に異なる複数の
素子を形成する場合には、１種類の素子を形成する場合
と比較して多くの製造工程を追加しなければならず、製
造コストが増加する。また、一般的に、素子の性能を向
上させようとすると、製造コストが増加する。

【０００４】このようなことから、本出願人と同一出願
人は、先に、製造工程および製造コストの増加を伴うこ
となく実現できるものとして、電界効果トランジスタと
バイポーラトランジスタとを同一基板上に備えた構造の
半導体装置を提案した。この半導体装置は、図１３に示
したように、シリコンよりなる基板１０１上に、ｐチャ
ネルＪＦＥＴ（Junction Field Effect Transistor；接
合型電界効果トランジスタ）領域１１０と縦形構造のｎ
ｐｎトランジスタ領域１３０とを備えている。基板１０
１の表面には、高濃度のｎ型埋め込み層１０１ａおよび
高濃度のｐ型のチャネルストッパ層１０１ｂが形成され
ており、ｎ型埋め込み層１０１ａの上に、ｎ型の半導体
層１０２が形成されている。半導体層１０２は素子分離
領域１０３によって分離されている。半導体層１０２お
よび素子分離領域１０３上には開口１０４ａを有する絶
縁膜１０４が形成されている。

【０００５】ｐチャネルＪＦＥＴ領域１１０において
は、半導体層１０２の表面にｐ型のチャネル領域１１
１、ｐ⁺ 型のソース領域１１２およびドレイン領域１１
３が形成されている。ソース領域１１２には多結晶シリ
コンよりなるソース取り出し層１１４を介してソース電
極１１５が電気的に接続されている。また、ドレイン領
域１１３には、多結晶シリコンよりなるドレイン取り出
し層１１６を介してドレイン電極１１７が電気的に接続
されている。ソース領域１１２とドレイン領域１１３と
の間のチャネル領域１１１の表面には、ゲートｐｎ接合
となるゲート領域１１８が設けられている。このゲート
領域１１８上には、多結晶シリコンよりなるゲート取り
出し層１１９およびゲート電極１２０が配設されてい
る。ソース電極１１５、ソース取り出し層１１４および
ソース領域１１２とゲート電極１２０、ゲート取り出し
層１１９およびゲート領域１１８との間、並びにゲート
電極１２０、ゲート取り出し層１１９およびゲート領域
１１８とドレイン電極１１７、ドレイン取り出し層１１
６およびドレイン領域１１３との間は絶縁膜１０５およ
び側壁１０６によってそれぞれ分離されている。

【０００６】ｎｐｎトランジスタ領域１３０において
は、半導体層１０２と素子分離領域１０３との間にｎ型
の拡散領域１３１が形成されている。半導体層１０２の
表面には、ｐ型のベース領域１３２およびｐ⁺ 型のグラ
フトベース領域１３３が形成されている。グラフトベー
ス領域１３３は、ベース領域１３２を囲むように配設さ
れている。グラフトベース領域１３３には多結晶シリコ
ンよりなるベース取り出し層１３４を介してベース電極
１３５が電気的に接続されている。ベース領域１３２の
表面にはエミッタ領域１３６が形成されている。エミッ
タ領域１３６には多結晶シリコンよりなるエミッタ取り
出し層１３７を介してエミッタ電極１３８が電気的に接
続されている。更に、拡散領域１３１上にコレクタ電極
１３９が形成されている。また、ｐチャネルＪＦＥＴ領
域１１０と同様に、各電極間は絶縁膜１０４、絶縁膜１
０５および側壁１０６によって分離されている。

【０００７】ところで、この半導体装置の製造工程で
は、ｎｐｎトランジスタ領域１３０のベース領域１３２
を確定するための開口部と、ｐチャネルＪＦＥＴ領域１
１０のチャネル領域１１１を確定するための開口部とを
それぞれ形成する工程がある。これら開口部を形成する
工程では、図１４（Ａ），図１４（Ｂ）に示したよう
に、基板１０１上に、半導体層１０２、絶縁膜１０４、
多結晶シリコン層１４１および絶縁膜１０５が形成され
た状態で、異方性エッチングが行われる。なお、多結晶
シリコン層１４１は、ソース取り出し層１１４、ドレイ
ン取り出し層１１６およびベース取り出し層１３４とな
るものである。

【０００８】ここで、ｎｐｎトランジスタ領域１３０に
おいては、絶縁膜１０４の矩形状の開口１０４ａの内側
にベース領域１３２を確定するための開口１４２ａを形
成すればよく、多結晶シリコン層１４１においては、半
導体層１０２上の、開口１０４ａによる半導体層１０２
と絶縁膜１０４との段差のない平坦領域をエッチングす
ることになる。従って、開口１０４ａによる段差の影響
を受けて多結晶シリコンのエッチング残りが生じること
はない。

【０００９】

【発明が解決しようとする課題】しかしながら、ソー
ス、ゲートおよびドレインが横に並ぶ構造を有するｐチ
ャネルＪＦＥＴ領域１１０においては、チャネル領域１
１１を確定する開口１４２ｂを形成して多結晶シリコン
層１４１をソース取り出し層１１４とドレイン取り出し
層１１６とに分離する必要がある。そのため、開口１０
４ａによる半導体層１０２と絶縁膜１０４との段差をま
たいで、半導体層１０２上と絶縁膜１０４上との多結晶
シリコン層１４１を加工することになる。そのため多結
晶シリコン層１４１の異方性エッチングを行うと、段差
部分にはサイドウォール状に多結晶シリコンのエッチン
グ残りが生じてしまい、特性不良を生じ、歩留まりが低
下するという問題があった。

【００１０】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、開口形成のためのエッチング工程に
おいて多結晶シリコンなどのエッチング残りが生ずるこ
とがなく、特性不良の発生を防止でき、縦型バイポ─ラ
トランジスタおよび接合型電界効果トランジスタを同時
に製造することが可能な半導体装置およびその製造方法
を提供することにある。

【００１１】

【課題を解決するための手段】本発明による半導体装置
は、半導体基板と、この半導体基板の表面に形成される
と共に、環状の開口部を有する絶縁膜と、この絶縁膜の
前記開口部に囲まれた領域を覆うと共に、その周縁部が
前記半導体基板の表面に接触してなる第１の導電体層
と、絶縁膜の少なくとも開口部の周囲近傍領域を覆うよ
うに環状に形成されると共に、内側の周縁部が半導体基
板の表面に接触してなる環状の第２の導電体層と、環状
の開口部内の領域において半導体基板の表面に接触して
なる環状の第３の導電体層と、半導体基板内に形成され
ると共に、第１の導電体層に電気的に接続された環状の
第１の不純物領域と、半導体基板内の第１の不純物領域
と離間した位置に形成されると共に、第２の導電体層に
電気的に接続された環状の第２の不純物領域と、半導体
基板内の第１の不純物領域と第２の不純物領域との間に
形成されると共に、第３の導電体層に電気的に接続され
た環状の第３の不純物領域とを備えたものである。

【００１２】本発明による半導体装置の製造方法は、半
導体基板の表面に、環状の第１の開口部を有する絶縁膜
を形成する工程と、絶縁膜の上に開口部全体を覆うよう
に導電体層を形成する工程と、導電体層の前記絶縁膜の
第１の開口部に対応する領域の内側の領域に、環状の第
２の開口部を形成し、導電体層を第１の導電体層および
第２の導電体層に分離すると共に半導体基板の表面を露
出させる工程と、半導体基板の露出された領域に接触す
るように環状の第３の導電体層を形成する工程と、半導
体基板内に、第１の導電体層に電気的に接続された環状
の第１の不純物領域を形成する工程と、半導体基板内の
第１の不純物領域と離間した位置に、第２の導電体層に
電気的に接続された環状の第２の不純物領域を形成する
工程と、半導体基板内の第１の不純物領域と第２の不純
物領域との間に、第３の導電体層に電気的に接続された
環状の第３の不純物領域を形成する工程とを含むもので
ある。

【００１３】本発明による半導体装置では、第１の導電
体層は、半導体基板の表面に形成された絶縁膜の環状の
開口部に囲まれた領域を覆うように配設され、第２の導
電体層は、開口部の周囲近傍領域を覆うように配設され
ており、第１の導電体層と第２の導電体層とを分離する
領域が、絶縁膜の環状の開口部内に対応する平坦領域に
形成されている。

【００１４】本発明による半導体装置の製造方法では、
半導体基板の表面に形成された絶縁膜の上に、環状の第
１の開口部全体を覆うように導電体層が形成される。そ
ののち、この導電体層の第１の開口部に対応する領域の
内側の平坦領域に環状の第２の開口部が形成され、導電
体層が第１の導電体層と第２の導電体層とに分離され
る。更に、半導体基板の表面に接するように第３の導電
体層が形成される。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１６】（第１の実施の形態）図１（Ａ）は、本発
明の第１の実施の形態に係るｐチャネルＪＦＥＴの断面
構造を表すものである。このｐチャネルＪＦＥＴは、例
えば単結晶シリコンよりなるｐ型の半導体基板１１上に
形成されたｎ型の半導体層１２の素子分離領域１３によ
り囲まれた領域に形成されている。素子分離領域１３
は、二酸化珪素（ＳｉＯ₂ ）などの絶縁膜により形成さ
れている。半導体層１２内には、例えば、ｐ⁺型のソー
ス領域１４およびドレイン領域１５が形成されている。
ソース領域１４とドレイン領域１５との間のチャネル領
域１６にはｐｎ接合のためのゲート領域（ｎ⁺ 型拡散
層）１７が設けられている。このゲート領域１７は、例
えば多結晶シリコンよりなるｎ型のゲート取り出し層１
８を介してゲート電極１９に電気的に接続されている。
ソース領域１４は、半導体層１２および素子分離領域１
３上に形成された絶縁膜２０の開口２０ａを介して、絶
縁膜２０上に形成された例えば多結晶シリコンよりなる
ｐ型のソース取り出し層２１およびソース電極２２と電
気的に接続されている。絶縁膜２０は、例えば、厚さ５
０〜２００ｎｍの二酸化珪素により構成されている。開
口２０ａは、図１（Ｂ）に示したように、環状、例えば
矩形環状に形成されている。ドレイン領域１５は、開口
２０ａを介して、絶縁膜２０上に形成された例えば多結
晶シリコンよりなるｐ型のドレイン取り出し層２３およ
びドレイン電極２４と電気的に接続されている。ソース
取り出し層２１およびドレイン取り出し層２３の上には
絶縁膜２５が形成されており、ソース取り出し層２１の
ゲート電極１９側の側面およびドレイン取り出し層２３
の側面には、ゲート取り出し層１８の形状に沿って絶縁
性を有する側壁２６が形成されている。

【００１７】なお、ドレイン取り出し層２３は本発明の
第１の導電層、ソース取り出し層２１は本発明の第２の
導電層、ゲート取り出し層１８は本発明の第３の導電層
にそれぞれ対応している。また、ドレイン領域１５は本
発明の第１の不純物領域、ソース領域１４は本発明の第
２の不純物領域、ゲート領域１７は本発明の第３の不純
物領域にそれぞれ対応している。

【００１８】ゲート取り出し層１８は、絶縁膜２０の開
口２０ａの内部領域に環状、例えば矩形環状に形成され
ており、半導体層１２の表面に形成されたゲート領域１
７に接触している。ゲート領域１７は、例えば、ｎ型の
ゲート取り出し層１８を拡散源とした不純物拡散により
形成されたものである。

【００１９】ソース取り出し層２１は、図１（Ｂ）に平
面図を示したように、絶縁膜２０の開口２０ａの周囲近
傍領域を覆うように環状、例えば矩形環状に形成されて
おり、その厚さは例えば８０〜２５０ｎｍ程度である。
ソース取り出し層２１の内側の周縁部は半導体層１２の
表面に形成されたソース領域１４に接触している。この
ソース領域１４は、例えば、ｐ型のソース取り出し層２
１を拡散源とした不純物拡散により形成されたものであ
る。

【００２０】ドレイン取り出し層２３は、絶縁膜２０の
開口２０ａに囲まれた領域を覆うように島状、例えば矩
形状に形成されており、その厚さは例えば８０〜２５０
ｎｍ程度である。ドレイン取り出し層２３の周縁部は半
導体層１２の表面に形成されたドレイン領域１５に接触
している。このドレイン領域１５、例えば、ｐ型のドレ
イン取り出し層２３を拡散源とした不純物拡散により形
成されたものである。

【００２１】ゲート電極１９、ソース電極２２およびド
レイン電極２４は、例えば、窒化チタン（ＴｉＮ）など
のバリアメタルおよびアルミニウム（Ａｌ）合金を積層
することにより形成されている。

【００２２】本実施の形態のｐチャネルＪＦＥＴでは、
絶縁膜２０の開口２０ａよりも内側、すなわち、ゲート
形成用の開口が形成される領域においては、ソース取り
出し層２１およびドレイン取り出し層２３は平坦面とな
っている。すなわち、この領域では、絶縁膜２０と半導
体層１２との段差に起因するソース取り出し層２１およ
びドレイン取り出し層２３の段差は存在しない。従っ
て、後述の製造方法において説明するように、チャネル
領域確定用の開口を形成するエッチング工程において、
多結晶シリコンのエッチング残りが生ずるようなことが
なくなる。

【００２３】図２は、同一基板上に、上記ｐチャネルＪ
ＦＥＴと共に縦型バイポーラトランジスタが形成された
半導体装置の構造を表すものである。

【００２４】この半導体装置は、前述のＪＦＥＴが形成
されたＪＦＥＴ領域１０と共にバイポーラトランジスタ
領域３０を備えている。このバイポーラトランジスタ領
域３０では、ｎ型埋め込み層１１ａの表面の半導体層１
２と素子分離領域１３との間にｎ型拡散層３１が形成さ
れている。半導体層１２の表面には、例えばｐ型のベー
ス領域３２が形成されており、ベース領域３２の表面に
は例えばｎ⁺ 型のエミッタ領域３３が形成されている。
エミッタ領域３３の外側には例えばｐ⁺ 型のグラフトベ
ース領域３４が形成されている。エミッタ領域３３上に
は、例えばｎ型のエミッタ取り出し層３５が形成されて
おり、更に、その上にエミッタ電極３６が形成されてい
る。グラフトベース領域３４は、絶縁膜２０の開口２０
ａを介して絶縁膜２０上に形成された例えば多結晶シリ
コンよりなるｐ型のベース取り出し層３７およびベース
電極３８と電気的に接続されている。また、ｎ型拡散層
３１の上には、コレクタ電極３９が形成されており、各
電極間は絶縁膜２５および側壁２６によって分離されて
いる。

【００２５】次に、図３ないし図１０を参照して図２に
示した半導体装置の製造方法について説明する。

【００２６】まず、図３に示したように、例えば、単結
晶シリコンよりなるｐ型の半導体基板１１の上に、ｎ型
埋め込み層１１ａを形成したのち、イオン注入法により
素子分離予定領域に対して高濃度のｐ型不純物を注入し
てチャネルストッパ層１１ｂを形成する。次に、ｎ型埋
め込み層１１ａおよびチャネルストッパ層１１ｂが形成
された半導体基板１１上に、例えば、エピタキシャル成
長法により比抵抗が０．３〜５．０Ω・ｃｍ程度の半導
体層１２を形成する。

【００２７】続いて、半導体基板１１の表面に、例え
ば、ＬＯＣＯＳ（Local Oxdation ofSilicon ）法によ
り素子分離領域１３を形成する。これにより、ＪＦＥＴ
領域１０とバイポーラトランジスタ領域３０とに素子分
離される。その後、素子分離領域１３の表面と半導体層
１２の表面とが同一平面をなすように平坦化する。更
に、バイポーラトランジスタ領域３０において、例えば
イオン注入法によりｎ型拡散層３１を形成した後、半導
体基板１１上に、例えば、ＣＶＤ法により厚さ５０〜２
００ｎｍの二酸化珪素よりなる絶縁膜２０を形成する。

【００２８】次いで、図４に示したように、半導体層１
２上の能動領域（アクティブ領域）４１に対応する部分
の絶縁膜２０を除去して、ＪＦＥＴ領域１０には例えば
矩形環状の開口２０ａを形成し、バイポーラトランジス
タ領域３０には例えば矩形の開口２０ｂを形成する。続
いて、素子分離領域１３により分離された素子領域の開
口２０ａ，２０ｂを含む絶縁膜２０上に、例えば、ＣＶ
Ｄ法により厚さ８０〜２５０ｎｍ程度の多結晶シリコン
膜を成膜する。その後、この多結晶シリコン膜中に、例
えば、ホウ素イオンまたは二フッ化ホウ素イオンをイオ
ン注入し、通常のフォトリソグラフィー工程およびドラ
イエッチング工程により加工してｐ⁺ 型多結晶シリコン
層４２を形成する。このｐ⁺ 型多結晶シリコン層４２
は、既に述べたソース取り出し層２１、ドレイン取り出
し層２３およびベース取り出し層３７となるものであ
り、本発明の導電体層に対応している。また、開口２０
ａは本発明の第１の開口部に対応している。

【００２９】次いで、図５に示したように、半導体基板
１１上に、例えば、ＣＶＤ法により厚さ２００〜５００
ｎｍ程度の二酸化珪素よりなる絶縁膜２５を形成する。
続いて、絶縁膜２５上に選択的にフォトレジスト膜４３
を形成し、このフォトレジスト膜４３をマスクとして例
えばＲＩＥ（Reactive Ion Etching）法により異方性エ
ッチングを行い、絶縁膜２５およびｐ⁺ 型多結晶シリコ
ン膜４２、更に半導体層１２の表面を順次選択的に除去
する。これにより、ＪＦＥＴ領域１０の能動領域４１
に、矩形環状の開口４４ａを形成すると共に、ｐ⁺ 型多
結晶シリコン膜４２をソース取り出し層２１とドレイン
取り出し層２３とに分離する。また、バイポーラトラン
ジスタ領域３０の能動領域４１に矩形の開口４４ｂを形
成する。このときｐ⁺ 型多結晶シリコン膜４２がベース
取り出し層３７となる。なお、開口４４ａは本発明の第
２の開口部に対応している。

【００３０】次いで、図６（Ａ），図６（Ｂ）に示した
ように、フォトレジスト膜４３を除去する。ここで、開
口４４ａおよび開口４４ｂは、それぞれ絶縁膜２０に形
成された開口２０ａおよび開口２０ｂの内側に対応する
位置に形成されている。従って、能動領域４１において
は、ｐ⁺ 型多結晶シリコン膜４２は平坦面をなしてお
り、段差が存在しない。その結果、開口４４ａおよび開
口４４ｂにおいては、多結晶シリコンのエッチング残り
が生ずることはない。

【００３１】次いで、図７に示したように、半導体基板
１１上にフォトレジスト膜４５を選択的に形成し、この
フォトレジスト膜４５をマスクとしてｐ型の不純物を注
入し、バイポーラトランジスタ領域３０の半導体層１２
の表面にベース領域３２を形成する。イオン注入の条件
は、例えば、ホウ素イオンを注入する場合には、注入エ
ネルギーを２０〜１５０ｋｅＶ、注入量を１．０×１０
¹¹〜５．０×１０¹⁴個／ｃｍ² とする。また、二フッ化
ホウ素イオンを注入する場合には、注入エネルギーを２
０〜３００ｋｅＶ、注入量を１．０×１０¹¹〜５．０×
１０¹⁴個／ｃｍ² とする。

【００３２】次いで、図８に示したように、フォトレジ
スト膜４５を除去した後、選択的にフォトレジスト膜４
６を形成し、このフォトレジスト膜４６をマスクとして
ベース領域３２を形成する場合と同様にｐ型の不純物を
注入し、ＪＦＥＴ領域１０の半導体層１２の表面にチャ
ネル領域１６を形成する。

【００３３】次いで、図９に示したように、例えば、半
導体基板１１の全面に、ＣＶＤ法により二酸化珪素を４
００ｎｍ〜１μｍ堆積させた後、ＲＩＥ法を用いてこの
二酸化珪素膜の全面をエッチング（エッチバック）する
ことにより開口４４ａ，４４ｂの側壁部に側壁２６を形
成する。

【００３４】続いて、例えば、ＣＶＤ法により半導体層
１２の全面に砒素または燐などのｎ型不純物を含む電極
取り出し用の多結晶シリコン層４７を被着形成する。な
お、多結晶シリコン層４７は、不純物を含まない多結晶
シリコン層を被着形成したのち、ｎ型不純物（例えば砒
素または燐）を例えばイオン注入により添加しても形成
することができる。

【００３５】次いで、図１０に示したように、例えば、
ＣＶＤ法により厚さ１００〜５００ｎｍ程度の二酸化珪
素膜（図示せず）を成膜し、７００〜１０００℃で５秒
〜２時間熱処理を行う。これにより、ＪＦＥＴ領域１０
においては、ソース取り出し層２１およびドレイン取り
出し層２３から半導体層１２中にｐ型不純物が拡散し
て、ｐ⁺ 型のソース領域１４およびドレイン領域１５が
それぞれ形成される。また、多結晶シリコン層４７から
チャネル領域１６中にｎ型不純物が拡散して、ｎ⁺ 型の
ゲート領域１７が形成される。一方、バイポーラトラン
ジスタ領域３０においては、ベース取り出し層３７から
半導体層１２中にｐ型不純物が拡散して、ｐ⁺ 型のグラ
フトベース領域３４が形成される。また、多結晶シリコ
ン層４７からベース領域３２中にｎ型不純物が拡散し
て、ｎ⁺ 型のエミッタ領域３３が形成される。

【００３６】このとき、側壁２６がマスクとなり、各領
域は自己整合的に形成される。また、ゲート長（チャネ
ル長）はソース領域１４およびドレイン領域１５の横方
向の拡散距離によって決定される。従って、拡散距離を
長くすることによりゲート長を所定のマスク線幅よりも
狭くすることが可能である。

【００３７】熱処理を行ったのち、多結晶シリコン層４
７をフォトリソグラフィおよびＲＩＥにより加工して、
ゲート電極１９およびエミッタ電極３６の形成領域に対
応する領域以外を除去する。これにより、多結晶シリコ
ン層４７は、ゲート電極形成領域に対応するゲート取り
出し層１８と、エミッタ電極形成領域に対応するエミッ
タ取り出し層３５となる。

【００３８】最後に、図２に示したように、絶縁膜２５
に開口２５ａ，開口２５ｂを形成する。続いて、例え
ば、スパッタリング法により窒化チタンなどのバリアメ
タルおよびアルミニウム合金を堆積させたのち、これら
の堆積物をフォトリソグラフィーおよびＲＩＥにより加
工し、ＪＦＥＴ領域１０に、ソース電極２２、ドレイン
電極２４およびゲート電極１９をそれぞれ形成する。ま
た、バイポーラトランジスタ領域３０に、ベース電極３
８、コレクタ電極３９およびエミッタ電極３６をそれぞ
れ形成する。

【００３９】このように、本実施の形態によれば、異方
性エッチングによりｐ⁺ 型多結晶シリコン層４２をソー
ス取り出し層２１とドレイン取り出し層２３とに分離す
る際に、絶縁膜２０の開口２０ａの内部に対応する領域
を環状にエッチングしている。すなわち、ｐ⁺ 型多結晶
シリコン層４２のエッチング領域は段差がなく平坦面と
なっている。よって、ｐ⁺ 型多結晶シリコン層４２のエ
ッチング後にサイドウォール状に多結晶シリコンが残る
ようなことはない。その結果、製造の歩留まりの向上を
図ることができると共に、ｐチャネルＪＦＥＴの高性能
化を実現することができる。

【００４０】（第２の実施の形態）図１１は、本発明の
第２の実施の形態に係る半導体装置としてのｐチャネル
ＪＦＥＴの断面構造を表すものである。このｐチャネル
ＪＦＥＴは、第１の実施の形態におけるドレイン領域１
５に代えてドレイン領域５５を備えたこと、および絶縁
膜２０がドレイン取り出し層２３の下に形成されていな
いことを除き、他は第１の実施の形態と同一の構成を有
している。よって、同一の構成要素には同一の符号を付
し、ここではその詳細な説明を省略する。

【００４１】ドレイン領域５５は、例えばｐ⁺ 型であ
り、ドレイン取り出し層２３の下部全面に形成されてい
る。

【００４２】このｐチャネルＪＦＥＴは、第１の実施の
形態と同様にして製造することができる。すなわち、第
１の実施の形態において絶縁膜２０をパターニングする
際に、ドレイン電極形成領域に対応する部分の絶縁膜２
０を除去することにより本実施の形態のｐチャネルＪＦ
ＥＴを得ることができる。

【００４３】本実施の形態では、ドレイン領域５５をド
レイン取り出し層２３の下部全面に形成するようにした
ので、動作時のチャネル領域１６のオン抵抗を低減させ
ることができる。

【００４４】（第３の実施の形態）図１２は、本発明の
第３の実施の形態に係る半導体装置としてのｐチャネル
ＪＦＥＴの断面構造を表すものである。このｐチャネル
ＪＦＥＴは、第１の実施の形態におけるドレイン領域１
５の内側の半導体基板１１の表面に絶縁膜６１が埋め込
まれたことを除き、他は第１の実施の形態と同一の構成
を有している。よって、同一の構成要素には同一の符号
を付し、ここではその詳細な説明を省略する。

【００４５】絶縁膜６１は、例えば二酸化珪素により構
成されており、半導体層１２を分離している。

【００４６】本実施の形態のｐチャネルＪＦＥＴは、第
１の実施の形態と同様にして製造することができる。す
なわち、第１の実施の形態における素子分離領域１３の
形成と同時に、ドレイン領域１５を形成する部分の内側
についても半導体基板１１の表面を酸化して絶縁膜６１
を形成するようにする。

【００４７】本実施の形態では、ドレイン領域１５の内
側の半導体基板１１の表面に絶縁膜６１を備えるように
したので、動作時のドレイン領域１５の寄生容量を低減
させることができる。

【００４８】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記各実施の形態に限定されるものでは
なく、種々変形可能である。例えば、上記各実施の形態
においてはゲート領域１７の内側にドレイン領域１５
が、外側にソース領域１４がそれぞれ配設されている
が、ゲート領域１７の内側にソース領域１４が、外側に
ドレイン領域１５が配設されていてもよい。この場合に
は、それに応じてソース取り出し層２１およびドレイン
取り出し層２３、並びにソース電極２２およびドレイン
電極２４についてもそれぞれ適当な位置に配設される。

【００４９】また、上記各実施の形態においては、ゲー
ト取り出し層１８、ソース取り出し層２１、ドレイン取
り出し層２３、エミッタ取り出し層３５およびベース取
り出し層３７をｐ型の多結晶シリコンにより構成するよ
うにしたが、これらは不純物の拡散源となるものであれ
ば、他の半導体により構成するようにしてもよい。

【００５０】

【発明の効果】以上説明したように請求項１ないし請求
項４のいずれか１項に記載の半導体装置あるいは請求項
５ないし請求項８のいずれか１項に記載の半導体装置の
製造方法によれば、絶縁膜に形成する開口部（第１の開
口部）を環状とすると共に、導電体層に形成される第１
の導電体層と第２の導電体層との間の分離領域（第２の
開口部）を、絶縁膜に形成された開口部（第１の開口
部）に対応する領域の内側の領域に環状に形成するよう
にしたので、第２の開口部を形成する領域においては導
電体層は平坦面となっている。よって、製造プロセスに
おいて、第２の開口部を多結晶シリコンなどのエッチン
グ残りが生ずることがないように形成することができ、
特性不良の発生を防止することができ、製造歩留りが向
上すると共に素子の高性能化を図ることができるという
効果を奏する。

【００５１】特に、請求項８記載の半導体装置の製造方
法によれば、接合型電界効果トランジスタと縦型バイポ
ーラトランジスタとを同一基板上に形成するようにした
ので、高い歩留まりを有する接合型電界効果トランジス
タと縦型バイポーラトランジスタとを同時に製造するこ
とができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るｐチャネルＪ
ＦＥＴの構造を表す断面図および要部の平面図である。

【図２】本発明の第１の実施の形態に係るｐチャネルＪ
ＦＥＴを備えた半導体装置の構造を表す断面図である。

【図３】図２に示した半導体装置の製造方法における一
工程を表す断面図である。

【図４】図３に続く工程を表す断面図である。

【図５】図４に続く工程を表す断面図である。

【図６】図５に続く工程を表す断面図および上面図であ
る。

【図７】図６に続く工程を表す断面図である。

【図８】図７に続く工程を表す断面図である。

【図９】図８に続く工程を表す断面図である。

【図１０】図９に続く工程を表す断面図である。

【図１１】本発明の第２の実施の形態に係るｐチャネル
ＪＦＥＴの構造を表す断面図である。

【図１２】本発明の第３の実施の形態に係るｐチャネル
ＪＦＥＴの構造を表す断面図である。

【図１３】従来のｐチャネルＪＦＥＴを備えた半導体装
置の構造を表す断面図である。

【図１４】図１３に示した半導体装置の製造方法におけ
る一工程を表す断面図および要部の平面図である。

【符号の説明】

１１…半導体基板、１２…半導体層、１４…ソース領域
（第２の不純物領域）、１５…ドレイン領域（第１の不
純物領域）、１７…ゲート領域（第３の不純物領域）、
１８…ゲート取り出し層（第３の導電体層）、２０…絶
縁膜、２０ａ…開口（第１の開口部）、２１…ソース取
り出し層（第２の導電体層）、２３…ドレイン取り出し
層（第１の導電体層）、４２…ｐ⁺ 多結晶シリコン層
（導電体層）４４ａ…開口（第２の開口部）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/80 Ｃ 21/337 29/808 Ｆターム(参考） 5F003 AP03 BA24 BA25 BA93 BA97 BH06 BH07 BJ16 BM01 BP93 BS06 BS08 BZ03 5F048 AA07 BA01 CA03 CA07 CA14 DB04 DB05 DB09 5F082 AA40 BA04 BA07 BC08 EA04 EA15 GA02 GA03 5F102 GA12 GB01 GC01 GD04 GJ03 GL03 GS04 HA11 HC05 HC16 HC18

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この半導体基板の表面に形成されると共に、環状の開口
   部を有する絶縁膜と、 この絶縁膜の前記開口部に囲まれた領域を覆うと共に、
   その周縁部が前記半導体基板の表面に接触してなる第１
   の導電体層と、 前記絶縁膜の少なくとも前記開口部の周囲近傍領域を覆
   うように環状に形成されると共に、内側の周縁部が前記
   半導体基板の表面に接触してなる環状の第２の導電体層
   と、 前記環状の開口部内の領域において前記半導体基板の表
   面に接触してなる環状の第３の導電体層と、 前記半導体基板内に形成されると共に、前記第１の導電
   体層に電気的に接続された環状の第１の不純物領域と、 前記半導体基板内の前記第１の不純物領域と離間した位
   置に形成されると共に、前記第２の導電体層に電気的に
   接続された環状の第２の不純物領域と、 前記半導体基板内の前記第１の不純物領域と第２の不純
   物領域との間に形成されると共に、前記第３の導電体層
   に電気的に接続された環状の第３の不純物領域とを備え
   たことを特徴とする半導体装置。
2. 【請求項２】 前記半導体基板が単結晶シリコン基板で
   あると共に、前記第１の導電体層および第２の導電体層
   が第１導電型の不純物を含む多結晶シリコン層、前記第
   ３の導電体層が第２導電型の不純物を含む多結晶シリコ
   ン層によりそれぞれ形成され、前記第１の不純物領域、
   第２の不純物領域および第３の不純物領域が前記第１の
   導電体層、第２の導電体層および第３の導電体層をそれ
   ぞれ拡散源とした不純物拡散により形成されたものであ
   ることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記第１の不純物領域が接合型電界効果
   トランジスタのソースおよびドレインのうちのいずれか
   一方、前記第２の不純物領域がソースおよびドレインの
   うちのいずれか他方、前記第３の不純物領域がゲートを
   それぞれ構成していることを特徴とする請求項２記載の
   半導体装置。
4. 【請求項４】 前記半導体基板上に、更に、縦型バイポ
   ーラトランジスタを備えたことを特徴とする請求項３記
   載の半導体装置。
5. 【請求項５】 半導体基板の表面に、環状の第１の開口
   部を有する絶縁膜を形成する工程と、 前記絶縁膜の上に前記開口部全体を覆うように導電体層
   を形成する工程と、 前記導電体層の前記絶縁膜の第１の開口部に対応する領
   域の内側の領域に、環状の第２の開口部を形成し、前記
   導電体層を第１の導電体層および第２の導電体層に分離
   すると共に前記半導体基板の表面を露出させる工程と、 前記半導体基板の露出された領域に接触するように環状
   の第３の導電体層を形成する工程と、 前記半導体基板内に、前記第１の導電体層に電気的に接
   続された環状の第１の不純物領域を形成する工程と、 前記半導体基板内の前記第１の不純物領域と離間した位
   置に、前記第２の導電体層に電気的に接続された環状の
   第２の不純物領域を形成する工程と、 前記半導体基板内の前記第１の不純物領域と前記第２の
   不純物領域との間に、前記第３の導電体層に電気的に接
   続された環状の第３の不純物領域を形成する工程とを含
   むことを特徴とする半導体装置の製造方法。
6. 【請求項６】 前記半導体基板を単結晶シリコン基板と
   すると共に、前記第１の導電体層および第２の導電体層
   を第１導電型の不純物を含む多結晶シリコン層、前記第
   ３の導電体層を第２導電型の不純物を含む多結晶シリコ
   ン層によりそれぞれ形成し、前記第１の不純物領域、第
   ２の不純物領域および第３の不純物領域を、多結晶シリ
   コン層をそれぞれ拡散源とした不純物拡散により形成す
   ることを特徴とする請求項５記載の半導体装置の製造方
   法。
7. 【請求項７】 前記第１の不純物領域が接合型電界効果
   トランジスタのソースおよびドレインのうちのいずれか
   一方、前記第２の不純物領域がソースおよびドレインの
   うちのいずれか他方、前記第３の不純物領域がゲートで
   あることを特徴とする請求項６記載の半導体装置の製造
   方法。
8. 【請求項８】 更に、縦型バイポーラトランジスタを同
   時に形成する工程を含み、 前記縦型バイポーラトランジスタのベースを前記接合型
   電界効果トランジスタのソースおよびドレインと同時に
   形成し、エミッタを前記接合型電界効果トランジスタの
   ゲートと同時に形成することを特徴とする請求項７記載
   の半導体装置の製造方法。