JP3141237B2 - 半導体装置の製法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置特に高性能バイポーラトランジ
スタの製法に関する。

〔発明の概要〕

本発明は、高性能バイポーラトランジスタの製法にお
いて、フィールド絶縁層で仕切られた外側に第１導電形
のコレクタ取出し領域が形成され、内側に第２導電形の
半導体領域が形成された基体表面にコレクタ取出し領域
及び半導体領域のエミッタ形成部に対応する位置に開口
を有する絶縁膜を形成し、その上に第１導電形不純物含
有の半導体膜を形成し、この半導体膜を、エミッタ形成
部からコレクタ取出し領域に亘る範囲を残すようにパタ
ーニングし、次いで、全面に形成した絶縁膜と共に半導
体膜を絶縁膜上で分離するようにパターニングしてエミ
ッタ取出し電極及びコレクタ取出し電極を形成するよう
になすことによって、表面平坦度を改善し、高信頼性
化，高歩留化を図るようにしたものである。

また、本発明は、高性能バイポーラトランジスタの製
法において、フィールド絶縁層で仕切られた外側に第１
導電形のコレクタ取出し領域が形成され、内側に第２導
電形の半導体領域が形成された基体表面に、コレクタ取
出し領域及び半導体領域のエミッタ形成部に対応する位
置に開口を有する絶縁膜を形成し、その上に第１導電形
不純物含有の半導体膜を形成し、この半導体膜をフィー
ルド絶縁膜上で分離するようにパターニングしてコレク
タ取出し電極を形成し、さらに全面に形成した絶縁膜と
共に半導体膜をフィールド絶縁層上に一部残るようにパ
ターニングしてエミッタ取出し電極を形成するようにな
すことによって、表面平坦度を改善し、高信頼性化，高
歩留化を図るようにしたものである。

〔従来の技術〕

従来、バイポーラトランジスタにおいて、ベース取出
し電極及びエミッタ取出し電極を多結晶シリコン膜で形
成し、エミッタ取出し用の多結晶シリコン膜からの不純
物拡散でセルファライン的にベース領域及びエミッタ領
域を形成して成る超高速バイポーラトランジスタが提案
されている。

第８図は、この超高速バイポーラトランジスタの製法
例を示す。第８図Ａに示すように第１導電形例えばｐ形
のシリコン基板（１）の一主面に第２導電形即ちｎ形の
コレクタ埋込み領域（２）及びｐ形チャンネルストップ
領域（３）を形成した後、ｎ形のエピタキシャル層
（４）を成長する。爾後コレクタ取出し領域となるべき
領域及びベース領域、エミッタ領域を形成すべき領域
（4A）を除いて選択酸化によるフィールド絶縁層（６）
を形成した後、コレクタ埋込み領域（２）に達する高濃
度のｎ形コレクタ取出し領域（５）を形成する。次いで
全面に薄い絶縁膜例えばSiO₂膜（７）を形成し、領域
（4A）に対応する部分を開口した後、CVD（化学気相成
長）法によりベース取出し電極となる第１の多結晶シリ
コン膜（８）を形成し、この多結晶シリコン膜（８）に
ｐ形不純物のボロンをドープする。しかる後ベース取出
し電極の外形形状に対応するパターンの第１のレジスト
マスク（９）を介してp⁺多結晶シリコン膜（８）をパタ
ーニングする。

次に、第８図Ｂに示すようにパターニングしたp⁺多結
晶シリコン膜（８）を含む全面にCVD法によりSiO₂膜（1
0）を被着形成した後、第２のレジストマスク（11）を
形成する。そして、このレジストマスク（11）を介して
真性ベース領域及びエミッタ領域を形成すべき活性部に
対応する部分のSiO₂膜（10）及びp⁺多結晶シリコン膜
（８）を選択的にエッチング除去し、開口（13）を形成
すると共に、p⁺多結晶シリコン膜（８）からなるベース
取出し電極（12）を形成する。

次に、第８図Ｃに示すように、この開口（13）を通じ
てｐ形不純物のボロンをイオン注入し、領域（4A）の面
に爾後形成する外部ベース領域と真性ベース領域とを接
続するためのリンクベース領域（14）を形成する。次い
でSiO₂膜をCVD法により被着形成した後、900℃程度の熱
処理でCVD SiO₂膜をデンシファイ（緻密化）する。こ
のときの熱処理でp⁺多結晶シリコン膜のベース取出し電
極（12）からのボロン拡散で一部外部ベース領域（16）
が形成される。その後、エッチバックして開口（13）に
臨むベース取出し電極（12）の内壁にSiO₂によるサイド
ウォール（15）を形成する。

次に、第８図Ｄに示すようにサイドウォール（15）で
規制された開口（17）に最終的にエミッタ取出し電極と
なる第２の多結晶シリコン膜（18）をCVD法により形成
し、多結晶シリコン膜（18）にｐ形不純物（例えばＢ又
はBF₂）をイオン注入しアニールして活性部にｐ形真性
ベース領域（19）を形成し、続いてｎ形不純物（例えば
ヒ素）をイオン注入しアニールしてｎ形エミッタ領域
（20）を形成する。或は多結晶シリコン膜（18）にｐ形
不純物及びｎ形不純物をイオン注入した後、同時にアニ
ールしてｐ形真性ベース領域（19）及びｎ形エミッタ領
域（20）を形成する。このベース及びエミッタ形成時の
アニール処理で同時にp⁺多結晶シリコンのベース取出し
電極（12）からのボロン拡散で最終的に外部ベース領域
（16）が形成される。なお、真性ベース領域（19）はリ
ンクベース領域（14）より不純物濃度は大きい。しかる
後、コンタクトホールを形成し、メタル（例えばAl）に
よるベース電極（21）、コレクタ電極（22）及びエミッ
タ電極（23）を形成する。この様にして超高速npnバイ
ポーラトランジスタ（24）が構成される。

〔発明が解決しようとする課題〕

ところで、半導体集積回路においては、上述した超高
速npnバイポーラトランジスタ（24）の製法を利用して
第９図に示すような高性能pnpバイポーラトランジスタ
を実現することが可能である。即ち、第９図Ａに示すよ
うにｐ形のシリコン基板（１）の一主面にｐ形チャンネ
ルストップ領域（３）を形成した後、ｎ形のエピタキシ
ャル層（４）を成長する。コレクタ取出し領域、ベース
領域及びエミッタ領域を形成すべき領域（4B）を除いて
選択酸化によるフィールド絶縁層（６）を形成する。次
いで全面に薄い絶縁膜即ちSiO₂膜（７）を形成した後、
領域（4B）上を被覆するようにレジストマスク（33）を
形成してｐ形不純物のボロンをイオン注入してｐ形コレ
クタ取出し領域（32）を形成する。このｐ形コレクタ取
出し領域（32）はnpnバイポーラトランジスタ側の基板
電位取出し領域と同時に形成する。

次に、第９図Ｂに示すように、領域（4B）のエミッタ
形成部及びコレクタ取出し領域（32）に対応する部分の
SiO₂膜（７）を開口した後、CVD法により第１の多結晶
シリコン膜（８）を形成し、この多結晶シリコン膜
（８）にｐ形不純物のボロンをドープする。そして、領
域（4B）とコレクタ取出し領域（32）に対応する部分の
p⁺多結晶シリコン膜（８）上に夫々選択的にレジストマ
スク（34）を形成する。

次に、第９図Ｃに示すように、このレジストマスク
（34）を介してフィールド絶縁層（６）の位置で分離す
るようにp⁺多結晶シリコン膜（８）をパターニングして
コレクタ取出し領域（32）及びエミッタ形成部及びベー
ス取出し領域形成部を含む領域上にp⁺多結晶シリコン膜
（８）を残す。コレクタ取出し領域（32）上のp⁺多結晶
シリコン膜はコレクタ取出し電極（35）となる。しかる
後、全面にCVD法によるSiO₂膜（10）を被着形成した
後、ベース取出し領域に対応する部分に開口を有するレ
ジストマスク（11）を形成する。

次に、第９図Ｄに示すようにレジストマスク（11）を
介してRIE（反応性イオンエッチング）で選択エッチン
グしてベース取出し領域形成部が臨む窓孔を形成する。
このとき、p⁺多結晶シリコン膜（８）も一部選択除去さ
れ、最終的なエミッタ取出し電極（36）が形成される。

しかる後、CVD法によるSiO₂膜（37）を被着し（第10
図Ｃ参照）アニールした後、RIE法によりサイドウォー
ル（15）を形成し、次いで、第２の多結晶シリコン膜
（18）を被着形成する。そして、npnトランジスタのエ
ミッタ形成と同時に第２の多結晶シリコン膜即ちn⁺多結
晶シリコン膜（18）からの不純物拡散でn⁺ベース取出し
領域（38）を形成する。またp⁺多結晶シリコンのエミッ
タ取出し電極（36）からの不純物拡散でｐ形エミッタ領
域（39）が形成される。

次に、n⁺多結晶シリコン膜（18）をパターニングし
て、ベース取出し電極（40）を形成し（第８図Ｄのnpn
トランジスタのエミッタ取出し電極（18）と同時形
成）、しかる後、コンタクトホールを形成しメタル（例
えばAl）によりエミッタ電極（41）、ベース電極（42）
及びコレクタ電極（43）を形成する。この様にしてnpn
バイポーラトランジスタ（24）と共に、高性能pnpトラ
ンジスタ（44）が構成される。

しかし乍ら、上述の第９図Ｃから第９図Ｄにかけての
工程において、段差部（46）が生ずる。即ち第10図の拡
大図で示すように、p⁺多結晶シリコン膜（８）をパター
ニングし、レジストマスク（11）を形成した後（第10図
Ａ（第９図Ｃと同じ工程））、ベース取出し領域形成部
を露出させるためにRIE法によって、まずSiO₂膜（10）
を選択エッチングし、続いて多結晶シリコン膜（８）を
選択エッチングすると（通常このエッチングはオーバエ
ッチングぎみに行われる）、第10図Ｂに示すようにフィ
ールド絶縁層（６）の一部がエッチングされて凹部（4
7）が形成されると共に、SiO₂膜（10）によるサイドウ
ォール（10a）と多結晶シリコン膜（８）によるサイド
ウォール（8a）が形成される。さらに第10図Ｃに示すよ
うにSiO₂膜（37）を形成し、前記第９図Ｄのサイドウォ
ール（15）を形成するためにSiO₂膜（37）に対してRIE
を施すと、第10図Ｄに示すようにサイドウォール（10
a）及び（8a）の外側にさらにSiO₂膜（37）のサイドウ
ォール（37a）が重なり、結果としてSiO₂膜及び多結晶
シリコンの残渣（48）及びフィールド絶縁層（６）の一
部凹部（47）等によって段差部（46）が形成される。従
って、その後のAl工程でAlがこの段差部（46）に残り、
電極間のショートを起したり或はAl,残渣（48）等が剥
離してダストの原因となる等信頼性が低下し、製造歩留
りに悪影響を与える可能性があった。

本発明は、上述の点に鑑み、高信頼性をもって歩留り
良く製造できるようにした半導体装置、即ち高性能バイ
ポーラトランジスタの製法を提供するものである。

〔課題を解決するための手段〕

本発明に係る半導体装置の製法は、フィールド絶縁層
（６）で仕切られた外側に第１導電形のコレクタ取出し
領域（32）が形成され、内側に第２導電形の半導体領域
（4B）が形成された基体表面に、コレクタ取出し領域
（32）及び半導体領域（4B）のエミッタ形成部に対応す
る位置に開口（54）及び（53）を有する第１の絶縁膜
（７）を形成する工程、開口（54）（53）及び絶縁膜
（７）上の全面に第１導電形不純物含有の半導体膜
（８）を形成する工程、第１導電形不純物含有の半導体
膜（８）を、エミッタ形成部からコレクタ取出し領域に
亘る範囲を残すようにパターニングする工程、半導体膜
（８）を含む全面に第２の絶縁膜（10）を形成する工
程、第２の絶縁膜（10）と共に第１導電形不純物含有の
半導体膜（８）を、第１の絶縁膜（７）上で分離するよ
うにパターニングしてエミッタ取出し電極（36）及びコ
レクタ取出し電極（35）を形成する工程を有するもので
ある。

本発明に係る他の半導体装置の製法は、フィールド絶
縁層（６）で仕切られた外側に第１導電形のコレクタ取
出し領域（32）が形成され、内側に第２導電形の半導体
領域（4B）が形成された基体表面に、コレクタ取出し領
域（32）及び半導体領域（32）のエミッタ形成部に対応
する位置に開口（54）（53）を有する絶縁膜（７）を形
成する工程、開口（54）（53）及び絶縁膜（７）上の全
面に第１導電形不純物含有の半導体膜（８）を形成する
工程、第１導電形不純物含有の半導体膜（８）を、フィ
ールド絶縁層（６）上で分離するようにパターニングし
てコレクタ取出し電極（35）を形成する工程、半導体膜
（８）を含む全面に第２の絶縁膜（10）を形成する工
程、第２の絶縁膜（10）と共に第１導電形不純物含有の
半導体膜（８）を、フィールド絶縁層（６）上に一部
（8x）残るようにパターニングしてエミッタ取出し電極
（36）を形成する工程を有するものである。

〔作用〕

上述の第１の発明においては、開口（54）（53）及び
絶縁膜（７）上の全面に形成した第１導電形不純物含有
の半導体膜（８）を、先ずエミッタ形成部からコレクタ
取出し領域（32）に亘る範囲が残るようにパターニング
するので、半導体膜（８）と下地の第１の絶縁膜（７）
との選択比で半導体膜（８）のみエッチング除去され
る。しかる後、第２の絶縁膜（10）を被着して再び第２
の絶縁膜（10）と共に半導体膜（８）を、絶縁膜（７）
上で分離されるようにパターニングして半導体膜（８）
によるエミッタ取出し電極（36）及びコレクタ取出し電
極（35）を形成するので、エミッタ取出し電極（36）及
びコレクタ取出し電極（35）間のフィールド絶縁層
（６）を含む表面は段差のない平坦な面となる。即ち、
第10図Ｄで示した如き、フィールド絶縁層（６）の凹部
（47）或は残渣（48）は生ぜず全体として表面の段差が
低減される。従って、以後、ベース取出し領域（38）を
形成し、メタル電極（61）（62）（63）を形成した際に
も上記エミッタ取出し電極（36）及びコレクタ取出し電
極（35）間上に電極間短絡の原因となるメタル残り、或
はメタル、残渣の剥離等がなくなり、高性能半導体装置
を歩留り良く製造することができる。

上述の第２の発明においては、開口（54）（53）及び
第１の絶縁膜（７）上の全面に形成した第１導電形不純
物含有の半導体膜（８）を、フィールド絶縁層（６）上
で分離するようにパターニングしてコレクタ取出し電極
（35）を形成した後、第２の絶縁膜（10）を被着して第
２の絶縁膜（10）と共に半導体膜（８）を、フィールド
絶縁層（６）上に一部（8x）残るようにパターニングし
てエミッタ取出し電極（36）を形成するので、第10図Ｄ
に示した如きフィールド絶縁層（６）の一部に凹部（4
7）が形成されたり、或は残渣（48）が生ずることがな
い。

従って、以後ベース取出し領域（38）を形成し、メタ
ル電極（61）（62）（63）を形成した際にも短絡の原因
となるようなメタル残り、或はメタル、残渣の剥離等も
なく、高性能半導体装置を歩留り良く製造することがで
きる。

〔実施例〕

以下、図面を用いて本発明の実施例を説明する。

第１図は本発明の一例を示すもので、高性能pnpバイ
ポーラトランジスタと超高速npnバイポーラトランジス
タを有する半導体集積回路の製造に適用した場合であ
る。

同図中、第８図及び第９図と対応する部分には同一符
号を付して重複説明を省略する。

本例においては、第１図Ａに示すように、ｐ形のシリ
コン基板（１）上に各pnpバイポーラトランジスタ形成
部（1B）、npnバイポーラトラジスタ形成部（1A）及び
基板電位取出し電極形成部（1C）に対応して夫々ｐ形チ
ャンネルストップ領域（３）,n形コレクタ埋込み領域
（２），選択酸化によるフィールド絶縁層（６）にて区
分されたエピタキシャル層によるｎ形領域（4A）（npn
トランジスタ用）、ｎ形コレクタ取出し領域（５）、エ
ピタキシャル層によるｎ形領域（4B）（pnpトランジス
タ用）、ｐ形コレクタ取出し領域（32）、ｐ形の基板電
位取出し領域（51）が形成され、表面全面には絶縁膜例
えば薄いSiO₂膜（７）が被着形成される。ｐ形コレクタ
取出し領域（32）はレジストマスク（50）を介して基板
電位取出し領域（51）と同時に薄いSiO₂膜（７）上より
の例えばボロン（B⁺）のイオン注入により形成される。
ｎ形コレクタ取出し領域（５）も薄いSiO₂膜（７）上よ
りの例えばヒ素（As⁺）のイオン注入により形成され
る。

次に、第１図Ｂに示すように薄いSiO₂膜（７）に対し
て形成部（1A）におけるｎ形領域（4A）、形成部（1B）
におけるｎ形領域（4B）のエミッタ形成部及びｐ形コレ
クタ取出し領域、形成部（1C）におけるｐ形基板電位取
出し領域（51）に対応した部分に開口（52），（53），
（54），（55）を形成した後、全面に第１の多結晶シリ
コン膜（８）をCVD法により形成し、この多結晶シリコ
ン膜（８）にｐ形不純物のボロンをイオン注入する。

次に、第１図Ｃに示すように、レジストマスク（９）
を介して形成部（1B）において、p⁺多結晶シリコン膜
（８）をエミッタ形成部からｐ形コレクタ取出し領域に
亘る範囲に残すようにパターニングする。同時に形成部
（1A）において、レジストマスクを介してp⁺多結晶シリ
コン膜（８）をベース取出し電極の外形形状にパターニ
ングする。

次に、第１図Ｄに示すようにp⁺多結晶シリコン膜
（８）を含む全面にCVD法によりSiO₂膜（10）を被着形
成した後、所定パターンのレジストマスク（11）を形成
する。

次に、第１図Ｅに示すように形成部（1B）においてレ
ジストマスク（11）を介してSiO₂膜（10）及びp⁺多結晶
シリコン膜（８）をコレクタ取出し領域（32）及びｎ形
領域（4B）間の絶縁膜（７）上で分離するように例えば
RIE法で選択的にエッチングしてp⁺多結晶シリコン膜
（８）によるエミッタ取出し電極（36）及びコレクタ取
出し電極（35）を形成する。この場合、p⁺多結晶シリコ
ン膜（８）はフィールド絶縁層（６）の一部からベース
取出し領域形成部に至る部分がエッチング除去される。
同時に、形成部（1A）においてはこのレジストマスク
（11）を介して真性ベース領域及びエミッタ領域を形成
すべき活性部に対応する部分のSiO₂膜（10）及びp⁺多結
晶シリコン膜（８）をRIE法で選択的にエッチング除去
し開口（13）を形成すると共にp⁺多結晶シリコンによる
ベース取出し電極（60）を形成する。さらに形成部（1
C）においてはp⁺多結晶シリコンによる取出し電極（6
5）を形成する。RIEはオーバエッチングぎみに行われ
る。ここで、形成部（1B）においては、SiO₂膜（10）及
びp⁺多結晶シリコン膜（８）の選択エッチングに際して
p⁺多結晶シリコン膜（８）がｎ形領域（4B）及びｐ形コ
レクタ取出し領域（32）間の絶縁膜（７）上の全体に形
成されるために、下地の絶縁膜（７）特にフィールド絶
縁層（６）の一部が従来のようなエッチング除去される
ことなく絶縁膜（７）全体は平坦に保たれる。

次いで、形成部（1B）側をレジストマスク（56）で被
覆し、形成部（1A）側において、開口（13）を通じてｐ
形不純物のボロン（B⁺）をイオン注入しｐ形のリンクベ
ース領域（14）を形成する。

次に、第１図Ｆに示すようにSiO₂膜をCVD法により被
着形成し、熱処理してデンシファイし、エッチバックし
て形成部（1B）及び（1A）においてp⁺多結晶シリコン膜
の露出した側面にSiO₂によるサイドウォール（15）を形
成する。デンシファイの熱処理でp⁺多結晶シリコン膜
（８）からのボロン拡散で形成部（1B）では一部エミッ
タ領域（39）が形成され、形成部（1A）では一部外部ベ
ース領域（16）が形成される。そして、ライトエッチン
グによってセルフアライン的に薄いSiO₂膜（７）を選択
的にエッチング除去して形成部（1B）側においてベース
取出し領域形成部を臨ましめる。また形成部（1A）側に
おいてエミッタ形成部を臨ましめる。

そして、全面に第２の多結晶シリコン膜（18）をCVD
法により形成し、形成部（1B）側をレジストマスク（5
7）で被覆した状態で第２の多結晶シリコン膜（18）に
ｐ形不純物の例えばボロン（B⁺）をイオン注入しアニー
ルして活性部にｐ形真性ベース領域（19）を形成する。

次に、第１図Ｇに示すように、第２の多結晶シリコン
膜（19）にｎ形不純物の例えばヒ素（As⁺）をイオン注
入してアニールし、形成部（1B）においてｎ形ベース取
出し領域（38）を形成し、形成部（1A）においてｎ形エ
ミッタ領域（20）を形成する。

次に、第１図Ｈに示すように、レジストマスク（58）
を介してn⁺多結晶シリコン膜（19）をパターニングして
形成部（1B）においてn⁺多結晶シリコンによるベース取
出し電極（40）を形成し、形成部（1A）においてn⁺多結
晶シリコンによるエミッタ取出し電極（59）を形成す
る。

次いで、コンタクトホールを形成し、形成部（1B）に
おいてメタル（例えばAl）によるエミッタ電極（61）、
ベース電極（62）、コレクタ電極（63）を形成し、形成
部（1A）においてメタルによるエミッタ電極（23）、ベ
ース電極（21）、コレクタ電極（24）を形成し、形成部
（1C）においてメタルによる基板電位取出し電極（64）
を形成する。

このようにして、第Ｉ図Ｉに示すように高性能pnpバ
イポーラトランジスタ（67）及び超高速npnバイポーラ
トランジスタ（24）を有する半導体集積回路（68）を得
る。

この製法によれば、特に高性能pnpバイポーラトラン
ジスタ（67）においては、第１図Ｃの工程で多結晶シリ
コン膜（８）をエミッタ形成部からコレクタ取出し領域
（32）に亘る範囲が残るようにパターニングすることに
より、次の第１図Ｄの工程でベース取出し領域形成部上
のSiO₂膜（７）及び多結晶シリコン膜（８）のRIEでオ
ーバエッチングぎみの選択エッチングでフィールド絶縁
層（６）に段差が形成されることなくエッチングされ、
平坦性が保たれる。また、前記第10図Ｄのようにエミッ
タ形成部及びコレクタ取出し領域間に残渣（48）が形成
されることがない。これによって、この領域での平坦性
がよくなり、全体として表面の段差を低減することがて
きる。したがってメタル電極形成時の電極間短絡の原因
となるメタル残りはなく、またメタル、残渣の剥離によ
るダスト発生もないので、上記半導体集積回路（68）を
高信頼性をもって、歩留り良く製造することができる。

第２図は、本発明の他の例を示すもので、同図中、第
１図と対応する部分には同一符号を付して重複説明を省
略する。

本例においては、第２図Ａ及びＢの工程（前述の第１
図Ａ及びＢと同じ工程）を経て後、第２図Ｃに示すよう
に、レジストマスク（９）を介して形成部（1B）におい
てp⁺多結晶シリコン膜（８）をフィールド絶縁層（６）
上で分離するようにパターニングする。このとき、エミ
ッタ形成部側より延長するp⁺多結晶シリコン膜（８）が
フィールド絶縁層（６）と重なる部分が長くなるように
パターニングする。このパターニングでｐ形コレクタ取
出し領域（32）上でp⁺多結晶シリコン膜（８）によるコ
レクタ取出し電極（35）が形成される。同時に形成部
（1A）では第１図Ｃの場合と同様にレジストマスク
（９）を介してp⁺多結晶シリコン膜（８）がベース取出
し電極の外形形状にパターニングされる。

次に、第２図Ｄに示すように、p⁺多結晶シリコン膜
（８）を含む全面にCVD法によりSiO₂膜（10）を被着形
成した後、形成部（1B）においてコレクタ取出し電極
（35）上及びこのコレクタ取出し電極（35）と分離され
たp⁺多結晶シリコン膜（８）の端部上を覆い、且つベー
ス取出し領域形成部上を除いてエミッタ取出し電極に対
応する部分上を覆うようなパターンにしたレジストマス
ク（11）を形成する。

次に、第２図Ｅに示すように、このレジストマスク
（11）を介してSiO₂膜（10）、p⁺多結晶シリコン膜
（８）及び下地の薄いSiO₂膜（７）をRIEで選択的にエ
ッチング除去し、ベース取出し領域形成部を臨ましめる
と共に、p⁺多結晶シリコン膜によるエミッタ取出し電極
（36）を形成する。この選択エッチングでエミッタ取出
し電極（36）とコレクタ取出し電極（35）間のフィール
ド絶縁層（６）上に一部独立するようにp⁺多結晶シリコ
ン膜（8x）が残る。

同図に、形成部（1A）では第１図Ｅと同様にレジスト
マスク（11）を介して活性部に対応する部分のSiO₂膜
（10）及びp⁺多結晶シリコン膜（８）が選択的にエッチ
ング除去され、開口（13）が形成される。ここで、形成
部（1B）ではフィールド絶縁層（６）上に独立して一部
のp⁺多結晶シリコン膜（8x）が残るようにパターニング
されるので、フィールド絶縁層（６）が局部的にエッチ
ングされることがなく、且つp⁺多結晶シリコン膜,SiO₂
膜による残渣も発生しない。

第２図Ｅでは、レジストマスク（56）を用い形成部
（1A）側の開口（13）を通じてｐ形不純物のボロン
（B⁺）がイオン注入され、ｐ形のリンクベース領域（1
4）が形成される。

以後は第２図Ｆ〜Ｉで示すように、前述の第１図Ｆ〜
Ｉと同じ工程を経て目的の高性能pnpバイポーラトラン
ジスタ（69）と超高速npnバイポーラトランジスタ（2
4）を有する半導体集積回路（70）を得る。

この製法によれば、特に高性能pnpバイポーラトラン
ジスタ（69）において、第２図Ｃ及びＤで示すようにp⁺
多結晶シリコン膜（８）に対する１回目のパターニング
ではフィールド絶縁層（６）と重なる部分が長くなるよ
うにパターニングし、次に２回目のパターニングではフ
ィールド絶縁層（６）上に一部独立してp⁺多結晶シリコ
ン膜（8x）が残るようにパターニングすることにより、
表面段差が緩和される。同時に第10図Ｄで示したような
エミッタ形成部及びコレクタ取出し領域間に多結晶シリ
コン膜及びSiO₂膜による残渣（48）を形成されない。従
って、その後のメタル電極の形成に際して電極間短絡の
原因となるメタル残り、或はメタル、残渣の剥離等は生
ぜず、この種半導体集積回路（70）を高い信頼性をもっ
て、歩留り良く製造することができる。

次に、選択酸化によるフィールド絶縁層で素子間分離
（所謂LOCOSアイソレーション）するバイポーラトラン
ジスタにおいて、エミッタ領域直下のコレクタ領域を高
い濃度領域とし、他のコレクタ領域をそれより低い濃度
領域とした所謂ペデスタル構造を採用すると高性能のバ
イポーラトランジスタが実現できる。即ち、例えば前述
のnpnバイポーラトランジスタに例をとると、第４図に
示すように、エミッタ領域（20）直下のみ10¹⁷cm^-3オー
ダのｎ形領域（81）とし、他のｎ形領域（82）を10¹⁵cm
^-3オーダの低濃度となるようにコレクタ領域（83）を構
成することによって、コレクタ接合容量C_jcが低減で
き、しかもベース領域（19）のカーク効果が抑えられて
高速、低消費電力のバイポーラトランジスタが実現す
る。同図中、（１）はｐ形シリコン基板、（６）は選択
酸化によるフィールド絶縁層、（２）はコレクタ埋込み
領域、（５）はコレクタ取出し領域、（16）は外部ベー
ス領域、（31）はチャンネルストップ領域である。

然し乍ら、第４図に示すようにペデスタル構造を所謂
LOCOSアイソレーションで実現しようとすると、コレク
タ接合容量C_jcの低減のためにｎ形領域（82）を構成す
るn^-エピタキシャル層の厚みが厚くなり、フィールド絶
縁層（６）の底辺とコレクタ埋込み領域（２）の間に隙
間（84）が生じ、p⁺外部ベース領域（16）とｐ形基板
（１）間（即ち寄生pnpトランジスタ）の耐圧BV_BSOが低
くなる。このため、ｎ領域（82）を構成するn^-エピタキ
シャル層の厚みに限度が生じペデスタル構造の効果を充
分に得られない。ここで、ペデスタル構造の考え方は、
エミッタ領域（20）直下以外の低濃度コレクタの領域
（82）を構成するｎ形エピタキシャル層を厚く且つ低濃
度にすることで空乏層をｎ形エピタキシャル層側に拡げ
てコレクタ接合容量C_jcを小さくし、またエミッタ領域
（20）直下のみコレクタ領域（81）の濃度を高くするこ
とでC_jcの増加を抑えカーク効果を防止するというもの
である。

かかる点に鑑み、第３図は耐圧BV_BSOを改善してペデ
スタル構造を可能にした高性能バイポーラトランジスタ
の実施例を示す。なお、本例ではnpnバイポーラトラン
ジスタに適用した場合であり、同図において第４図と対
応する部分は同一符号を付して示す。

本例においては、ｐ形シリコン基板（１）上にコレク
タ埋込み領域（２）、ｐ形チャンネルストップ領域
（３）を介して例えば不純物濃度10¹⁵cm^-3オーダで比較
的厚いｎ形エピタキシャル層（４）を形成し、選択酸化
によるフィールド絶縁層（６）で分離してｎ形コレクタ
取出し領域（５）、ｐ形外部ベース領域（16）、ｐ形真
性ベース領域（19）、ｎ形エミッタ領域（20）を形成
し、またエミッタ領域（20）直下のエピタキシャル層
（４）内に例えば不純物濃度10¹⁷cm^-3オーダのｎ形領域
（81）を形成してエピタキシャル層による低濃度ｎ形領
域（82）と之より濃度の高いｎ形領域（81）でｎ形コレ
クタ領域（83）形成すると共に、さらに、ｎ形コレクタ
埋込み領域（２）の周辺とフィールド絶縁層（６）の底
辺との間に両者に接するようにｎ形高濃度領域（84）を
形成して構成する。

このｎ形高濃度領域（84）は次のような方法で形成す
ることができる。例えばアンチモン（Sb）のドープでコ
レクタ埋込み領域（２）を形成した後、コレクタ埋込み
領域（２）の周辺にヒ素（As）ドープ領域を形成し、そ
の後エピタキシャル層（４）を形成する。SbよりAsの方
がオートドーピング，拡散係数ともに大きいので、エピ
タキシャル層（４）の成長で自動的にｎ形高濃度領域
（84）が形成できる。

又は選択酸化によるフィールド絶縁層（６）を形成し
た後、高エネルギのイオン注入（例えばリンのイオン注
入）でｎ形高濃度領域（84）を形成することができる。

又はリセスLOCOSにおいてｐ形シリコン基板（１）を
選択エッチングした後、ｎ形高濃度領域を形成すべき含
分にｎ形不純物をイオン注入して置き、爾後選択酸化に
よるフィールド絶縁層（６）を形成することによって内
部にｎ形高濃度領域（84）を同時に形成することができ
る。

上述のnpnバイポーラトランジスタ（85）によれば、
ペデスタル構造を有することによってコレクタ接合容量
C_jcを小さくし、且つベース領域（19）のカーク効果を
小さくすることができると共に、フィールド絶縁層
（６）の底辺とコレクタ埋込み領域（２）間にｎ形高濃
度領域（84）が設けられることによって外部ベース領域
（16）とｐ形シリコン基板（１）との間の耐圧BV_BSOを
小さくすることができる。従って、高速低消費電力の高
性能バイポーラトランジスタを実現することができる。

尚、第３図の構成においてペデスタル構造を併用しな
ければ、即ちｎ形領域（81）を形成しなければ、よりコ
レクタ接合容量C_jcは低減し、低消費電力のバイポーラ
トランジスタとなる。従って、大電流で使う回路ではペ
デスタル構造のバイポーラトランジスタ（85）とし、低
電流で使う回路では第３図においてｎ形領域（81）の省
略された構造の（ペデスタル構造でない）バイポーラト
ランジスタとすることにより、より高性能のLSIが得ら
れる。

上記第３図で示したバイポーラトランジスタは、前述
の第１図の超高速バイポーラトランジスタ（24）及び通
常のバイポーラトランジスタに応用できる。

一方、LSI等において素子の集積密度を向上させるた
めに、素子間分離技術は、選択酸化（LOCOS）分離から
トレンチ（溝）分離へと移行している。現状のトレンチ
分離技術の主流は第６図に示すようにシリコン基板（9
1）に設けた溝（92）内に内壁酸化膜（93）を介して多
結晶シリコン（94）をいっぱいに埋込んだトレンチ（所
謂Poly Si−filled Trench）である。

しかしながら本技術の場合溝（92）内に埋込んだ多結
晶シリコン（94）の表面を酸化する工程で、その形成さ
れる酸化膜（95）のバーティカルバーズビーク（95a）
による応力で結晶欠陥（96）が発生し易い。そこで、第
７図に示すように多結晶シリコン（94）の表面を酸化せ
ずにCVDによるSiO₂（97）を再充填する方法があるが、
この場合でもその後の製造プロセスで例えばウエハを酸
化する工程において多結晶シリコン（94）の表面（94
a）が酸化させられるため体積膨張による応力がかか
り、前述の場合と同様に結晶欠陥発生の原因となり易
い。

第５図はこの点を改善した半導体装置の製法、即ちト
レンチ分離領域の形成法の実施例を示す。本例において
は、第５図Ａに示すようにシリコン基板（91）の一主面
に溝（92）を例えばRIEにより形成し、溝（92）の内壁
に酸化膜（SiO₂）（93）を形成した後、さらにCVD法に
より多結晶シリコン（94）を充填する。

次に、第５図Ｂに示すように、多結晶シリコン（94）
をエッチバックすると共に、溝（92）内の多結晶シリコ
ン（94）をエッチバック時に所要深さまで除去して凹部
（98）を形成する。

次に、第５図Ｃに示すように凹部（98）内を含んで耐
酸化性皮膜例えばSiN膜（99）と、SiO₂膜（100）を夫々
CVD法により被着形成し、しかる後、SiO₂膜（100）及び
SiN膜（99）をエッチバックして、第５図Ｄに示すよう
に溝（92）内に多結晶シリコン（94）が埋込まれると共
に、その上に耐酸化性のSiN膜（99）を介してSiO₂膜（1
00）が被覆されて成るトレンチ分離領域（111）を得
る。

かかるトレンチ分離領域（111）によれば、溝（92）
内に埋込まれた多結晶シリコン（94）の表面が耐酸化性
のSiN膜（99）で被覆されているので、その後の酸化プ
ロセスで多結晶シリコン（94）表面の酸化が防止され
る。従ってシリコン基板（91）に与える応力が低減し、
結晶欠陥の発生を抑制することができ、トランジスタ特
性を向上することができる。

〔発明の効果〕

第１の本発明よれば、高性能バイポーラトランジスタ
の製法において、フィールド絶縁層で仕切られた外側に
第１導電形のコレクタ取出し領域が形成され、内側に第
２導電形の半導体領域が形成された基板表面にコレクタ
取出し領域及びエミッタ形成部に対応する位置に開口を
有する絶縁膜を形成し、その上に第１導電形含有の半導
体膜を形成し、この半導体膜をエミッタ形成部からコレ
クタ取出し領域に亘る範囲を残すようにパターニング
し、次いで全面に形成した絶縁膜と共に半導体膜を絶縁
膜上で分離するようにパターニングして半導体膜による
エミッタ取出し電極及びコレクタ取出し電極を形成する
ようにしたことにより、表面平坦度を改善することがで
き、その後のメタル電極の形成においてもメタル残り、
剥離等がなく、信頼性の高い斯種高性能バイポーラトラ
ンジスタを歩留り良く製造することができる。

また、第２の本発明によれば、高性能バイポーラトラ
ンジスタの製造において、フィールド絶縁層で仕切られ
た外側に第１導電形のコレクタ取出し領域が形成され、
内側に第２導電形の半導体領域が形成された基体表面
に、コレクタ取出し領域及び半導体領域のエミッタ形成
部に対応する位置に開口を有する絶縁膜を形成し、その
上に第１導電形不純物含有の半導体膜を形成し、この半
導体膜をフィールド絶縁層上で分離するようにパターニ
ングしてコレクタ電極を形成し、さらに全面に形成した
絶縁膜と共に半導体膜をフィールド絶縁層上に一部残る
ようにパターニングしてエミッタ取出し電極を形成する
ようにしたことにより、表面平坦度を改善することがで
き、その後のメタル電極形成においてもメタル残り、剥
離等がなく、信頼性の高い斯種高性能バイポーラトラン
ジスタを歩留り良く製造することができる。

従って、特にベース取出し電極及びエミッタ取出し電
極を多結晶シリコン膜で形成し、エミッタ取出し用の多
結晶シリコン膜からの不純物拡散でセルフアライン的に
ベース領域及びエミッタ領域を形成してなる超高速バイ
ポーラトランジスタの製法を利用してこの超高速バイポ
ーラトランジスタとは反対導電型式の高性能バイポーラ
トランジスタを製造する場合に適用して好適ならしめる
ものである。

【図面の簡単な説明】

第１図Ａ〜Ｉは本発明に係る半導体集積回路の製法の一
例を示す製造工程図、第２図Ａ〜Ｉは本発明に係る半導
体集積回路の製法の他の例を示す製造工程図、第３図は
ペデスタル構造のバイポーラトランジスタの実施例を示
す断面図、第４図はペデスタル構造の比較例を示す断面
図、第５図Ａ〜Ｄはトレンチ分離領域の実施例を示す工
程図、第６図及び第７図は夫々トレンチ分離領域の比較
例を示す断面図、第８図Ａ〜Ｄは本発明の説明に供する
超高速npnバイポーラトランジスタの製法を示す工程
図、第９図Ａ〜Ｅは本発明の説明に供する高性能pnpバ
イポーラトランジスタの製法を示す工程図、第10図Ａ〜
Ｄは段差部を拡大した工程順の断面図である。 （１）はｐ形シリコン基板、（６）はフィールド絶縁
層、（７）は薄い絶縁膜、（８）はp⁺多結晶シリコン
膜、（10）はSiO₂膜、（32）はコレクタ取出し領域、
（35）はベース取出し電極、（36）はエミッタ取出し電
極、（39）はエミッタ領域である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (72)発明者 三輪 浩之 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 板橋 昌夫 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平１−227474（ＪＰ，Ａ) 特開 平１−225153（ＪＰ，Ａ) 特開 昭59−87851（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/33 - 21/331 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 - 27/06 101 H01L 27/08 - 27/08 101 H01L 27/082 H01L 29/68 - 29/737

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】フィールド絶縁層で仕切られた外側に第１
   導電形のコレクタ取出し領域が形成され、内側に第２導
   電形の半導体領域が形成された基体表面に、 上記コレクタ取出し領域及び上記半導体領域のエミッタ
   形成部に対応する位置に開口を有する第１の絶縁膜を形
   成する工程、 上記開口及び上記絶縁膜上の全面に第１導電形不純物含
   有の半導体膜を形成する工程、 上記第１導電形不純物含有の半導体膜を、上記エミッタ
   形成部からコレクタ取出し領域に亘る範囲を残すように
   パターニングする工程、 上記半導体膜を含む全面に第２の絶縁膜を形成する工
   程、 上記第２の絶縁膜と共に上記第１導電形不純物含有の半
   導体膜を、上記第１の絶縁膜上で分離するようにパター
   ニングして、エミッタ取出し電極及びコレクタ取出し電
   極を形成する工程を有する半導体装置の製法。
2. 【請求項２】フィールド絶縁層で仕切られた外側に第１
   導電形のコレクタ取出し領域が形成され、内側に第２導
   電形の半導体領域が形成された基体表面に、 上記コレクタ取出し領域及び上記半導体領域のエミッタ
   形成部を対応する位置に開口を有する絶縁膜を形成する
   工程、 上記開口及び絶縁膜上の全面に第１導電形不純物含有の
   半導体膜を形成する工程、 上記第１導電形不純物含有の半導体膜を、フィールド絶
   縁層上で分離するようにパターニングしてコレクタ取出
   し電極を形成する工程、 上記半導体膜を含む全面に第２の絶縁膜を形成する工
   程、 上記第２の絶縁膜と共に上記第１導電形不純物含有の半
   導体膜を、フィールド絶縁層上に一部残るようにパター
   ニングしてエミッタ取出し電極を形成する工程を有する
   半導体装置の製法。