KR100501295B1 - 반도체소자와그제조방법 - Google Patents

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KR100501295B1 KR1019950030358A KR19950030358A KR100501295B1 KR 100501295 B1 KR100501295 B1 KR 100501295B1 KR 1019950030358 A KR1019950030358 A KR 1019950030358A KR 19950030358 A KR19950030358 A KR 19950030358A KR 100501295 B1 KR100501295 B1 KR 100501295B1
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고미다까유끼
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소니 가부시끼 가이샤
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반도체소자가 서로 전기적으로 분할된 버티컬NPN트랜지스터와 버티컬PNP트랜지스트가 p형 반도체기판상에 형성되도록 제공되어 있다. 버티컬PNP트랜지스터의 n형매입분리영역은 버티컬NPN트린지스터의 n+형 매입콜렉터영역의 형성에 앞서 이온주입법에 의해 형성되며, 버티컬PNP트랜지스터의 p+형매입콜렉터영역은 n형 에피텍셜층의 형성이후에 형성되고, 소자분리영역은 n형에피텍셜층에 형성함으로써 n형에피텍셜층의 두께는 요구된 최소값에 최적의 조건이 된다. 반도체소자 제조방법이 또한 서로 전기적으로 절연된 제 1도전형의 제 1버티컬바이폴라트랜지스터와 제 2도전형의 제 2버티컬바이폴라트랜지스터가 소정의 도전형을 갖는 반도체 기판상에 형성되는 것으로 제공되어있다. 제 2버티컬콜렉터영역의 매입콜렉터영역은 제 1버티컬트랜지스터의 매입콜렉터영역의 형성전에 형성된다.

Description

반도체소자와 그 제조방법
본 발명은 상보형 바이폴라 트랜지스터를 형성하기 위해 하나의 동일기판상에 형성된 버티컬 NPN트랜지스터 및 버티컬 PNP 트랜지스터로 구성된 반도체 소자 및 그 제조방법에 관한 것이다. 특히, 본 발명은 종래의 바이폴라 트랜지스터 제조방법에 최소수의 단계를 보충함으로써 고성능 상보형 바이폴라 트랜지스터를 간단히 형성하기 위한 방법에 관한 것이다.
NPN트랜지스터와 PNP트랜지스터의 조합체인 상보형 바이폴라 트랜지스터는 지금까지 푸쉬-풀회로등의 구성소자로써 오디오장비의 고출력 증폭단에 사용되어 왔다. UHF텔레비젼 동조기의 영상을 위한 중간주파수용 증폭기 및 검파기회로 혹은 고속통신이나 광통신용 신호처리회로로 대표되는 고주파용 LSI(대규모집적회로)에 있어서, 일반적인 경향은 시스템-온-칩화의 실현화쪽으로 향하고 있다. 거기에 보조를 맞추기 위해, 고속 및 고집적도의 상보형 바이폴라 트랜지스터회로를 더 적은 수의 단계로 제조하기 위한 방법이 요구되고 있다.
제 1도는 종래의 대표적인 상보형 바이폴라 트랜지스터의 전형적인 구조를 나타내고 있다. 본 바이폴라 트랜지스터에 따르면, 그 한쪽 및 동일기판에 버티컬 NPN트랜지스터(V-NPNTr)와 버티컬 PNP트랜지스터(V-PNPTr)가 형성되어 있다. V-NPNTr과 V-PNPTr에 따르면, 에미터/베이스/콜렉터 접합이 기판의 깊이 즉 수직방향을 따라 형성되어 있다.
제 1도의 좌측 V-NPNTr부분에는 n+형 매입 콜렉터 영역(3)(n+-BL)이 p형 기판(1)(p-Sub)과 그 위에 형성된 n형 에피텍셜층(5)(n-Epi)사이의 경계영역에 형성되어 있다. n형 에피텍셜층(5)은 LOCOS법(선택적 산화분리법)에 의해 형성된 소자분리영역(7)에 의해 다수의 섬형소자형성영역으로 분할된 상층부분을 갖는다. p형 베이스영역(10)과 매입콜렉터영역(3)에 연결되는 n+형 콜렉터 접촉영역(9)은 소자형성영역의 상측표면부에 형성되어 있다.
소자형성영역의 상측표면은 층간절연층(13)을 경유해 폴리실리콘층으로 형성된 3개의 서로다른 종류의 접촉전극에 접촉되어 있다. 즉, 베이스영역(10)을 접하는 상측표면부는 에미터접촉전극(14En)과 베이스접촉전극(14Bn)에 접촉되어 있는바 여기서 첨자(n)는 NPN트랜지스터를 언급하고 있다. 이러한 전극으로부터의 불순물 확산에 의해, n+형 에미터 영역(15En)과 p+형 베이스접촉영역(15Bn)은 베이스영역(10)내에 형성된다. 콜렉터영역(9)을 접하는 상측표면부는 콜렉터접촉전극(14Cn)에 접촉되어 있으며, n+형 콜렉터 접촉영역(15Cn)은 이 전극(14Cn)으로부터의 불순물 확산에 의해 형성된다.
SiO2층간절연막(16)에 형성된 개구를 통해 그러한 세종류의 접촉전극(14En, 14Bn, 14Cn)에 접촉된 에미터전극(17En)과 베이스전극(17Bn) 및 콜렉터전극(17Cn)은 각각 알루미늄계 다층막으로 형성되어 있다.
제 1도의 우측 V-PNPTr부분에는 이 기판에서 트랜지스터를 전기적으로 분리시키기 위한 n형 매입분리영역(2)(N-Pocket)과 p+형 매입콜렉터영역(4C)이 p형 기판(1)(p-Sub)과 그위에 형성된 n형 에피텍셜층(5)(n-Epi)사이의 경계영역에 순차적으로 형성되어 있다. 매입콜렉터영역(4C)상에는 n형 에피텍셜층으로의 이온주입에 의해 p형 웰(6)이 형성되어 있다. 이 p형 웰(6)은 LOCOS법(선택적 산화분리법)에 의해 형성된 소자분리영역(7)에 의해 다수의 섬형 소자형성영역으로 분할된 상층부분을 갖는다. 소자형성영역의 표면층부분상에는 n+형 베이스영역(11)과 p+형 매입콜렉터영역(4C)에 접속하는 p+형콜렉터접촉영역(8C)이 형성되어 있다.
소자형성영역의 상측표면은 SiO2층간절연층(13)을 통해 세종류의 폴리실리콘 접촉전극에 접촉되어 있다. 즉, 베이스영역(11)에 접하는 상측표면부분은 에미터접촉전극(14Ep)과 베이스접촉전극(14Bp)에 접속되며, 여기서 소문자(p)는 PNP트랜지스터를 언급하고 있다. 이러한 전극들로부터의 불순물확산 또는 이온주입에 의해, p+형 에미터영역(15Ep) 및 n+형 베이스접촉영역(15Bp)은 베이스 영역(11)에 형성되어 있다. 콜렉터접촉영역(8C)을 접하는 상측표면부분은 콜렉터 접촉전극(14Cp)에 접촉되며, p+형 콜렉터 접촉전극(15Cp)은 상기 콜렉터 접촉전극(14Cp)으로부터의 불순물확산에 의해 형성된다.
이러한 접촉전극(14Ep, 14Bp, 14Cp)에는 SiO2층간절연막(16)에 형성된 개구를 통해, 알루미늄계 다층막으로 각각 형성된 에미터 전극(17Ep)과 베이스전극(17Bp)및 콜렉터 전극(17Cp)이 각각 접속되어 있다.
V-NPNTr 및 V-PNPTr은 소자분리영역(7)의 하측면에 형성된 p+형 채널스톱층에 의해(도시생략) 다른 소자들에서와 같이 서로 분리되어 있다. 이 채널스톱층은 하부측 채널스톱층(4ISO)과 상부측 채널스톱층(8ISO)을 상하층으로 겹쳐쌓음으로써 이루어져 있다.
상술한 상보형 바이폴라 트랜지스터를 위한 생산공정은 p형기판에서 V-PNPTr의 p+형 매입콜렉터 영역(4C)을 전기적으로 분리하기 위한 n형매입분리영역(2)을 형성할 필요가 있기 때문에 통상의 바이폴라 트랜지스터의 생산공정과 비교해 볼때 그 공정이 길어지며 복잡하게 되었다. 상기 매입분리영역(2)이 가능한한 최대의 두께로 가능한한 기판의 깊은 부위에 형성될 필요가 있기 때문에 보통은 n형 불순물의 기상확산법에 의해 최초의 p형기판(1)에 형성된다. 그렇지만 상보형 바이폴라 트랜지스터 생산공정의 가장 엄중한 장시간의 고온열처리공정을 나타내는 n+형 매입접촉영역(3)의 드라이브-인 하는 동안, 매입분리영역(2)은 n형 에피텍셜층(5)의 내부쪽으로 상향으로 확산된다. 결과적으로, n형 에피텍셜층(5)은 특정한 두께로 될 필요가 있는 것이다.
반면에 V-PNPTr의 p+형 매입콜렉터영역(4C)은 또한 n형 에피텍셜층(5)의 증가된 두께에 대한 책임이 있다. p+형 매입콜렉터영역(4C)은 보통 n형 에피텍셜층(5)보다 앞서 형성된다. 에피텍셜성장이 1000℃∼1100℃의 온도에서 수행되는 동안, p+형 매입콜렉터 영역(4C)은 열확산 및 자동도핑에 의해 상향으로 확산된다. 더욱이 n형 에피텍셜층에 소자분리영역을 형성하는 LOCOS단계는 상보형 바이폴라 트랜지스터의 생산공정의 두번째 엄중한 장시간 고온 열처리공정이다. 즉 n형 에피텍셜층(5)은 매입콜렉터영역(4C)이 LOCOS처리과정에서 상향확산을 겪는다는 사실을 고려해 넣도록 하기위해 두께가 증가될 필요가 있다.
따라서, n형 에피텍셜층은 V-PNPTr의 특성을 증가시키기위해 두께가 증가될 필요가 있다. 그렇지만, 이것은 V-NPNTr의 콜렉터층의 증가된 크기를 선도하며 이로부터 커크-효과(Kirk-effect)의 베이스-확장결과를 야기시켜 저하된 차단주파수 및 저하된 동작속도로 귀결짓게 된다.
덧붙여 말하면, 상술한 생산공정에 따르면, 두번의 이온주입단계가 채널스톱층을 형성하기 위해 사용되었다. 이것은 n형 에피텍셜층(5)이 상기 원인으로 인해 두께가 증가될 필요가 있기 때문에 소자분리영역(7)과 단일 채널스톱층은 두개의 바이폴라 트랜지스터를 서로 분리시키는데 효과적이지 못한 사실에 기인하게 된다. 하부층의 채널스톱층(4ISO)은 V-PNPTr의 매입콜렉터층(4C)을 형성하는 방법과 똑같은 이온주입공정으로 형성되며, 반면에 상부층의 채널스톱층(8ISO)은 V-PNPTr의 콜렉터 접촉영역(8C)을 형성하는 방법과 똑같은 이온주입공정으로 형성된다. 그렇지만 얇은 n형 에피텍셜층(5)을 포함하는 보통의 바이폴라트랜지스터의 제조공정에서는, 콜렉터접촉전극(15Cp)만이 매입콜렉터영역(4C)과 콜렉터접촉전극(14Cp)사이에 접속을 제공하기 위해 콜렉터 접촉전극으로부터 불순물확산에 의해 형성되기 때문에 V-PNPTr의 콜렉터접촉영역(8c)을 형성할 필요가 없다. 반도체산업에서 비용감소는 중요한 것이어서 단계의 수적증가는 어쨋든 회피될 필요가 있는 것이다.
본 발명의 목적은 n형 에피텍셜층의 두께가 증가되는 것으로부터 방지된 고성능의 상보형 바이폴라 트랜지스터로 이루어진 반도체 소자와 종래의 바이폴라 트랜지스터 생산공정과 비교할때 공정단계의 수의 최소의 증가폭으로 반도체소자를 생산하기 위한 방법을 제공하는 것이다.
본 발명에 따르면, 서로 전기적으로 절연된 버티컬 NPN트랜지스터와 버티컬 PNP트랜지스터가 p형 반도체기판에 형성된 반도체소자가 제공되며, 여기서 버티컬 PNP트랜지스터의 n형 매입분리영역은 버티컬 NPN트랜지스터의 n+형 매입콜렉터영역의 형성에 앞서 고-에너지 이온주입법에 의해 형성되며, 여기서 버티컬 PNP트랜지스터의 p+형 매입콜렉터영역은 n형 에피텍셜층과 n형 에피텍셜층에 형성된 소자분리영역의 형성에 이어서 형성됨으로써, n형 에피텍셜층의 두께는 요구된 최소값으로 최적화되게 된다.
본 발명에 따르면, 서로 전기적으로 절연된 제 1도전형의 제 1버티컬 바이폴라 트랜지스터와 제 2도전형의 제 2버티컬 바이폴라 트랜지스터가 앞서 설정된 도전형을 갖는 반도체 기판상에 형성하게 되는 반도체 소자를 생산하기 위한 방법이 또한 제공되며, 여기서 제 2버티컬 콜렉터영역의 매입콜렉터영역은 제 1버티컬 트랜지스터의 매입콜렉터영역의 형성전에 형성된다. 이것은 n형 에피텍셜층의 두께증가가 방지되기 위한 제 1수단을 나타낸다.
불순물은 고-에너지 이온주입법에 의해 제 2버티컬 트랜지스터의 매입분리영역내로 투입될 수 있다. 그러한 이온주입법은 300keV이상의 이온가속에너지범위에서 수행되며 이온종류에 따라 0.4㎛이상의 투영범위를 달성할 수 있게 되도록 정해진다.
선택적으로,제 2바이폴라 트랜지스터의 매입콜렉터영역은 또한 소자분리영역을 형성한 후 형성될 수 있다. 이것은 n형 에피텍셜층의 두께증가가 방지되기위한 제 2수단을 나타낸다.
만일, 제 2버티컬 바이폴라 트랜지스터의 매입콜렉터영역이 제 1버티컬 바이폴라 트랜지스터의 채널스톱영역을 형성하기 위한 불순물 투입단계동안 동시에 형성되면, 공정단계수를 억제하여 최소화하는 것이 가능해지게 되다.
또한, 이온가속에너지의 다양한 조건하에서 다수의 이온주입단계를 행함으로써 공통의 불순물 주입단계동안 불순물 프로필을 제어하는 것도 가능하다.
만일, 제 1 및 제 2 수단이 분리되어 실행되지 않고 동시에 실행되면, n형 에피텍셜층은 보다 효과적으로 두께가 증가되는 것으로부터 방지될 수 있다.
게다가. 버티컬 바이폴라 트랜지스터의 그래프트 베이스영역과 제 2버티컬 바이폴라 트랜지스터의 에미터영역과 콜렉터접촉영역은 또한 공통의 불순물 확산단계에 의해 동시에 형성될 수도 있다.
바이폴라 트랜지스터가 보통 p형기판상에 제작되기때문에, V-NPNTr 및 V-PNPTr이 제 1버티컬 바이폴라 트랜지스터 및 제 2버티컬 바이폴라 트랜지스터로써 형성되는 것이 본 발명에서 가장 바람직하게 된다. 그러한 경우에서, n형 매입분리영역은 V-NPNTr의 n+형 매입콜렉터영역의 형성에 앞서 형성된다. 또한 V-NPNTr의 p형 채널스톱영역과 V-PNPTr의 p+형 매입콜렉터영역은 V-PNPTr의 n형 매입분리영역의 형성전이나 후에 공통의 불순물주입단계에 의해 동시에 형성된다. 반면에 V-NPNTr의 p+형 그래프트베이스영역과 V-PNPTr의 p+형 콜렉터접촉영역은 공통의 불순물 주입단계에 의해 동시에 형성된다.
본 발명에 따르면, 매입 V-PNPTr영역의 상향확산을 억제하는 목적을 위해, n형 에피텍셜층의 두께를 감소하는데 방해가 되는 V-PNPTr의 매입영역을 형성하는 단계는 일반적으로 그 열처리조건이 바이폴라 트랜지스터의 생산공정중 가장 심하다고 생각되는 공정단계들로 부터 가능한 한 늦은 단계에서 수행된다. p형 매입반도체기판의 한 예를들어보면, V-PNPTr의 n형 매입분리영역은 V-NPNTr의 n+형 매입콜렉터영역의 뒤쪽에 고에너지 주입기술에 의해 기판상 혹은 기판의 파인 부분에 형성되며 반면에 V-PNPTr의 p+형 매입콜렉터영역은 소자분리영역의 뒷쪽에 형성된다. 그렇지만, 비록 이온주입이 V-NPNTr의 n+형 매입콜렉터영역의 형성후에 수행되더라도 특히 두께가 증가될 필요가 있는 n형 매입분리영역은 p형 반도체 기판의 파인부분에 투영범위를 설정하는 것이 가능함에 따라 고에너지 이온주입법에 의해 n형 불순불을 주입함으로써 바람직하게 형성된다. 이러한 방법으로 매입영역이 상기 매입영역의 n형에피텍셜층으로 확산되는 것으로부터 방지되기 때문에, 소정의 과도한 홈의 두께로 n형 에피텍셜층의 두께를 설정하는 것은 불필요하게 된다. 그 결과, 이러한 방법에 의해 제조된 반도체소자에 의해 최소가능한도두께의 V-NPNTr의 콜렉터영역은 커크효과(Kirk effect)를 억제시켜 동작의 고속화를 꾀할수 있게 된다. 게다가, n형 에피텍셜층의 감소된 두께로 인해 상부층 및 하부층내에 채널스톱영역을 제공할 필요가 없기때문에 한번의 이온주입공정을 삭제하는 것이 가능하게 된다.
만일 V-NPNTr의 p+형 매입콜렉터영역이 V-NPNTr의 채널스톱영역을 형성하기 위한 불순물주입단계동안 동시에 형성되고, V-NPNTr의 p+형 그래프트 베이스영역과 V-PNPTr의 p+형콜렉터접촉영역이 공통의 불순물 주입단계에 의해 동시에 형성되면, 통상의 바이폴라 트랜지스터 제조공정과 비교할때, 상보형 구조의 구성으로 인해 최소한으로 공정단계수를 억제시키는 것이 가능해지게 된다.
또한, 만일 V-PNPTr의 p+형 그래프트 베이스영역과 V-PNPTr의 p+형 에미터접촉영역 및 p+형 콜렉터접촉영역이 공통의 불순불주입단계에 의해 동시에 형성되면, 공정단계수의 증가를 억제시키는 것이 가능하게 된다.
본 발명에 따르면, 상보형 바이폴라 트랜지스터는 그 내부에 종전값과 필적할만한 집적도 및 고속수행성능을 갖는 V-NPNTr과 종전값보다 우수한 고속수행성능을 갖는 V-PNPTr을 포함하여 지니게 되며 종래의 바이폴라 트랜지스터 제조공정에 최소한의 공정단계수를 단순히 보충함으로써 제조될 수도 있다. 결과적으로, UHF 텔레비젼 동조기의 중간 주파수용 영상증폭기 및 검파회로와 고속통신용 및 광통신용 신호처리회로에 대표되는 고주파수용 LSI(대규모집적회로)를 현재수준의 생산단가를 크게 상승시키지 않고도 제조하는 것이 가능하다.
도면을 참조하면서 본 발명의 실시예를 상세히 설명하겠다.
제 1실시예에서는, 베이스영역과 에미터영역이 자기정합적으로 형성된 2층의 실리콘 버티컬 바이폴라 트랜지스터의 제조공정이 V-NPNTr과 V-PNPTr이 서로 인접하여 형성되는 상보형 바이폴라트랜지스터의 제조공정에 이용된다.
제조공정을 제 3A도 부터 제 3M도를 참조하면서 설명한다.
＜111＞의 크리스탈축방향을 갖는 p형Si기판(31)상에 열산화에 의해 두께 약 300nm의 SiO2막이 형성된다. 그 SiO2막의 V-NPNTr형성영역에 개구가 형성되고, 안티모니(Sb)가 약 1200℃에서 0.5에서 1시간 동안 Sb2O3의 가스상확산에 의해 개구를 통하여 확산된다. 매입콜렉터영역(32)의 쉬트저항(ρs)은 20-50(Ω/□) 이고 접합(Xj)의 깊이는 1-2 ㎛이었다.
약 10nm의 두께를 갖는 얇은 SiO2막(33)은 채널링을 방지하기위해 기판전면상에 열산화에 의해 형성되었고, 그 위에 리지스트마스크(34)가 형성된다. 리지스트마스크(34)의 V-PNPTr형성영역에 개구(35)가 형성된다.
그 다음 n형매입분리영역(36)을 형성하기 위하여, 투사범위가 0.4 ㎛ 이상으로 개구(35)를 통하여 고에너지이온주입법에 의해 인(P)이 도입되었다. 이온주입의 조건으로서, 이온가속에너지와 양은 각각 300keV 이상이고 1×1013-15 cm-2 이상으로 설정되었다.
보통의 상보형 바이폴라 트랜지스터의 종래 생산과정에서는 이 n형의 매입 분리영역(36)은 임시적으로 n+형의 매입콜렉터영역(32)에 앞서 형성된다. 본 발명에서는 이 순서가 역전된다. 매입분리영역(36)의 형성시에 고에너지이온주입에 의해 결정흠결들이 형성될 우려가 있다. 그러나, 결정흠결은 일반적으로 투사거리 근처에서 집중적으로 발생하므로 그 후의 결정성장에 지장을 주지 않는다. 역으로, 고에너지 이온주입은 기판상에 저에너지이온주입과 비교했을 때 결정흠결을 억제하는 총 양을 감소시키는 장점을 가지고 있다. 제 3A도는 이 단계까지의 공정을 보여준다.
그 다음, 이온주입에 의해 발생하는 결정흠결을 줄이기 위해 800℃ 이상의 온도에서 어닐링이 수행되었다. 이때 n형의 매입분리영역(36)은 불순물의 상방 확산에 의해 확대된다. 그러나, 불순물이 기판의 깊은 곳안으로 도입되었기 때문에 기판표면근처의 불순물농도는 낮은 값으로 억제된다. 곧 설명될 n형에피텍셜층(37)의 성장을 위한 선행공정으로서 Si기판(31)표면상에 순수한 산화막을 줄이기 위하여 수소어닐링이 수행된다면 이 어닐링은 생략될 수도 있다. 이 수소어닐링은 주로 800-1100℃에서 수 분동안 고농도 수소상태에서 수행된다.
그 다음, n형 에피텍셜층(37)(n-Epi)이 SiO2막(33)의 제거후에 성장된다. 이 n형에피텍셜층(37)은 각각 1-5 Ωcm의 저항율과 0.8-2.5 ㎛의 두께를 가지고 있다.
상보형 바이폴라 트랜지스터의 종래생산과정에서는, V-PNPTr의 제 3D도의 p+형의 매입콜렉터영역(43C) 또는 제 3D도의 V-NPNTr의 채널스톱영역(43ISO)은 n형에피텍셜층(37)을 성장시키는 시점에서 형성되기 때문에, 그로부터의 상방확산과 붕소오토도핑을 고려하기위하여 더 두꺼운 n형에피텍셜층(37)을 형성하는 것이 필요했다. n형에피텍셜층(37)의 농도가 오토도핑때문에 제어될 수 없는 문제가 또한 있었다.
본 발명에 따르면, n형에피텍셜층(37)의 두께가 오토도핑과 관련하여 문제는 발생됨이 없으면서 보통값의 약 반으로 될 수 있다.
그 다음, 기판은 소자분리영역(39)을 만들기 위하여 LOCOS방법에 의해 산화된다. LOCOS방법으로 패드산화막이 종래와 같이 20-50nm의 두께로 기판의 전면에 열산화방법으로 형성되고, 이어서 Si3N4막(도시생략)이 감압CVD방법으로 50-100nm 두께로 형성된다. 선택적인 산화나 버즈비크길이(BIRD'S BEAK LENGTH)로 인한 스트레스 또는 흠결의 제어도를 고려하여 이 막의 두께는 최적화된다. Si3N4막과 패드산화막은 산화물마스크를 형성하기 위하여 리지스트마스크를 이용하여 순차적으로 에치된다. 선택적으로 산화된 마스크의 개구에 노출된 n형에피텍셜층(37)은 요홈을 형성하기 위하여 선택적산화에 이어서 기판표면을 실질적으로 평편화하기 위해 더욱더 에치된다. 요홈의 깊이는 소자분리영역(39)의 디자인막두께의 약 반으로 설정된다.
이 조건에서는 0.8m-1.5㎛의 두께를 가지는 소자분리영역(39)을 형성하기 위하여 피로제닉산화가 1000-1050℃에서 2-6 시간 동안 수행된다. 종래의 상보형 바이폴라 트랜지스터의 생산공정에서는 V-PNPTr의 p+매입콜렉터를 형성하기 위한 이온주입이 LOCOS에 의한 산화시점에서 이미 수행되었기 때문에 불순물이 심한 열처리 조건하에서 넓은 영역으로 확산된다. 결과적으로 n형에피텍셜층(37)은 더 두껍게 형성되어져야 한다. 본 발명에서는 이러한 주의가 필요하지 않다.
그 다음, Si3N4는 뜨거운 인산용액을 이용하여 제거된다. 제 3B도는 이 단계까지의 공정을 보여준다.
그 다음, V-NPNTr의 n+형콜렉터접촉영역을 형성하기 위하여 리지스트마스크(도시생략)를 경유하여 인이 이온주입된다. 이온주입의 조건으로는 이온가속에너지와 양이 40-100keV와 1×1015-16 cm-2 으로 설정된다.
평편화를 위한 SiO2막이(도시생략) 약 10-600nm의 두께로 CVD에 의해 형성되고 불순물활성화를 위해 약 30분동안 달구어진다. 이 어닐링으로 매입접촉영역(32)과 연결된 n+형 콜렉터접촉영역(40C)이 형성된다.
저항막(도시생략)은 기판을 실질적으로 평편화하기위해 코팅되고 SiO2에 대한저항막의 선택비가 1:1인 조건하에서 에치백을 행함으로써 버즈비크와 패드산화막은 소자분리영역(39)으로 부터 제거된다. 제 3C도는 이 단계까지의 공정을 나타낸다.
그 다음, 10-30nm의 두께를 가지는 얇은 SiO2막(도시생략)이 900℃에서의 열산화에 의해 기판표면위에 형성된다. 제 3D도에 나타낸 바와같이 리지스트마스크(41)가 그다음 형성되고 보론(BF2 +)이 그 안에 형성된 개구(42)를 통하여 이온주입된다.
이온주입의 조건으로는 이온가속에너지와 양이 각각 200-500keV와 1×1013-14/cm2으로 설정된다. 이 이온주입에 의해 V-NPNTr의 p+형채널스톱영역(43ISO)이 소자분리영역(39)아래에 형성되고 동시에 V-PNPTr의 매입 분리영역(36)의 상단과 중첩되는 영역에 p+형매입콜렉터영역(43C)이 형성된다.
고속작동을 달성하기 위하여 V-PNPTr의 매입콜렉터영역(43C)의 불순물프로필을 적정화시키고자한다면, 베이스/콜렉터의 경계영역의 불순물 농도를 보상하기 위하여 이온주입 전 또는 후에 100keV의 오더의 이온가속에너지로 저에너지 이온주입을 수행할 수 있다. 저에너지 이온주입시의 불순물은 분리특징에 영향을 미치지 않고 채널스톱영역(43ISO) 근처의 소자분리영역(39)에 의해 포착된다. 제 3D도는 이 단계까지의 공정을 보여준다.
기판의 전표면위에 SiO2층간절연막(44)이 50-20 nm의 두께로 CVD에 의해 피착되고, 개구를 형성하기 위하여 리지스트마스크를 통하여(도시생략) 예를들면 CHF3/O2등 혼합가스를 이용하여 드라이 에치된다. 이 개구는 V-NPNTr의 베이스/에미터형성자리와 V-PNPTr의 베이스/에미터형성자리와 콜렉터형성자리에 형성된다.
그 다음, 제 1폴리실리콘층(45)이 100-300 nm의 두께로 기판의 전면위에 CVD에 의해 형성된다.
그 다음, 후에 V-NPNTr(제 3G도의 45Bn)의 베이스접촉전극과 V-PNPTr(제 3G도의 45Cp)의 콜렉터접촉전극이 되는 제 1폴리실리콘층(45)의 부분안에 p형불순물이 포함되게 하기위해 이 장소보다 면적이 약간 더 넓은 영역을 노출시키는 개구(47)를 가지는 리지스트마스크(46)가 형성되고 개구(47)를 통하여 붕소(BF2 +)가 이온주입된다. 이온주입을 위한 조건으로는 이온가속에너지와 양이 각각 30-70keV와 1×1014-16/Cm2으로 설정된다. 제 3E도는 이 단계까지의 공정을 나타낸다.
그 다음, 후에 V-PNPTr(제 3G도의 45Bp)의 베이스접촉전극이 되는 제 1폴리실리콘층(45)의 부분안에 n형불순물이 포함되게하기위해 V-PNPTr을 포함한 더 넓은 영역을 노출시키는 개구(49)를 가지는 리지스트마스크(48)가 형성되고 개구(49)를 통하여 비소(As+)가 이온주입된다. 이온주입을 위한 조건으로는 이온가속에너지와 양이 각각 30-70keV와 1×1014-16/cm2으로 설정된다. 그 다음, 제 1폴리실리콘층(45)은 리지스트마스크(도시생략)를 통하여 예를들면 C2C13F3/SF6 혼합가스를 이용하여 에치된다. 이와같이 하여, 제 3G도에 나타난 바와같이 V-NPNTr의 베이스접촉전극(45Bn)과 V-PNPTr의 베이스접촉전극(45Bp) 및 콜렉터접촉전극(45Cp)이 형성된다. 소문자 n과 p는 각각 V-NPNTr과 V-PNPTr을 나타낸다.
더욱이 SiO2층간절연막(50)이 각각 V-NPNTr과 V-PNPTr의 에미터윈도우를 형성하기 위한 개구(52)를 가지는 리지스트마스크(51)를 형성하기 위하여 두께 300-500nm로 기판의 전면위에 형성된다.
SiO2층간절연막(50)과 베이스접촉전극(45Bn)은 제 3H도에 도시한 바와같이 V-NPNTr과 V-PNPTr의 에미터윈도우를 형성하기 위하여 리지스트마스크(51)를 통하여 차례로 예치된다. 그 다음 리지스트마스크가 제거되고, 열산화로 얇은 SiO2막을 형성한후(도시생략) V-PNPTr형성영역만을 포함하는 리지스트마스크(53)가 새로이 형성된다. V-NPNTr의 인트린식베이스영역(55IB)는 리지스트마스크(53)의 개구(54)를 통하여 이온주입된보론(BF2 +)에 의해 형성된다. 이온주입의 조건으로는 이온가속에너지와 양은 각각 20-100keV 과 1×1013-14/cm2으로 정해진다.
V-NPNTr의 고주파특징들이 향상되기를 원한다면, 매입접촉영역(32)의 상단에 인접한 n+형 페데스탈영역을 형성하기 위해 이온주입으로 인을 도입하는 것이 선호된다. 이온주입조건으로는 이온가속에너지와 양이 각각 약 300-500keV와 1×1012/cm2으로 설정된다.
그 다음 제 3I도에서 도시한 바와같이, V-NPNTr형성영역을 덮는 리지스트마스크(57)가 형성되고, V-PNPTr의 n형인트린식베이스영역(59IB)을 형성하기 위하여 그 안에 형성된 개구(58)을 통하여 비소가 이온주입된다. 이온주입조건으로는 이온가속에너지와 양이 각각 약 20-100keV와 1×1013-14/cm2으로 설정된다.
V-PNPTr의 고주파특징들이 더욱 향상되기를 원하거나 또는 매입분리영역(36)의 상부확산된말단이 p+형매입콜렉터영역(43C) 넘어 기판표면에 다다르려면, 매입콜렉터영역(43C)의 상단에 다다르는 p+형 페데스탈영역(60)을 형성하기위해 연속하여 이온주입으로 붕소(B+)를 도입하는 것이 선호된다. 이온주입조건으로는 이온가속에너지와 양이 각각 약 300-500keV와 1×1012/cm2으로 설정된다. 제 3I도는 이 단계까지의 공정을 나타낸다.
그 다음, 측벽형성을 위한 SiO2막이 기판전면위에 300-600nm의 두께로 CVD에 의해 피착되고, 800-950℃에서 10-60분동안 어닐링이 수행되었다. 이러한 어닐링으로 인트린식베이스영역(55IB)이 V-NPNTr형성영역에서 활성화되고, 반면에 p+그래프트베이스영역(62GBn)이 베이스접촉전극(45Bn)으로부터의 불순물확산에 의해 형성된다. V-PNPTr형성영역에서는 인트린식베이스영역(59IB)이 활성화되고 반면에 n+형그래프트베이스영역(62GBp)과 p+콜렉터접촉영역(62C)가 각각 베이스접촉전극(45Bp)과 콜렉터접촉전극(45Cp)으로부터 불순물확산에 의해 동시에 형성된다.
이러한 어닐링으로 V-PNPTr의 p+형매입콜렉터영역(43C)이 또한 활성화되고 확장된다. 그러나 어닐링조건은 기존의 LOCOS에 의한 산화에 사용되는 것 보다 더 적절하기 때문에 매입콜렉터영역(43C)은 과도하게 상부로 확산되지 않고 따라서 더 증가된 두께의 n형에피텍셜층(37)을 형성할 필요가 없다. 이것은 p+형의 매입콜렉터층(43C)이 LOCOS에 의한 산화 전에 형성되는 종래의 일반적인 상보형 바이폴라 트랜지스터의 생산과정과의 차이를 나타내고 이는 본 발명의 장점이기도 하다.
그 다음, 측벽형성을 위한 SiO2막은 에치백되고 측벽(61)이 V-NPNTr과 V-PNPTr의 에미터윈도우형성영역안에 형성된다. 제 3J도는 이 단계까지의 공정을 보여준다.
그 다음, 제 2폴리실리콘층(63)이 50-200 nm의 두께로 기판의 전면위에 CVD에 의해 피착된다. 그 다음, 붕소(BF2 +)가 후에 V-PNPTr의 제 3L도의 에미터접촉전극(63Ep)이 되는 제 2폴리실리콘층(63)의 영역을 포함하는 넓은 범위에 리지스트마스크(도시생략)를 통하여 이온주입된다. 이온주입조건으로는 이온가속에너지와 양이 각각 약 30-100keV와 1×1015-16/cm2으로 설정된다.
그 다음, 후에 V-NPNTr의 제 3L도의 에미터접촉전극(63En)이 되는 제 2폴리실리콘층(63)의 영역을 포함하는 넓은 범위에 리지스트마스크(64)안의 개구(65)를 통하여 비소가 이온주입된다. 이온주입조건으로는 이온가속에너지와 양이 각각 약 30-100keV와 1×1015-16/cm2으로 설정된다.
기판전면은 SiO2막으로 입혀지고(도시생략). 어닐링은 800-950℃에서 수분동안 또는 950-1100℃에서 몇초에서 수십초동안 이루어진다. 이러한 어닐링으로 n+에미터영역(66En)과 p+에미터영역(66Ep)이 각각 V-NPNTr형성영역안의 에미터접촉영역(63En)으로부터의 n형불순물확산과 V-PNPTr형성영역안의 에미터접촉영역(63Ep)으로 부터의 p형불순물확산에 의해 형성된다. 더욱이 이러한 어닐링으로 V-PNPTr의 콜렉터접촉영역(62C)이 확장될 수 있고 p+형매입콜렉터영역(43C)에 연결될 수 있다.
젖은에칭에 의해 SiO2막은 제거되고 두개의 바이폴라트랜지스터의 에미터윈도우영역을 선택적으로 덮는 리지스트마스크(67)가 형성된다. 제 2폴리실리콘층(50)은 V-NPNTr의 에미터접촉전극(63En)과 V-PNPTr의 에미터접촉전극(63Ep)을 형성하기 위하여 리지스트마스크(67)를 통하여 드라이에치된다.
에미터접촉전극(63En, 63Ep)외의 전극들 즉, 각 접촉전극들(45Bn, 45Bp,45Gp)과 V-NPNTr의 콜렉터접촉전극(40C)과 같은 전극들이 상부층금속화와 접촉하기 위하여, 접촉구가 SiO2층간절연막(50)안 또는 선택적으로 SiO2층간절연막(44)에 드라이에칭에 의해 리지스트마스크를 이용하여 형성된다(도시생략). 그 다음, 이 리지스트마스크는 제거되고 경계금속의 충진금속화막과 Al-1% Si 막이 기판전면상에 스퍼터링함으로써 피착된다. 그 다음 금속화필름은 V-NPNTr의 베이스전극(68Bn), 에미터전극(68En), 콜렉터전극(68Cn)과 V-PNPTr의 베이스전극(68Bp), 에미터전극(68Ep), 콜렉터전극(68Cp)을 형성하도록 패턴된다.
그 후에 통상의 다층메탈화와 페시베이션을 포함하는 단계를 수행함으로써 상보형 바이폴라 트랜지스터IC가 완성된다.
제 3N도는 상기와 같이 생산된 IC의 V-PNPTr부분의 불순물프로필을 나타낸다.
비교를 위하여, 제 2도는 제 1도에 나타낸 종래의 상보형 바이폴라 트랜지스터의 V-PNPTr부분의 불순물프로필을 보여주고 있다. 지금까지 트랜지스터의 총깊이 즉, 기판표면(n형에피텍셜층의 표면)으로부터 화살표로 표시된 n형매입분리영역(n포켓)의 하단까지의 측정깊이가 8.68㎛이고, 반면에 본 발명에서는 종래의 값의 30% 이하인 약 2.50㎛로 감소된다. 이러한 감소의 가장 두드러진 기여는 콜렉터두께의 감소이다. 이것은 본 발명에서 p+형매입콜렉터영역(43C)이 n형에피텍셜층(37)과 소자분리장치(39)의 형성 후 형성되고 에피텍셜성장이나 LOCOS에 의한 산화에 기한 심한 열처리를 거치지 않고 형성되기 때문에 따라서 n형에피텍셜층(37)으로의 상향확산이 억제된다는 사실에 기인하고 있다. 그 다음의 기여는 기판분리의 두께이다. 이것은 본 발명의 n형매입분리영역(36)이 V-NPNTr의 n+형매입콜렉터영역(32)의 형성후예 심한 드라이브인 공정을 거치지 않고 형성되고 따라서 n형에피텍셜층(37)으로의 상향 확산을 또다시 억제할 수 있다는 사실에 의거하고 있다.
상향확산을 억제함으로써, n형에피텍셜층(37)의 두께는 종래의 값의 반으로 줄고 이것은 상보형 바이폴라 트랜지스터의 고주파특징을 눈부시게 개선하고 있다.
본 발명의 제 2 실시예를 설명한다.
본 실시예에서는, 제 1폴리실리콘층이 제 1실시예에서의 상층메탈화에 의해 바로 접촉되는 기판의 영역 즉, V-NPNTr의 콜렉터접촉영역에 콜렉터접촉영역을 형성하기위하여 남아있는 반면에 n+형콜렉터접촉영역을 형성하기 위한 인이온주입단계는 생략된다. 제 4A도 부터 제 4F도까지를 참조하면서 본실시예에 의한 상보형 바이폴라 트랜지스터IC의 생산과정을 설명하겠다. 먼저의 실시예와 공통되는 부분에 대해서는 약술하고 기판이나 층들의 부호중 먼저의 실시예와 같은 것은 같은 부호를 사용하겠다.
본 공정에서 LOCOS방법에 의한 n+형매입콜렉터영역(32), n형매입분리영역(36), n형에피텍셜층(37)과 소자분리영역(39)의 형성과, 기판표면의 평편화는 제 4A도에서 나타낸 바와같이 먼저의 실시예와 같은 방법으로 이루어진다. 그러나 상기공정단계에서 제 3C도 부호 (40C)에서 나타낸 바와같이 V-NPNTr의 콜렉터접촉영역을 형성하기 위한 이온주입단계는 생략된다.
그 다음, 제 4B도에서 나타낸 바와같이, V-NPNTr의 채널스톱층(43ISO)과 V-PNPTr의 p+매입콜렉터영역(43C)이 붕소의 이온주입에 의해 형성되고 SiO2층간절연막(44)이 기판전면에 피착되고 패턴된다. 제 1폴리실리콘층(45)은 기판전면상에 피착되고 p형불순물이 제 1실시예에서와 같이 리지스트마스크(46)안의 개구(47)를 통하여 제 1폴리실리콘층(45)안으로 도입된다. SiO2층간절연막의 패턴닝도중에 제 1폴리실리콘층(45)과 n형에피텍셜층(37)을 맞닿게 하기위하여 윈도우가 V-NPNTr의 콜렉터접촉영역에 형성된다.
그 다음 제 4C도에서 나타낸 바와같이, 또다른 리지스트마스크(71)가 형성되고 리지스트마스크(71)의 개구(72)를 통하여 비소가 이온주입된다. n형 불순물은 V-PNPTr의 베이스-에미터형성영역 뿐만아니라 V-NPNTr의 콜렉터접촉영역안으로도 전의 실시예와는 다른 방법으로 이온주입된다.
제 1폴리실리콘층은 제 4D도에서 나타낸 바와같이 V-NPNTr의 베이스접촉전극(45Bn)과 콜렉터접촉전극(45Cn) 및 V-PNPTr의 베이스접촉전극(45Bp)과 콜렉터접촉전극(45Cp)을 형성하기 위하여 패턴된다. V-NPNTr의 콜렉터접촉전극(45Cn)은 먼저 실시예에서는 형성되지 않았던 접촉전극이다.
그 다음, 제 4E도에 도시한 바와같이 에미터윈도우가 드라이에칭에 의해 열리고 인트린식베이스영역(55IB, 59IB)과 페데스탈영역(59, 60)이 이온주입에 의해 형성되었다. 측벽형성SiO2막이 기판의 전면에 적용되고, 그래프트베이스영역(62GBn, 62GBp)과 콜렉터접촉영역(73C, 62C)이 어닐링으로 형성되었다. 마지막으로 SiO2막의 에치백으로 측벽이 형성되었다.
그 다음, 제 4C도에서 도시한 바와같이, 제 2폴리실리콘층이 기판의 전면상에 피착되었고, 제 2폴리실리콘층안으로 불순물이 도입되었다. 에미터접촉전극(63En, 63Ep)이 제 2폴리실리콘층을 패턴닝함으로써 형성되었고, 그 다음 접촉구가 SiO2층간절연막(50)을 패터닝함으로써 형성된다. 마지막으로 Al-1% Si베이스된 다층막에 의해 각 전극이 형성되었다.
그 다음, IC를 완성하기 위하여 통상의 다층메탈화와 페시베이션이 수행되었다.
본 실시예에서 n형에피텍셜층(37)은 먼저 실시예에서처럼 n형매입분리영역(36)과 p+형매입콜렉터영역(43C)으로부터의 상향확산을 억제함으로써 두께의 감소를 이룰 수 있다. 본 제 2실시예의 장점은 V-NPNTr의 n+형콜렉터접촉영역을 형성하기 위한 이온주입의 단계가 생략될 수 있기 때문에 하나의 포토마스크와 이온주입을 위한 리지스트마스크의 형성단계를 제거할 수 있게된다는 데 있다.
이제 본 발명의 제 3실시예를 설명하겠다.
본 실시예에서는 두개의 폴리실리콘층으로 부터의 불순물확산에 의하여 베이스영역과 에미터영역이 자기정렬방식으로 형성되는 소위 더블폴리실리콘베이스/에미터 자기정렬구조가 단지 V-NPNTr을 위해서만 채택되고, 반면에 V-PNPTr의 에미터영역과 베이스영역은 소위 싱글폴리실리콘구조에 의해 제 2폴리실리콘층으로 부터의 불순물확산에 의해 역배열방식으로 형성된다. 본 실시예의 상보형 바이폴라 트랜지스터IC를 위한 제조공정을 제 5A도 부터 제 5I도를 참조하면서 설명하겠다. 먼저의 실시예와 공통되는 부분에 대해서는 약술하고 기판이나 층들의 부호중 먼저의 실시예와 같은 것은 같은 부호를 사용하겠다.
본 공정에서 p+채널스톱층(43ISO)과 매입콜렉터영역(43C)의 형성까지의 공정은 제 1실시예와 같은 방법으로 수행되고, V-PNPTr의 베이스/에미터형성영역에 대응하는 개구(82)를 가지는 리지스트마스크(81)가 제 5A도에서 도시된 바와같이 형성된다.
그다음 n형베이스영역(83B)을 형성하기 위하여 개구(82)를 통하여 비소가 이온주입된다. 이온주입조건으로는 이온가속에너지와 양이 각각 20-100keV와 1×1013-14/cm2으로 설정된다.
그 다음, 제 5B도에 도시한 바와같이 층간절연막(44)이 기판전면상에 입혀지고 패턴되며, 제 1폴리실리콘층(45)이 상기의 제 1실시예와 같이 기판전면상에 입혀진다. 이어서, 제 1폴리실리콘층(45)의 전면상에 붕소(BF2)가 이온주입된다.
그 다음, 제 5C도에 도시한 바와같이, SiO2층간절연막이(50) 기판전면상에 피착되고 V-NPNTr의 베이스/에미터형성영역에 대응하는 개구(85)를 가지는 리지스트마스크(84)가 형성되었다.
그 다음, 제 5D도에 도시한 바와같이, V-NPNTr의 베이스/에미터형성영역안에 윈도우가 형성되었고, V-NPNTr의 p형인트린식베이스영역을 형성하기위한 개구를 통하여 붕소가 이온주입되었다. 이 이온주입에 이어서 n+페데스탈영역(56)을 형성하기 위하여 도시되지 않은 방법에 의해 인이온주입이 수행되었다.
그 다음, 제 5E도에 도시한 바와같이, 측벽형성SiO2가 기판전면상에 입혀지고 V-NPNTr의 p+형그래프트베이스영역(62GBn)과 V-PNPTr의 p+형콜렉터접촉영역(62C)을 동시에 형성하기 위하여 어닐링이 수행되었다. SiO2는 그 다음 측벽(61)을 형성하도록 에치백되었다.
그 다음, V-PNPTr의 에미터형성영역과 베이스접촉전극형성영역을 마주보는 접촉구를 형성하도록 SiO2층간절연막(50,44)안에 개구(87)를 가지는 리지스트마스크(86)가 형성되었다.
그 다음, 제 5F도에 도시한 바와같이, 접촉구를 형성하기 위해 SiO2층간절연막(50,44)이 개구(87)을 통하여 드라이에치되었다.
그 다음, 제 2폴리실리콘층(88)은 기판전면상에 피착되었다. 그 다음, p형불순물을 제 2폴리실리콘층(88)안의 제 5H도에서 부호(88Ep)로 표시된 곳으로 후에 V-PNPTr의 에미터접촉전극이 될 영역안으로 도입시키기 위하여, 개구(90)를 가지는 리지스트마스크(89)가 붕소이온주입을 수행하도록 제 2폴리실리콘층(88)상에 형성되었다.
그 다음, 제 5G도에 도시한 바와같이, n형불순물을 제 2폴리실리콘층(88)안의 제 5H도에서 부호(88Ep)로 표시된 후에 V-NPNTr의 에미터접촉전극이 될 영역안으로 도입시키기 위하여, 개구(90)를 가지는 리지스트마스크(89)가 붕소이온주입을 수행하도록 제 2폴리실리콘층(88)상에 형성되었다.
그 다음, 제 5G도에 도시한 바와같이, n형불순물을 후에 제 5H도의 에미터접촉전극(88En)과 제 5H도의 부호(88Ep)로 표시된 V-PNPTr의 베이스접촉전극이 될 영역안으로 도입시키기 위하여, 비소가 제 2폴리실리콘층(88)안으로 이온주입되었다.
제 5H도에 도시한 바와같이, 제 2폴리실리콘층(88)은 V-NPNTr의 에미터접촉전극(88En)과 V-PNPTr의 에미터접촉전극(88Ep) 및 베이스접촉전극(88Ep)을 형성하도록 패턴되었다. 그 다음, 기판전면은 SiO2층간절연막(93)으로 입혀지고, V-PNPTr의 n+형에미터영역(66En)과 V-NPNTr의 p+에미터 영역(66Ep) 및 n+에미터전극(66Ep)를 동시에 형성하도록 어닐링이 수행되었다.
그 다음, 제 5I도에 도시한 바와같이 Al-계층된막에 의해 각 전극들이 형성되는 것과 동시에 SiO2층간절연막(93, 50)안에 접촉구가 형성되었다.
본 실시예에서, n형매입분리영역(36)과 p+형매입콜렉터영역(43C)을 억제함으로써 n형에피텍셜층(37)이 유사하게 두께가 줄어들 수 있다. 본 실시예의 장점은 자기정렬구조가 포토마스크의 수와 공정단계수를 줄이기 위하여 V-PNPTr의 베이스/에미터영역에 응용되지 않았다는 데 있다.
본 발명이 비록 세가지 실시예를 참조하여 설명되었으나, 본 발명은 이러한 실시예에 국한되지 않고 IC구조들의 디자인규칙과 공정조건 및 세부적인 것과 연결되어 적절히 변형되어질 수 있다.
본 발명의 제 4실시예가 설명된다.
본 실시예에서는 두 폴리실리콘층으로부터의 불순물확산에 의하여 자기정렬방식으로 베이스영역과 에미터영역이 형성되는 소위 더블폴리실리콘베이스/에미터자기정렬구조가 단지 V-NPNTr을 위하여 채택되고, 반면에 V-PNPTr의 에미터영역과 콜렉터접촉영역은 소위 싱글폴리실리콘구조에 의해 제 2의 폴리실리콘층으로부터의 불순물확산에 의해 형성된다. 본 실시예의 상보형 바이폴라 트랜지스터IC의 제조공정을 제 6A도 부터 제 6H도 까지를 참조하여 설명하겠다. 먼저의 실시예와 공통되는 부분에 대해서는 약술하고 기판이나 층들의 부호중 먼저의 실시예와 같은 것은 같은 부호를 사용하겠다.
본 공정에서 p+채널스톱층(43ISO)과 매입콜렉터영역(43C)의 형성까지의 공정은 제 1실시예와 같은 방법으로 수행되고, V-PNPTr의 베이스/에미터형성영역에 대응하는 개구(82)를 가지는 리지스트마스크(81)가 제 6A도에서 도시된 바와같이 형성된다.
그 다음, n형베이스영역(83B)을 형성하기 위하여 개구(82)를 통하여 인이 이온주입된다. 이온주입조건으로는 이온가속에너지와 양이 각각 100-200keV와 1×1013-14/cm2 으로 설정된다.
그 다음, 제 6B도에 도시한 바와같이, V-PNPTr의 베이스접촉영역과 대응하는 개구(91)를 가지는 리지스트마스크(90)가 형성되었고 n+그래프트베이스영역(66GB)을 형성하도록 개구(91)를 통하여 비소가 이온주입되었다. 이온주입의 조건으로 이온가속에너지와 양은 각각 20-100keV와 1×1015-16/cm2 으로 설정되었다.
그 다음, 제 6C도에 도시한 바와같이, SiO2층간절연막(44)이 기판전면상에 피착되고 패턴되며 제 1실시예에서와 같이 제 1폴리실리콘층(45)은 기판전면상에 피착되었다. 그 다음, 붕소(BF2 +)가 제 1폴리실리콘층(45)의 전면상에 이온주입되었다.
그 다음, 제 1폴리실리콘층(45)은 제 6D도에 도시한 바와같이 V-NPNTr의 베이스접촉영역(45Bn)과 V-PNPTr의 콜렉터접촉전극(45Cp)과 에미터접촉전극(45Ep)을 형성하도록 패턴되었다. 그 다음, SiO2층간절연막(50)은 기판전면상에 피착되었고 V-NPNTr의 베이스에미터형성영역에 대응하는 개구(85)를 가지는 리지스트마스크(84)가 형성되었다.
그 다음, 제 6E도에 도시한 바와같이, V-NPNTr의 베이스-에미터형성영역에 윈도우가 형성되었고, V-NPNTr의 p형인트린식베이스영역(55IB)을 형성하도록 붕소이온 이식이 수행되었다. 인이온은 n+형페데스탈영역(56)을 형성하도록 연속하여 주입되었다.
그 다음, 제 6F도에 도시한 바와같이, 측벽형성SiO2막이 기판전체위에 피착되었고 V-NPNTr의 p+그래프트베이스영역(62GBn)과 V-PNPTr의 p+형 콜렉터접촉영역(62C)을 동시에 형성하도록 어닐링이 수행되었다. SiO2는 또한 측벽(61)을 형성하기 위하여 에치백되었다.
그 다음, 제 2폴리실리콘층(88)이 기판전면상에 피착되었다. 그 다음, 비소가 V-NPNTr의 에미터영역을 형성하도록 제 2폴리실리콘층(88)의 전면상으로 이온주입된다.
그 다음, 제 6G도에 도시한 바와같이, 제 2폴리실리콘층(88)은 V-NPNTr의 에미터접촉전극을 형성하도록 패턴되었다. 그 다음, 기판전면은 SiO2층간절연막(93)으로 입혀지고 V-NPNTr의 n+에미터영역(66En)을 형성하도록 어닐링이 수행되었다.
그 다음, 제 6H도에 도시한 바와같이, SiO2층간절연막(93, 50)은 접촉구를 형성하도록 드라이에치되고 각 전극들은 상기 제 1실시예에서와 같이 알루미늄계 층된막들에 의해 형성되었다.
본 실시예에서, n형에피텍셜층(37)은 n형매입분리영역(36)과 p+매입콜렉터영역(43C)으로 부터의 상향확산을 억제함으로써 유사하게 두께가 줄어들 수 있다.
본 실시예의 장점은 포토마스크의 수와 공정단계수의 감소를 위하여 V-PNPTr의 에미터영역과 V-NPNTr의 베이스접촉영역이 동시에 형성된다는 데 있다.
본 발명이 비록 네 실시예를 참조하여 설명되었으나, 본 발명은 이러한 실시예에 국한되지 않고 예를들면 V-NPNTr의 p+형그래프트베이스영역과 V-PNPTr의 에미터영역은 이온주입에 의해 동시에 형성될 수도 있다. 더욱이 IC구조들의 디자인규칙과 공정조건 및 세부적인 것과 연결되어 본 발명은 적절히 변형되어질 수 있다.
제 1도는 종래방법에 의해 제조된 상보형 바이폴라트랜지스터의 전형적 구조를 나타내는 단면도이다.
제 2도는 종래의 상보형 바이폴라트랜지스터의 V-PNPTr에서의 불순도 프로필을 나타낸다.
제 3A도 부터 제 3N도는 본발명의 제 1실시예를 나타낸다.
제 3A도는 본 발명에 따라 상보적 바이폴라트랜지스터의 생산과정에서, P형 Si기판에 V-NPNTr의 n+형의 매입 콜렉터영역을 형성시킨후 이온 주입 방법에 의해 V-PNPTr의 n형의 매입분리영역이 형성되는 것을 나타내는 모식적 단면도이다.
제 3B도는 제 3A도의 Si기판상에 n형 에피텍셜층을 형성하고 이어서 LOCOS방법에 의해 소자분리영역이 형성되는 상태를 보여주는 모식적단면도이다.
제 3C도는 제 3B도의 n형 에피텍셜층위에 V-NPNTr의 콜렉터접촉영역이 형성되고, 기판표면이 평편화되는 상태를 나타내는 모식적 단면도이다.
제 3D도는 V-NPNTr의 채널스톱층과 V-PNPTr의 매입 콜렉터영역이 이온주입 방법에 의해 기판에 형성되는 상태를 나타내는 모식적 단면도이다.
제 3E도는 SiO2층간 절연막이 패턴되고, 전표면에 제 1폴리실리콘층을 피착시키고, 제 3D도의 기판상에 제 1폴리실리콘층안으로 P형불순물들을 선택적으로 도입시키는 상태를 나타내는 모식적 단면도이다.
제 3F도는 제 3E도의 제 1폴리실리콘층의 나머지 영역에 n형 불순물을 선택적으로 도입시키는 상태를 나타내는 모식적 단면도이다.
제 3G도는 제 1 폴리실리콘층을 패턴화함으로써 각 접촉전극이 형성되고,SiO2층간 절연막의 전면에 SiO2층간 절연막이 피착되고, 에미터 윈도우를 형성하기 위하여 리지스트마스크가 형성되는 상태를 나타내는 모식적 단면도이다.
제 3H도는 기판상에 에미터윈도우가 개구되고, V-NPNTr의 베이스영역과 페데스탈영역이 이온주입에 의해 형성되는 상태를 나타내는 모식적 단면도이다.
제 3I도는 제 3H도의 기판으로 V-PNPTr의 베이스영역과 그 바로아래의페데스탈영역이 이온주입에 의해 형성되는 상태를 나타내는 모식적 단면도이다.
제 3J도는 그래프트베이스영역과 콜렉터접촉영역이 제 3I도의 각 접촉전극의 폴리실리콘층으로부터 불순물확산에 의해 형성되고 측면은 에치백에의해 형성되는 상태를 나타내는 모식적 단면도이다.
제 3K도는 제 2폴리실리콘층이 제 2폴리실리콘층 전면에 피착되고, n형 불순물이 제 3J도의 기판상에 선택적으로 주입되는 상태를 나타내는 모식적 단면도이다.
제 3L도는 제 3K도의 제 2폴리실리콘층안으로 n형 불순물의 선택적 이온주입 후 에미터전극이 패턴닝에의해 형성되고 에미터영역이 불순물확산에 의해 형성되는 상태를 나타내는 모식적 단면도이다.
제 3M도는 제 3L도의 SiO2층간절연막이 패턴되고 상부메탈라이제이션이 형성되는 상태를 나타내는 모식적 단면도이다.
제 3N도는 상보형 바이폴라트랜지스터 IC내의 V-PNPTr내의 불순물 프로필을 보여준다.
제 4A도 부터 4F도는 본 발명의 제 2실시예를 보여준다.
제 4A도는 본 발명에 따라 상보적 바이폴라트랜지스터의 생산과정에서, P형 Si기판상에 V-NPNTr을 위한 n+형의 매입 콜렉터영역과 V-PNPTr을 위한 n형의 매입 분리영역이 형성되고, n형 에피텍셜층이 형성되고, 소자분리영역이 형성되며, 기판이 평편화되는 상태를 순서대로 보여주는 모식적 단면도이다.
제 4B도는 제 4A도의 기판에 채널스톱영역과 매입 콜렉터영역을 형성한 후, 기판위에 SiO2층간절연막이 패턴되고, 기판전면위에 제 1폴리실리콘층이 피착된 후 제 1폴리실리콘층안으로 p형 불순물이 선택적으로 도입되는 상태를 나타내는 모식적 단면도이다.
제 4C도는 제 4B도의 제 1폴리실리콘층의 나머지 영역안으로 n형 불순물이 선택적으로 도입되는 상태를 나타내는 모식적 단면도이다.
제 4D도는 각 접촉전극이 제 1폴리실리콘층을 패터닝함으로써 형성되고 SiO2층간절연막으로 코팅되고, 에미터윈도우를 형성하기위한 리지스트마스크가 형성되는 상태를 나타내는 모식적 단면도이다.
제 4E도는 제 4D도의 기판에, 이온주입에 의해 베이스영역이 형성되고, 측벽을 형성하기 위한 SiO2막이 기판 전면위에 코팅되고, 그래프트베이스영역과 콜렉터접촉영역이 각 접촉전극으로부터 확산불순물에 의해 형성되고, 측벽이 SiO2막의 에치백에 의해 형성된 상태를 나타내는 모식적 단면도이다.
제 4F도는 제 4E도의 기판상에 제 2폴리실리콘층이 기판전면에 피착되고, 에미터영역이 제 2폴리실리콘층으로부터 불순물의 확산에 의해 형성되고, 접촉구가 SiO2층간 절연막을 패턴닝함으로써 형성되고, 상부메탈라이제이션이 형성된 상태를 나타내는 모식적 단면도이다.
제 5A도 부터 제 5H도는 본 발명의 제 3실시예를 나타낸다.
제 5A도는 본 발명에 따라 V-PNPTr의 채널스톱영역과 매입콜렉터영역의 형성후에 베이스영역이 기판의 V-PNPTr형성영역안으로의 선택적 이온주입에 의해 형성되는 상보형 바이폴라트랜지스터의 제조공정의 상태를 나타내는 모식적 단면도이다.
제 5B도는 제 5A도의 기판위에 SiO2층간절연막이 패턴되고, 제 1폴리실리콘이 기판전면위에 피착되고, p형 불순물이 제 1폴리실리콘층으로 도입되는 상태를 나타내는 모식적 단면도이다.
제 5C도는 제 5B도의 제 1폴리실리콘층의 패터닝에 의한 각 접촉전극의 형성, SiO2층간절연막의 피착 및 에미터 윈도우용의 리지스트 마스크를 형성하는 상태를 나타내는 모식적 단면도이다.
제 5D도는 제 5C도의 기판위에 V-NPNTr을 위한 에미터윈도우가 형성되고,V-NPNTr을 위한 인트린식베이스영역과 페데스탈영역이 이온주입에 의해 형성된 것을 나타내는 모식적 단면도이다.
제 5E도는 제 5D도의 기판상에 측벽형성SiO2막의 피착후, 그래프트베이스영역과 콜렉터접촉영역이 각 접촉전극으로부터의 불순물확산에 의해 형성되고, 측벽이 SiO2막의 에치백에 의해 형성되고, 리지스트마스크가 V-PNPTr의 에미터/베이스 윈도우를 형성하기 위하여 형성되는 상태를 나타내는 모식적 단면도이다.
제 5F도는 제 5E도의 SiO2층간절연막을 에칭함으로써 에미터/베이스 윈도우가 형성되고, 제 2폴리실리콘층이 전면에 피착되고, p형 불순물이 V-PNPTr에미터형성영역으로 선택적으로 도입되는 상태를 나타내는 모식적 단면도이다.
제 5G도는 제 5F도의 제 2폴리실리콘층의 나머지영역안으로 n형불순물이선택적으로 도입되는 상태를 나타내는 모식적 단면도이다.
제 5H도는 제 5G도의 제 2폴리실리콘층이 패턴되고, SiO2층간절연막이 기판전면 위에 피착되고, V-NPNTr의 에미터영역과 V-PNPTr의 에미터 및 베이스영역이 어닐링에 의해 형성되는 상태를 나타내는 모식적 단면도이다.
제 5I도는 접촉구가 제 5H도의 SiO2층간절연막의 패턴닝에 의해 형성되고, 상층금속화가 형성된 상태를 나타내는 모식적 단면도이다.
제 6A도 부터 제 6H도는 본 발명의 제 4실시예를 나타낸다.
제 6A도는 기판상에 채널스톱영역과 매입 콜렉터영역이 형성된 후 기판의 V-PNPTr형성영역에 선택적 이온주입함으로써 베이스영역이 형성되는 본 발명에 따른 상보형 바이폴라트랜지스터의 제조공정을 나타내는 모식적 단면도이다.
제 6B도는 그래프트베이스영역이 기판의 V-PNPTr형성영역안으로 선택적으로 이온주입됨으로써 형성되는 상태를 나타내는 모식적 단면도이다.
제 6C도는 제 6B도의 기판위에 SiO2층간절연막이 패턴되고, 제 1폴리실리콘층이 형성되고, n형불순물이 제 1실리콘층안으로 도입되는 상태를 나타내는 모식적 단면도이다.
제 6D도는 각 접촉전극이 제 6C도의 제 1폴리실리콘층을 패턴닝함으로써 형성되고, SiO2층간절연막이 기판전면에 피착되고, 에미터 윈도우를 형성하기 위한 리지스트마스크가 형성되는 상태를 나타내는 모식적 단면도이다.
제 6E도는 V-NPNTr을 위한 에미터윈도우가 제 6D도의 기판위에 형성되고, V-NPNTr을 위한 인트린식베이스영역과 페데스탈영역이 이온주입에 의해 형성되는 상태를 나타내는 모식적 단면도이다.
제 6F도는 제 6E도의 기판전면상을 측벽형성을 위하여 SiO2로 피착시킨후 그래프트베이스영역과 에미터영역과 콜렉터접촉영역이 각 접촉전극으로부터의 불순물의 확산에 의해 형성되고, 측벽이 SiO2막의 에치백에 의해 형성되고, 제 2폴리실리콘층이 기판 전면상에 형성되고, 전표면으로 n형불순물이 도입되는 상태를 나타내는 모식적 단면도이다.
제 6G도는 제 2폴리실리콘층이 패턴되고, SiO2층간절연막이 피착되고, V-NPNTr의 에미터영역이 어닐링으로형성되는 상태를 나타내는 모식적 단면도이다.
제 6H도는 접촉구가 SiO2층간절연막을 패터닝함으로써 형성되고, 상층금속화가 형성되는 상태를 나타내는 모식적 단면도이다.
* 도면의 주요부분에 대한 부호설명
1. p형기판 2. n형매입분리 영역
3. n+형 매입콜렉터 5. 에피텍셜층
6. p형웰 7. 소자분리영역
8. V-PNPTr의 콜렉터 접촉영역 9. n+형 콜렉터 접촉영역
10. 베이스영역 11. n+형 베이스영역
13. SiO2층간 절연층 16. SiO2층간 절연막
4ISO 하부측 채널스톱층 8ISO. 상부측 채널스톱층
31. p형 Si기판 32. 매입콜렉터영역
33. SiO2막 34. 리지스트 마스크
35. 개구 36. n형 매입분리영역
37. n형 에피텍셜층 39. 소자분리영역
40C. n+형 콜렉터접촉영역 41. 레지스트 마스크
42. 개구 43C. 매입콜렉터영역
43ISO. V-NPNTr의 채널스톱영역 44. 층간절연막
45. 제 1폴리실리콘층 46. 리지스트 마스크
60. p+형 페데스탈영역 61. 측벽
63. 제 2폴리실리콘층

Claims (48)

  1. 서로 전기적으로 절연된 제 1형태의 제 1버티컬바이폴라트랜지스터와 제 2형태의 제 2버티컬바이폴라트랜지스터가 형성된 상보형 트랜지스터를 포함하며,
    소정의 도전형을 가지는 반도체 기판상에, 상기 반도체 기판과 반대의 도전형의 에퍼택셜층이 형성되며,
    상기 반도체 기판과 상기 에피택셜층의 경계영역에,
    상기 제 1형태의 제 1버티컬바이폴라트랜지스터의 상기 반도체 기판과 반대의 도전형의 매입콜렉터영역과,
    상기 제 2형태의 제 2버티컬바이폴라트랜지스터의 상기 반도체 기판과 반대의 도전형의 매입분리영역이 상기 에피택셜층의 소자분리영역을 통해 형성되며,
    상기 제 2형태의 제 2버티컬바이폴라트랜지스터의 매입분리영역상에, 상기 제 2형태의 제 2버티컬바이폴라트랜지스터의 상기 반도체 기판과 동일한 도전형의 매입콜렉터영역이 형성되는 반도체소자 제조방법에 있어서,
    상기 제 1형태의 제 1버티컬바이폴라트랜지스터의 매입콜렉터영역을 형성한 후, 상기 제 2형태의 제 2버티컬바이폴라트랜지스터의 매입분리영역을 형성하고,
    상기 제 2형태의 제 2버티컬바이폴라트랜지스터의 매입분리영역을 형성한 후에 상기 에피택셜층을 형성하고,
    상기 에피택셜층에, 상기 소자분리영역을 형성한 후, 상기 제 2형태의 제 2버티컬바이폴라트랜지스터의 매입콜렉터영역을 형성하는 반도체소자 제조방법.
  2. 제 1항에 있어서,
    이온주입법에 의해, 상기 제 2버티컬바이폴라트랜지스터가 형성되는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1항에 있어서,
    상기 제 2버티컬바이폴라트랜지스터의 상기 매입분리영역은 이온주입법에 의해 불순물을 주입시킴으로써 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 1항에 있어서,
    상기 제 2버티컬바이폴라트랜지스터의 매입콜렉터영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 4항에 있어서,
    매입콜랙터영역과 채널스톱영역내에 동시에 불순물을 주입시킴으로써 상기 제 2버티컬바이폴라트랜지스터의 상기 매입콜렉터영역은 채널스톱영역과 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 1항에 있어서,
    상기 제 1버티컬바이폴라트랜지스터의 그래프트베이스영역과 상기 제 2버티컬바이폴라트랜지스터의 콜렉터접촉영역이 이온이 주입된 불순물의 확산에 의해 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 1항에 있어서,
    상기 제 1버티컬 바이폴라트랜지스터의 그래프트베이스영역과 상기 제 2버티컬바이폴라 트랜지스터의 그래프트베이스영역이 이온이 주입된 불순물의 확산에 의해 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  8. 제 1항에 있어서,
    상기 제 1버티컬바이폴라트랜지스터가 V-NPN트랜지스터이고 상기 제 2버티컬바이폴라 트랜지스터가 V-PNP트랜지스터이며 상기 반도체 기판이 P형 반도체 기판인 것을 특징으로 하는 반도체소자 제조방법.
  9. 서로 전기적으로 절연된 버티컬 NPN트랜지스터와 버티컬 PNP트랜지스터가 형성된 p형 반도체 기판상에,
    상기 p형 반도체 기판과 반대의 도전형의 에피택셜층이 형성되며,
    상기 p형 반도체 기판과 상기 에피택셜층의 경계영역에,
    상기 버티컬 NPN트랜지스터의 상기 p형 반도체 기판과 반대의 도전형의 매입콜렉터영역과,
    상기 버티컬 PNP트랜지스터의 상기 p형 반도체 기판과 반대의 도전형의 매입분리영역이 상기 에피택셜층의 소자분리영역을 통해 형성되며,
    상기 버티컬 PNP트랜지스터의 매입분리영역상에, 상기 버티컬 PNP트랜지스터의 상기 반도체 기판과 동일한 도전형의 매입콜렉터영역이 형성되는 반도체 소자에 있어서,
    상기 버티컬 PNP트랜지스터의 n형 매입분리영역은, 상기 버티컬 NPN트랜지스터의 n+형 매입콜렉터영역의 형성 이후에 고-에너지 이온주입법에 의해 형성되며,
    상기 버티컬 PNP트랜지스터의 p+형 매입콜렉터영역은, 그 위의 n형 에피텍셜층과 상기 n형 에피텍셜층에 형성된 소자분리영역의 형성 이후에 형성됨으로써 상기 n형 에피텍셜층의 두께가 요구된 최소값에 최적의 조건이 되는 것을 특징으로 하여 구성된 반도체소자.
  10. 서로 전기적으로 절연된 버티컬 NPN트랜지스터와 버티컬 PNP트랜지스터가 p형 반도체 기판에,
    상기 p형 반도체 기판과 반대의 도전형의 에피택셜층이 형성되며,
    상기 p형 반도체 기판과 상기 에피택셜층의 경계영역에,
    상기 버티컬 NPN트랜지스터의 상기 p형 반도체 기판과 반대의 도전형의 매입콜렉터 영역과,
    상기 버티컬 PNP트랜지스터의 상기 p형 반도체 기판과 반대의 도전형의 매입분리영역이 상기 에피택셜층의 소자분리영역을 통해 형성되며,
    상기 버티컬 PNP트랜지스터의 매입분리영역상에, 상기 버티컬 PNP트랜지스터의 상기 p형 반도체 기판과 동일한 도전형의 매입콜렉터영역이 형성되는 반도체 소자에 있어서,
    상기 버티컬 PNP트랜지스터의 n형 매입분리영역은, 상기 버티컬 NPN트랜지스터의 n+형 매입콜렉터영역의 형성에 앞서 고에너지이온주입법에 의해 형성되며,
    상기 버티컬 PNP트랜지스터의 p+형 매입콜렉터영역은, 그 위의 에피텍셜층과 상기 에피텍셜층에 형성된 소자분리영역의 형성 이후에 형성됨으로써 상기 n형 에피텍셜층의 두께가 요구된 최소값에 최적의 조건이 되는 것을 특징으로 하여 구성된 반도체소자.
  11. 제 8항에 있어서,
    상기 버티컬 PNP트랜지스터의 n형 매입분리영역은 상기 버티컬 NPN트랜지스터의 n+형 매입콜렉터영역의 형성에 앞서 고에너지 이온주입법에 의해 형성되며, 상기 버티컬 PNP트랜지스터의 p+형 매입콜렉터영역은 그위의 에피텍셜층과 상기 에피텍셜층에 형성된 소자분리영역의 형성이후에 형성됨으로써 상기 n형 에피텍셜층의 두께가 요구된 최소값에 최적의 조건이 되는 것을 특징으로 하는 반도체소자 제조방법.
  12. 제 9항에 있어서,
    이온주입은 300keV 이상의 이온가속에너지에서 수행되는 것을 특징으로 하는 반도체소자.
  13. 제 9항에 있어서,
    이온주입은 0.4㎛이상의 투영범위로 수행되는 것을 특징으로 하는 반도체소자.
  14. 트랜지스터가 반도체 기판으로부터 전기적으로 절연되도록 동일한 상기 반도체 기판상에 버티컬 NPN트랜지스터(V-NPN)와 버티컬 PNP트랜지스터(V-PNP)가 형성되며,
    상기 반도체 기판과 반대의 도전형의 에피택셜층이 형성되며,
    상기 반도체 기판과 상기 에피택셜층의 경계영역에,
    상기 버티컬 NPN트랜지스터의 상기 반도체 기판과 반대의 도전형의 매입콜렉터영역과,
    상기 버티컬 PNP트랜지스터의 상기 반도체 기판과 반대의 도전형의 매입분리영역이 상기 에피택셜층의 소자분리영역을 통해 형성되며,
    상기 버티컬 PNP트랜지스터의 매입분리영역상에, 상기 버티컬 PNP트랜지스터의 상기 반도체 기판과 동일한 도전형의 매입콜렉터영역이 형성되는 반도체 소자 제조방법에 있어서,
    p형 기판내에 버티컬 NPN트랜지스터의 n형 매입콜렉터영역을 형성하는 단계와,
    상기 p형 기판내에 버티컬 PNP트랜지스터의 n형 매입분리영역을 형성하는 단계와,
    상기 p형 기판내에 n형 에피택셜층을 형성하는 단계와, 상기 기판내에 소자분리영역을 형성하는 단계와,
    그 후에, 동시에 상기 기판내에 상기 V-PNP트랜지스터의 p형 채널스톱영역과 p형 매입콜렉터영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  15. 제 14항에 있어서,
    이온주입법으로 상기 V-PNP트랜지스터의 상기 n형 매입분리영역을 형성하는 단계와,
    상기 소자분리영역을 형성하기 전에 n형 에피텍셜층을 형성하고, 그 후 동시에, 이온주입법으로 상기 V-PNP트랜지스터의 상기 p형 채널스톱영역과 상기 p형 매입콜렉터영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  16. 제 14항에 있어서,
    Sb의 가스상확산법(gas phase diffusion)으로 상기 p형 기판내의 상기 V-NPN트랜지스터의 n형 매입콜렉터영역을 형성하는 단계와,
    인 이온주입법으로 상기 V-PNP트랜지스터의 상기 n형 매입분리영역을 형성하는 단계와,
    상기 소자분리영역을 형성하는 단계와,
    그 후에, 붕소 이온주입에 의해 상기 V-PNP 트랜지스터의 상기 p형 채널 스톱영역과 상기 p형 매입콜렉터영역과 콜렉터접촉영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  17. 제 14항에 있어서,
    상기 V-NPN트랜지스터의 p형그래프트베이스영역이 상기 V-PNP트랜지스터의 콜렉터접촉영역과 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  18. 제 17항에 있어서,
    상기 V-PNP트랜지스터의 n형그래프트베이스영역과 상기 V-NPN트랜지스터의 p형 그래프트베이스영역이 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  19. 제 18항에 있어서,
    상기 p형 기판내에 상기 V-NPN트랜지스터의 n형매입콜렉터영역을 형성하는 단계와,
    상기 V-PNP트랜지스터의 상기 n형매입분리영역을 형성하는 단계와,
    n형에피텍셜층을 형성하는 단계와,
    상기 소자분리영역을 형성하는 단계와,
    상기 V-PNP트랜지스터의 상기 p형채널스톱영역과 상기 매입콜렉터영역을 동시에 형성하고 그 후에 상기 V-NPN트랜지스터의 상기 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 상기 콜렉터접촉영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  20. 제 17항에 있어서,
    상기 V-PNP트랜지스터의 n형그래프트베이스영역의 형성이 상기 V-NPN트랜지스터의 상기 p형 그래프트베이스영역과 상기 V-NPN트랜지스터의 상기 콜렉터 접촉영역의 형성과 동시에 이루거지는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  21. 제 17항에 있어서,
    Sb의 가스상확산법에 의해 상기 V-NPN트랜지스터의 n형매입 콜렉터영역을 상기 p형 기판상에 형성하는 단계와,
    이온주입에 의해 상기 V-PNP트랜지스터의 n형매입분리영역을 형성하는 단계와,
    n형에피텍셜층을 형성하는 단계와,
    소자분리영역을 형성하는 단계와,
    상기 V-PNP트랜지스터의 상기 p형채널스톱영역과 상기 매입콜렉터영역을 동시에 형성하는 단계와,
    그 후에 상기 V-NPN트랜지스터의 상기 p형 그래프트베이스영역과 상기 V-PNP트랜지스터의 상기 콜렉터접촉영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  22. 제 17항에 있어서,
    이온 주입된 불순물의 확산에 의해 상기 V-NPN트랜지스터의 상기 p형그래프트베이스영역과 V-PNP트랜지스터의 n형 그래프트베이스영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  23. 제 17항에 있어서,
    Sb의 가스상확산에 의해 상기 p형기판내에 상기 V-NPN트랜지스터의 n형매입콜렉터영역을 형성하는 단계와,
    인의 이온주입에 의해 V-PNP트랜지스터의 n형매입분리영역을 형성하는 단계와,
    상기 소자분리영역을 형성하는 단계와,
    붕소의 이온주입에 의해 상기 V-PNP트랜지스터의 상기 p형채널스톱영역과 상기 p형매입콜렉터영역을 동시에 형성하는 단계와,
    그 후에, 상기 V-NPN트랜지스터의 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 콜렉터접촉영역을 이온주입된 붕소의 확산에 의해 의해 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  24. 제 17항에 있어서,
    상기 V-PNP트랜지스터의 에미터접촉전극은 붕소의 이온주입에 의해 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  25. 제 17항에 있어서,
    상기 p형기판내에 상기 V-NPN트랜지스터의 상기 n형매입콜렉터영역을 형성하는 단계와,
    이온주입에 의해 상기 V-PNP트랜지스터의 상기 n형매입분리영역을 형성하는 단계와,
    상기 소자분리영역을 형성하는 단계와,
    상기 V-PNP트랜지스터의 상기 p형채널스톱영역 및 상기 P형 매입콜렉터영역을 이온주입에 의해 동시에 형성하는 단계와,
    그 이후에 불순물 확산에 의해 p형폴리실리콘 또는 폴리사이드로부터 상기 V-PNP트랜지스터의 p형 콜렉터접촉영역과 상기 V-NPN트랜지스터의 p형그래프트베이스영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  26. 제 17항에 있어서,
    상기 V-NPN트랜지스터의 상기 p형그래프트베이스영역은 p형폴리실리콘 또는 폴리사이드로부터 불순물확산에 의해 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  27. 제 17항에 있어서,
    상기 p형기판내에 Sb의 고체층확산에 의해 상기 V-NPN트랜지스터의 n형매입콜렉터영역을 형성하는 단계와,
    인의 이온주입에 의해 상기 V-PNP트랜지스터의 상기 n형매입분리영역을 형성하는 단계와,
    상기 소자분리영역을 형성하는 단계와, 상기 V-PNP 트랜지스터의 상기 p형채널스톱영역 및 상기 매입콜렉터영역을 붕소의 이온주입에 의해 동시에 형성하는 단계와,
    그 이후에 p형폴리실리콘 또는 폴리사이드로부터 붕소확산에 의해 상기 V-PNP트랜지스터의 상기 콜렉터접촉영역과 상기 V-NPN 트랜지스터의 상기 p형그래프트베이스영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  28. 제 17항에 있어서,
    상기 V-NPN트랜지스터의 상기 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 n형그래프트베이스영역이 p형폴리실리콘 또는 폴리사이드로부터 도펀트(dopant) 확산에 의해 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  29. 제 17항에 있어서,
    상기 V-PNP트랜지스터의 n형그래프트베이스영역이 상기 V-NPN트랜지스터의 상기 콜렉터접촉영역에 대응하는 것을 특징으로 하는 반도체소자 제조방법.
  30. 제 29항에 있어서,
    상기 p형기판내에 상기 V-NPN트랜지스터의 상기 n형매입콜렉터영역을 형성하는 단계와,
    상기 V-PNP트랜지스터의 상기 n형매입분리영역을 형성하는 단계와, n형에피텍셜층을 형성하는 단계와,
    상기 소자분리영역을 형성하는 단계와,
    이온주입에 의해 상기 V-PNP트랜지스터의 상기 p형채널스톱영역및 상기 n형매입콜렉터영역을 동시에 형성하는 단계와,
    그 이후에 상기 V-NPN트랜지스터의 상기 p형그래프트베이스영역 및 상기 V-PNP트랜지스터의 상기 콜렉터접촉영역과 상기 V-PNP트랜지스터의 n형그래프트베이스영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  31. 제 30항에 있어서,
    상기 V-NPN트랜지스터의 에미터영역과 상기 V-PNP트랜지스터의 에미터영역을 각각 이온 주입된 불순물의 확산에 의해 동시에 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  32. 제 29항에 있어서,
    상기 p형기판내에 상기 V-NPN트랜지스터의 상기 n형매입콜렉터영역을 형성하는 단계와,
    이온주입에 의해 상기 V-PNP트랜지스터의 상기 n형매입분리영역을 형성하는 단계와,
    n형에피텍셜층을 형성하는 단계와,
    상기 소자분리영역을 형성하는 단계와,
    이온주입에 의해 상기 V-NPN 트랜지스터의 상기 p형채널스톱영역 및 상기 p형매입콜렉터영역을 동시에 형성하는 단계와,
    그 이후에 상기 V-NPN트랜지스터의 상기 p형그래프트베이스영역, 상기 V-PNP트랜지스터의 콜렉터접촉영역과 상기 V-PNP트랜지스터의 n형그래프트베이스영역을 이온 주입된 불순물확산에 의해 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  33. 제 29항에 있어서,
    상기 V-NPN트랜지스터의 상기 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 상기 n형그래프트베이스영역이 이온주입된 불순물 확산에 의해 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  34. 제 29항에 있어서,
    Sb의 가스상확산에 의해 상기 p형기판내에 상기 V-NPN트랜지스터의 상기 n형매입콜렉터영역을 형성하는 단계와,
    인의 이온주입에 의해 상기 V-PNP트랜지스터의 상기 n형매입분리영역을 형성하는 단계와,
    n형에피텍셜층을 형성하는 단계와,
    상기 소자분리영역을 형성하는 단계와,
    상기 V-/PNP트랜지스터의 상기 p형채널스톱영역과 상기 매입콜렉터영역을 붕소의 이온주입에 의해 동시에 형성하는 단계와,
    그 이후에, 상기 V-NPN트랜지스터의 p형그래프트베이스영역, 상기 V-PNP트랜지스터의 콜렉터접촉영역와 상기 V-PNP트랜지스터의 n형 그래프트베이스영역을 이온주입된 불순물의 확산에 의해 동시에 형성하는 단계와,
    그 이후에 비소 이온주입에 의해 상기 V-PNP트랜지스터의 n형그래프트베이스영역과 상기 V-NPN트랜지스터의 n형에미터접촉영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  35. 제 29항에 있어서,
    상기 V-NPN트랜지스터의 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 n형그래프트베이스는 이온이 주입된 불순물의 확산에 의해 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  36. 제 29항에 있어서,
    상기 p형기판내에 상기 V-NPN트랜지스터의 상기 n형매입콜렉터영역을 형성하는 단계와,
    이온주입에 의해 상기 V-PNP트랜지스터의 상기 n형매입분리영역을 상기 p형기판내에 형성하는 단계와,
    n형에피텍셜층을 형성하는 단계와,
    상기 소자분리영역을 형성하는 단계와,
    상기 V-PNP트랜지스터의 상기 p형채널스톱영역과 상기 매입콜렉터영역을 동시에 형성하는 단계와,
    그 이후에, p형폴리실리콘 또는 폴리사이드층으로부터의 확산에 의해 상기 V-PNP트랜지스터의 p형그래프트베이스영역과 상기 V-NPN트랜지스터의 n형그래프트베이스영역을 동시에 형성하는 단계와,
    n형폴리실리콘 또는 폴리사이드층으로부터의 확산에 의해 상기 V-PNP트랜지스터의 n형그래프트베이스영역과 상기 V-NPN트랜지스터의 콜랙터접촉영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  37. 제 29항에 있어서,
    상기 V-NPN트랜지스터의 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 n형그래프트베이스영역이 폴리실리콘 또는 폴리사이드층으로부터의 불순물 확산에 의해 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  38. 제 29항에 있어서,
    Sb의 고체층확산에 의해 상기 p형기판내에 상기 V-NPN트랜지스터의 상기 n형매입콜렉터영역을 형성하는 단계와,
    인이온주입에 의해 상기 V-PNP트랜지스터의 상기 소자분리영역을 형성하는 단계와,
    n형에피텍셜층을 형성하는 단계와,
    상기 소자분리영역을 형성하는 단계와,
    상기 p형채널스톱영역 및 상기 매입콜렉터영역을 붕소의 이온주입에 의해 동시에 형성하는 단계와,
    p형폴리실리콘 또는 폴리사이드층으로부터의 붕소확산에 의해 상기 V-NPN트랜지스터의 상기 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 상기 콜렉터접촉영역을 동시에 형성하는 단계와,
    그 이후에, 폴리실리콘 또는 폴리사이드층으로부터의 비소이온확산에 의해 상기 V-NPN트랜지스터의 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 콜렉터접촉영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  39. 제 29항에 있어서,
    상기 V-NPN트랜지스터의 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 n형그래프트베이스영역이 불순물확산에 의해 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  40. 제 29항에 있어서,
    상기 V-NPN트랜지스터와 상기 V-PNP트랜지스터가 더블폴리실리콘 에미터/베이스 자기정렬구조인 것을 특징으로 하는 반도체소자 제조방법.
  41. 동일 기판상에 형성된 V-NPN트랜지스터와 가지는 반도체소자를 제조하는 방법에 있어서,
    p형기판내에 상기 V-NPN트랜지스터의 n형매입콜렉터영역을 형성하는 단계와,
    이온주입에 의해 상기 V-PNP트랜지스터의 n형매입분리영역을 형성하는 단계와,
    n형에피텍셜층을 형성하는 단계와,
    소자분리영역을 형성하는 단계와,
    상기 V-NPN트랜지스터의 상기 n형 매입콜렉터영역과 접촉하는 n형매입콜렉터접촉영역을 형성하는 단계와,
    p형채널스톱영역을 형성하는 단계와,
    상기 V-PNP 트랜지스터의 p형 매입콜렉터영역을 형성하는 단계와,
    이온주입에 의해 상기 V-PNP 트랜지스터의 상기 p형 매입콜렉터영역과 접촉하는 매입콜렉터접촉영역을 형성하는 단계와,
    상기 V-NPN트랜지스터의 상기 n형 매입콜랙터영역에 인접한 상기 n형 에피텍셜층내에 p형 베이스영역을 형성하고, 상기 V-PNP트랜지스터의 상기 p형 매입콜랙터영역에 인접한 상기 n형 에피텍셜층내에 n형 베이스영역을 형성하는 단계와,
    상기 V-NPN트랜지스터의 상기 p형 베이스영역과 상기 n형 매입콜렉터영역 사이에 n+형 페데스탈영역을 형성하는 단계와,
    상기 V-NPN트랜지스터의 p형그래프트베이스영역을 형성하는 단계를 가지는 것을 특징으로 하는 반도체소자 제조방법.
  42. 제 41항에 있어서,
    상기 V-NPN트랜지스터의 상기 그래프트베이스영역과 상기 V-PNP트랜지스터의 그래프트베이스영역이 이온주입된 불순물의 확산에 의해 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  43. 제 41항에 있어서,
    상기 V-PNP트랜지스터의 상기 p형채널스톱영역과 상기 매입콜렉터영역과 V-PNP트랜지스터의 콜렉터접촉영역은 이온주입에 의해 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  44. 제 41항에 있어서,
    상기 V-NPN트랜지스터의 상기 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 상기 콜렉터접촉영역은 이온주입된 불순물의 확산에 의해 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  45. 제 44항에 있어서,
    상기 V-NPN트랜지스터의 그래프트베이스영역과 상기 V-PNP트랜지스터의 그래프트베이스영역은 동시에 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  46. 제 41항에 있어서,
    상기 V-NPN트랜지스터의 상기 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 상기 콜렉터접촉영역을 p형폴리실리콘 또는 폴리사이드층으로부터의 불순물확산에 의해 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  47. 제 41항에 있어서,
    상기 V-NPN트랜지스터의 상기 p형그래프트베이스영역과 상기 V-PNP트랜지스터의 상기 n형그래프트베이스영역을 폴리실리콘 또는 폴리사이드층으로부터의 불순물 확산에 의해 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  48. 제 41항에 있어서,
    이온주입에 의해 상기 n+형 페데스탈(pedestal)영역이 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
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