JPH11224905A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11224905A JPH11224905A JP10024679A JP2467998A JPH11224905A JP H11224905 A JPH11224905 A JP H11224905A JP 10024679 A JP10024679 A JP 10024679A JP 2467998 A JP2467998 A JP 2467998A JP H11224905 A JPH11224905 A JP H11224905A
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- oxide film
- opening
- film
- forming
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】同一基板上にＭＯＳトランジスタとバイポーラ
トランジスタを有する半導体装置において、ＭＯＳトラ
ンジスタ形成領域の多結晶シリコンによる、ゲート電極
間のショートが抑制された半導体装置およびその製造方
法を提供する。 【解決手段】基板に埋設されたフィールド酸化膜と、そ
の上層の絶縁膜２４と、絶縁膜２４およびその周辺基板
上に設けられた開口部２４ａと、前記開口部２４ａ内に
ゲート酸化膜およびゲート電極３１ａ、３１ｂと、前記
開口部２４ａ内の前記ゲート電極３１ａ、３１ｂ以外の
部分にソース／ドレイン拡散層とを有するＭＯＳトラン
ジスタにおいて、前記開口部２４ａは、ソース／ドレイ
ン領域ではフィールド酸化膜に囲まれた領域の内側に、
ゲート電極近傍では外側に形成されている半導体装置お
よびその製造方法。
トランジスタを有する半導体装置において、ＭＯＳトラ
ンジスタ形成領域の多結晶シリコンによる、ゲート電極
間のショートが抑制された半導体装置およびその製造方
法を提供する。 【解決手段】基板に埋設されたフィールド酸化膜と、そ
の上層の絶縁膜２４と、絶縁膜２４およびその周辺基板
上に設けられた開口部２４ａと、前記開口部２４ａ内に
ゲート酸化膜およびゲート電極３１ａ、３１ｂと、前記
開口部２４ａ内の前記ゲート電極３１ａ、３１ｂ以外の
部分にソース／ドレイン拡散層とを有するＭＯＳトラン
ジスタにおいて、前記開口部２４ａは、ソース／ドレイ
ン領域ではフィールド酸化膜に囲まれた領域の内側に、
ゲート電極近傍では外側に形成されている半導体装置お
よびその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、バイポーラトランジスタと
同一基板に形成するのに適したＭＯＳトランジスタおよ
びその製造方法に関する。
その製造方法に関し、特に、バイポーラトランジスタと
同一基板に形成するのに適したＭＯＳトランジスタおよ
びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の動作速度が高速
化し、バイポーラトランジスタとＭＯＳトランジスタと
が同一の半導体基板上に形成されたＢｉＭＯＳ（Ｂｉｐ
ｏｌａｒ−ＭＯＳ）半導体装置が製造されるようになっ
た。また、半導体集積回路の集積度が高まるにつれて、
素子あたりの消費電力が著しく増加してきたため、特
に、消費電力の低いＣＭＯＳデバイスに対する要求が高
まり、消費電力の低いＣＭＯＳと、高速で高い負荷駆動
力を有するバイポーラトランジスタとを組み合わせたＢ
ｉ−ＣＭＯＳ（Ｂｉｐｏｌａｒ−ＣＭＯＳ）の開発が積
極的に行われている。
化し、バイポーラトランジスタとＭＯＳトランジスタと
が同一の半導体基板上に形成されたＢｉＭＯＳ（Ｂｉｐ
ｏｌａｒ−ＭＯＳ）半導体装置が製造されるようになっ
た。また、半導体集積回路の集積度が高まるにつれて、
素子あたりの消費電力が著しく増加してきたため、特
に、消費電力の低いＣＭＯＳデバイスに対する要求が高
まり、消費電力の低いＣＭＯＳと、高速で高い負荷駆動
力を有するバイポーラトランジスタとを組み合わせたＢ
ｉ−ＣＭＯＳ（Ｂｉｐｏｌａｒ−ＣＭＯＳ）の開発が積
極的に行われている。
【０００３】この結果、特別にバイポーラトランジスタ
のプロセス工程を導入せずに、通常のＭＯＳまたはＣＭ
ＯＳトランジスタのプロセス工程により、バイポーラト
ランジスタがＭＯＳまたはＣＭＯＳトランジスタと同一
基板上に、副産物として形成されるような半導体装置が
製造されるようになった。
のプロセス工程を導入せずに、通常のＭＯＳまたはＣＭ
ＯＳトランジスタのプロセス工程により、バイポーラト
ランジスタがＭＯＳまたはＣＭＯＳトランジスタと同一
基板上に、副産物として形成されるような半導体装置が
製造されるようになった。
【０００４】従来のＢｉＭＯＳ半導体装置の製造方法に
ついて、図面を参照して説明する。まず、図３に示すよ
うに、例えば化学気相成長法（ＣＶＤ；ｃｈｅｍｉｃａ
ｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により、Ｓｉ基
板１上に酸化膜７を形成する。続いて、リソグラフィ工
程によりレジストパターンをマスクとして、酸化膜７に
開口８を形成した後、このレジストパターンを除去す
る。
ついて、図面を参照して説明する。まず、図３に示すよ
うに、例えば化学気相成長法（ＣＶＤ；ｃｈｅｍｉｃａ
ｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により、Ｓｉ基
板１上に酸化膜７を形成する。続いて、リソグラフィ工
程によりレジストパターンをマスクとして、酸化膜７に
開口８を形成した後、このレジストパターンを除去す
る。
【０００５】次に、酸化膜７をマスクとして、ｎ型不純
物のアンチモン（Ｓｂ）を気相拡散させ、バイポーラト
ランジスタ形成領域３のＳｉ基板１の上部に、ｎ+ 型の
第１の埋込拡散層９を形成した後、酸化膜７をエッチン
グにより除去する。次に、図４に示すように、Ｓｉ基板
１上にｎ型エピタキシャル層１０をエピタキシャル成長
させ、このとき、第１の埋込拡散層９がｎ型エピタキシ
ャル層１０の下部にまで拡散される。
物のアンチモン（Ｓｂ）を気相拡散させ、バイポーラト
ランジスタ形成領域３のＳｉ基板１の上部に、ｎ+ 型の
第１の埋込拡散層９を形成した後、酸化膜７をエッチン
グにより除去する。次に、図４に示すように、Ｓｉ基板
１上にｎ型エピタキシャル層１０をエピタキシャル成長
させ、このとき、第１の埋込拡散層９がｎ型エピタキシ
ャル層１０の下部にまで拡散される。
【０００６】次に、図５に示すように、ｎ型エピタキシ
ャル層１０の表面に酸化膜１１を形成した後、Ｓｉ3 Ｎ
4 膜１２を形成する。次に、図６に示すように、Ｓｉ3
Ｎ4 膜１２上の素子形成領域に、リソグラフィ工程によ
りレジストパターン１３を形成した後、このレジストパ
ターン１３をマスクとして、酸化膜１１、Ｓｉ3 Ｎ4 膜
１２およびｎ型エピタキシャル層１０の上部を順次エッ
チングする。これにより、素子形成領域の酸化膜１１お
よびＳｉ3 Ｎ4 膜１２のみ残される。
ャル層１０の表面に酸化膜１１を形成した後、Ｓｉ3 Ｎ
4 膜１２を形成する。次に、図６に示すように、Ｓｉ3
Ｎ4 膜１２上の素子形成領域に、リソグラフィ工程によ
りレジストパターン１３を形成した後、このレジストパ
ターン１３をマスクとして、酸化膜１１、Ｓｉ3 Ｎ4 膜
１２およびｎ型エピタキシャル層１０の上部を順次エッ
チングする。これにより、素子形成領域の酸化膜１１お
よびＳｉ3 Ｎ4 膜１２のみ残される。
【０００７】次に、図７に示すように、ｎ型エピタキシ
ャル層１０の、上記のエッチングで露出された部分に素
子分離領域１４を形成する。その後、Ｓｉ3 Ｎ4 膜１２
を除去する。次に、図８に示すように、レジストパター
ン１６を形成した後、開口１５を通じてｎ型エピタキシ
ャル層１０に、ｎ型不純物であるＰ+ をイオン注入す
る。その後、レジストパターン１６を除去する。
ャル層１０の、上記のエッチングで露出された部分に素
子分離領域１４を形成する。その後、Ｓｉ3 Ｎ4 膜１２
を除去する。次に、図８に示すように、レジストパター
ン１６を形成した後、開口１５を通じてｎ型エピタキシ
ャル層１０に、ｎ型不純物であるＰ+ をイオン注入す
る。その後、レジストパターン１６を除去する。
【０００８】次に、図９に示すように、ｎ型エピタキシ
ャル層１０および素子分離領域１４の表面に酸化膜１７
を形成する。その後、アニールにより、ｎ+ 型のコレク
タ取り出し拡散層１８を形成する。次に、酸化膜１７上
にレジスト膜１９を形成する。その後、図１０に示すよ
うに、全面エッチバックを行うことにより、レジスト膜
１９と酸化膜１７とを順次除去するとともに、バーズビ
ーク１４ａの上部を除去する。これにより、ｎ型エピタ
キシャル層２および素子分離領域１４の表面が平坦化さ
れる。
ャル層１０および素子分離領域１４の表面に酸化膜１７
を形成する。その後、アニールにより、ｎ+ 型のコレク
タ取り出し拡散層１８を形成する。次に、酸化膜１７上
にレジスト膜１９を形成する。その後、図１０に示すよ
うに、全面エッチバックを行うことにより、レジスト膜
１９と酸化膜１７とを順次除去するとともに、バーズビ
ーク１４ａの上部を除去する。これにより、ｎ型エピタ
キシャル層２および素子分離領域１４の表面が平坦化さ
れる。
【０００９】次に、ｎ型エピタキシャル層１０の表面に
酸化膜（不図示）を形成した後、図１１に示すように、
レジストパターン２０を形成する。次に、レジストパタ
ーン２０をマスクとして、ｎ型エピタキシャル層１０に
ｐ型不純物のＢ+ をイオン注入することにより、ｐ+ 型
の素子分離領域２１およびｐ型ウェル領域２２が形成さ
れる。さらに、レジストパターン２０をマスクとしてＢ
+ を再度イオン注入することにより、ｐ型ウェル領域２
３が形成される。なお、ｐ型ウェル領域２３を形成する
際に、素子分離領域２１中のＢ+ は、素子分離領域１４
に注入される。以上の２度のイオン注入により、ｐ型ウ
ェル領域２２、２３が形成される。その後、レジストパ
ターン２０を除去する。
酸化膜（不図示）を形成した後、図１１に示すように、
レジストパターン２０を形成する。次に、レジストパタ
ーン２０をマスクとして、ｎ型エピタキシャル層１０に
ｐ型不純物のＢ+ をイオン注入することにより、ｐ+ 型
の素子分離領域２１およびｐ型ウェル領域２２が形成さ
れる。さらに、レジストパターン２０をマスクとしてＢ
+ を再度イオン注入することにより、ｐ型ウェル領域２
３が形成される。なお、ｐ型ウェル領域２３を形成する
際に、素子分離領域２１中のＢ+ は、素子分離領域１４
に注入される。以上の２度のイオン注入により、ｐ型ウ
ェル領域２２、２３が形成される。その後、レジストパ
ターン２０を除去する。
【００１０】次に、図１２に示すように、ｎ型エピタキ
シャル層１０および素子分離領域１４上に、第１酸化膜
２４を形成する。次に、レジストパターン（不図示）を
マスクとして第１酸化膜２４をエッチングし、開口２４
ａを形成する。レジストパターンを除去した後、熱酸化
法により開口２４ａの底面のｎ型エピタキシャル層１０
の表面を酸化して、ゲート酸化膜２５を形成する。
シャル層１０および素子分離領域１４上に、第１酸化膜
２４を形成する。次に、レジストパターン（不図示）を
マスクとして第１酸化膜２４をエッチングし、開口２４
ａを形成する。レジストパターンを除去した後、熱酸化
法により開口２４ａの底面のｎ型エピタキシャル層１０
の表面を酸化して、ゲート酸化膜２５を形成する。
【００１１】次に、図１３に示すように、レジストパタ
ーン２６をマスクとして、第１酸化膜２４とｎ型エピタ
キシャル層１０上の酸化膜（不図示）とを順次エッチン
グし、開口２４ｂを形成した後、レジストパターン２６
を除去する。次に、図１４に示すように、全面に多結晶
Ｓｉ膜２７を形成し、多結晶Ｓｉ膜２７上に形成したレ
ジストパターン（不図示）をマスクとして、バイポーラ
トランジスタ形成領域３上の多結晶Ｓｉ膜２７に選択的
に、ｐ型不純物のＢＦ2 + をイオン注入する。その後、
このレジストパターンを除去する。
ーン２６をマスクとして、第１酸化膜２４とｎ型エピタ
キシャル層１０上の酸化膜（不図示）とを順次エッチン
グし、開口２４ｂを形成した後、レジストパターン２６
を除去する。次に、図１４に示すように、全面に多結晶
Ｓｉ膜２７を形成し、多結晶Ｓｉ膜２７上に形成したレ
ジストパターン（不図示）をマスクとして、バイポーラ
トランジスタ形成領域３上の多結晶Ｓｉ膜２７に選択的
に、ｐ型不純物のＢＦ2 + をイオン注入する。その後、
このレジストパターンを除去する。
【００１２】次に、多結晶Ｓｉ膜２７上に形成したレジ
ストパターン（不図示）をマスクとして、ＭＯＳトラン
ジスタ形成領域４上の多結晶Ｓｉ膜２７に、ｎ型不純物
のＰ+ をイオン注入する。その後、図１５に示すよう
に、バイポーラトランジスタ形成領域３およびＭＯＳト
ランジスタ形成領域４において、マスクとなるレジスト
パターン２８、２９を形成し、多結晶Ｓｉ膜２７をエッ
チングすることにより、ベース取り出し電極３０および
ゲート電極３１を形成する。
ストパターン（不図示）をマスクとして、ＭＯＳトラン
ジスタ形成領域４上の多結晶Ｓｉ膜２７に、ｎ型不純物
のＰ+ をイオン注入する。その後、図１５に示すよう
に、バイポーラトランジスタ形成領域３およびＭＯＳト
ランジスタ形成領域４において、マスクとなるレジスト
パターン２８、２９を形成し、多結晶Ｓｉ膜２７をエッ
チングすることにより、ベース取り出し電極３０および
ゲート電極３１を形成する。
【００１３】次に、図１６に示すように、レジストパタ
ーン３２およびゲート電極３１をマスクとしてｎ型エピ
タキシャル層１０にｎ型不純物のＡｓをイオン注入し、
ｎチャネルＭＯＳトランジスタのソース／ドレイン領域
３３、３４を形成する。その後、レジストパターン３２
を除去する。
ーン３２およびゲート電極３１をマスクとしてｎ型エピ
タキシャル層１０にｎ型不純物のＡｓをイオン注入し、
ｎチャネルＭＯＳトランジスタのソース／ドレイン領域
３３、３４を形成する。その後、レジストパターン３２
を除去する。
【００１４】次に、図１７に示すように、ベース取り出
し電極３０およびゲート電極３１を覆うようにして、全
面に第２酸化膜３５を形成する。レジストパターン３６
をマスクとして、第２酸化膜３５およびベース取り出し
電極３０を順次エッチングして、開口３７を形成する。
その後、レジストパターン３６を除去する。次に、図１
８に示すように、全面に酸化膜（不図示）を形成した
後、第２酸化膜３５をマスクとしてｎ型エピタキシャル
層１０にｐ型不純物のＢＦ2 + をイオン注入する。これ
により、ｎ型エピタキシャル層１０にベース層３８が形
成される。
し電極３０およびゲート電極３１を覆うようにして、全
面に第２酸化膜３５を形成する。レジストパターン３６
をマスクとして、第２酸化膜３５およびベース取り出し
電極３０を順次エッチングして、開口３７を形成する。
その後、レジストパターン３６を除去する。次に、図１
８に示すように、全面に酸化膜（不図示）を形成した
後、第２酸化膜３５をマスクとしてｎ型エピタキシャル
層１０にｐ型不純物のＢＦ2 + をイオン注入する。これ
により、ｎ型エピタキシャル層１０にベース層３８が形
成される。
【００１５】次に、図１９に示すように、全面に酸化膜
３９を形成した後、アニールを行って、ベース層３８、
ｐ型素子分離領域２１、ソース／ドレイン領域３３、３
４を活性化させる。このアニールを行う際に、ベース取
り出し電極３０から高不純物濃度のｐ型不純物Ｂがｎ型
エピタキシャル層１０中に拡散され、ｐ+ 型のグラフト
ベース層４０が形成される。
３９を形成した後、アニールを行って、ベース層３８、
ｐ型素子分離領域２１、ソース／ドレイン領域３３、３
４を活性化させる。このアニールを行う際に、ベース取
り出し電極３０から高不純物濃度のｐ型不純物Ｂがｎ型
エピタキシャル層１０中に拡散され、ｐ+ 型のグラフト
ベース層４０が形成される。
【００１６】次に、酸化膜３９上に形成したレジストパ
ターン（不図示）をマスクとして、酸化膜３９の異方性
エッチングを行い、図２０に示すように、開口３７の内
壁にサイドウォール膜４１を残す。次に、図２１に示す
ように、全面に多結晶Ｓｉ膜４２を形成後、この多結晶
Ｓｉ膜４２の全面にｎ型不純物のＡｓ+ をイオン注入す
る。
ターン（不図示）をマスクとして、酸化膜３９の異方性
エッチングを行い、図２０に示すように、開口３７の内
壁にサイドウォール膜４１を残す。次に、図２１に示す
ように、全面に多結晶Ｓｉ膜４２を形成後、この多結晶
Ｓｉ膜４２の全面にｎ型不純物のＡｓ+ をイオン注入す
る。
【００１７】次に、図２２に示すように、多結晶Ｓｉ膜
４２上に酸化膜４３を形成し、ファーネスアニールによ
り多結晶Ｓｉ膜４２中の不純物をベース層３８に拡散
し、ｎ+ 型のエミッタ層４４を形成および活性化し、同
時にグラフトベース層４０も活性化させる。次に、図２
３に示すように、ウェットエッチングにより酸化膜４３
を除去した後、エミッタ層４４を覆うようにしてレジス
トパターン４５を形成する。レジストパターン４５をマ
スクとして多結晶Ｓｉ膜４２をエッチングし、エミッタ
取り出し電極４６を形成する。その後、このレジストパ
ターン４５を除去する。
４２上に酸化膜４３を形成し、ファーネスアニールによ
り多結晶Ｓｉ膜４２中の不純物をベース層３８に拡散
し、ｎ+ 型のエミッタ層４４を形成および活性化し、同
時にグラフトベース層４０も活性化させる。次に、図２
３に示すように、ウェットエッチングにより酸化膜４３
を除去した後、エミッタ層４４を覆うようにしてレジス
トパターン４５を形成する。レジストパターン４５をマ
スクとして多結晶Ｓｉ膜４２をエッチングし、エミッタ
取り出し電極４６を形成する。その後、このレジストパ
ターン４５を除去する。
【００１８】次に、図２４に示すように、レジストパタ
ーン４７を形成した後、このレジストパターン４７をマ
スクとして、第２酸化膜３５と第１酸化膜２４とを順次
エッチングすることにより、ベース取り出し電極３０、
コレクタ取り出し拡散層１８、およびソース／ドレイン
領域３３、３４の表面を露出させる。
ーン４７を形成した後、このレジストパターン４７をマ
スクとして、第２酸化膜３５と第１酸化膜２４とを順次
エッチングすることにより、ベース取り出し電極３０、
コレクタ取り出し拡散層１８、およびソース／ドレイン
領域３３、３４の表面を露出させる。
【００１９】次に、図２５に示すように、バリアメタル
層（不図示）およびアルミニウム（Ａｌ）系金属配線層
を形成した後、レジストパターン４８ａ〜ｅを形成す
る。その後、これらのレジストパターン４８ａ〜ｅをマ
スクとして、バリアメタル層およびＡｌ合金配線層をパ
ターニングすることによりベース電極４９、エミッタ電
極５０、コレクタ電極５１および電極５２、５３を形成
する。その後、レジストパターン４８ａ〜ｅを除去す
る。以上のようにして、図２６に示すような、高速な縦
型ｎｐｎバイポーラトランジスタおよびｎチャネルＭＯ
Ｓトランジスタが同一のＳｉ基板１上に作製される。
層（不図示）およびアルミニウム（Ａｌ）系金属配線層
を形成した後、レジストパターン４８ａ〜ｅを形成す
る。その後、これらのレジストパターン４８ａ〜ｅをマ
スクとして、バリアメタル層およびＡｌ合金配線層をパ
ターニングすることによりベース電極４９、エミッタ電
極５０、コレクタ電極５１および電極５２、５３を形成
する。その後、レジストパターン４８ａ〜ｅを除去す
る。以上のようにして、図２６に示すような、高速な縦
型ｎｐｎバイポーラトランジスタおよびｎチャネルＭＯ
Ｓトランジスタが同一のＳｉ基板１上に作製される。
【００２０】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の共存集積回路において、ＭＯＳトランジス
タ形成領域に複数のゲート電極が形成されている場合、
特に、ＣＭＯＳトランジスタの場合には、それらのゲー
ト電極間でショートが起こりやすくなる。これは、上記
の製造工程のうち、図１６に示される、多結晶Ｓｉ膜２
７をエッチングしてゲート電極３１を形成する工程にお
いて、開口２４ａの内壁にサイドウォールが残存するこ
とに起因する。
ような従来の共存集積回路において、ＭＯＳトランジス
タ形成領域に複数のゲート電極が形成されている場合、
特に、ＣＭＯＳトランジスタの場合には、それらのゲー
ト電極間でショートが起こりやすくなる。これは、上記
の製造工程のうち、図１６に示される、多結晶Ｓｉ膜２
７をエッチングしてゲート電極３１を形成する工程にお
いて、開口２４ａの内壁にサイドウォールが残存するこ
とに起因する。
【００２１】ＭＯＳトランジスタ形成領域に複数のゲー
ト電極を形成する場合の製造工程を示す断面図を図２７
（ａ）および図２７（ｂ）に、上面図を図２７（ｃ）に
示す。
ト電極を形成する場合の製造工程を示す断面図を図２７
（ａ）および図２７（ｂ）に、上面図を図２７（ｃ）に
示す。
【００２２】図２７（ａ）は、図１５と同一の製造工程
に対応し、このＲＩＥ工程においては、例えば、レジス
トパターン２９をマスクとし、有磁場マイクロ波エッチ
ング装置により、ＳＦ6 ＋ＣＨ2 Ｆ2 ＋Ｃｌ2 のガス系
を用いてメインエッチングを行う。このとき多結晶Ｓｉ
膜２７とＳｉＯ2 との選択比は２〜３である。その後、
選択比１０〜１５の条件に切り替えてオーバーエッチを
行う。
に対応し、このＲＩＥ工程においては、例えば、レジス
トパターン２９をマスクとし、有磁場マイクロ波エッチ
ング装置により、ＳＦ6 ＋ＣＨ2 Ｆ2 ＋Ｃｌ2 のガス系
を用いてメインエッチングを行う。このとき多結晶Ｓｉ
膜２７とＳｉＯ2 との選択比は２〜３である。その後、
選択比１０〜１５の条件に切り替えてオーバーエッチを
行う。
【００２３】多結晶Ｓｉ膜２７のエッチングの際、ゲー
ト酸化膜２５をストッパーとして多結晶Ｓｉ膜２７をエ
ッチングしようとすると、選択比のためにオーバーエッ
チ量が制限されることになる。したがって、図２７
（ｂ）の開口部２４ａの段差部（Ａ）に厚く形成されて
いる多結晶Ｓｉ膜２７Ａを完全に除去することができ
ず、サイドウォール２７ａとして残ることになる。
ト酸化膜２５をストッパーとして多結晶Ｓｉ膜２７をエ
ッチングしようとすると、選択比のためにオーバーエッ
チ量が制限されることになる。したがって、図２７
（ｂ）の開口部２４ａの段差部（Ａ）に厚く形成されて
いる多結晶Ｓｉ膜２７Ａを完全に除去することができ
ず、サイドウォール２７ａとして残ることになる。
【００２４】一つの開口部２４ａ内に複数のゲート電極
３１ａ、３１ｂが形成されている場合、図２７（ｃ）に
示すように、上記の多結晶シリコンからなるサイドウォ
ール２７ａにより、独立している必要があるゲート電極
間がショートしてしまい、装置の動作不良の原因とな
る。
３１ａ、３１ｂが形成されている場合、図２７（ｃ）に
示すように、上記の多結晶シリコンからなるサイドウォ
ール２７ａにより、独立している必要があるゲート電極
間がショートしてしまい、装置の動作不良の原因とな
る。
【００２５】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、ＭＯＳトランジスタと
バイポーラトランジスタが同一の半導体基板上に形成さ
れた半導体装置において、ＭＯＳトランジスタ形成領域
の多結晶シリコンによるゲート電極間のショートが発生
しにくい半導体装置およびその製造方法を提供すること
を目的とする。
のであり、したがって本発明は、ＭＯＳトランジスタと
バイポーラトランジスタが同一の半導体基板上に形成さ
れた半導体装置において、ＭＯＳトランジスタ形成領域
の多結晶シリコンによるゲート電極間のショートが発生
しにくい半導体装置およびその製造方法を提供すること
を目的とする。
【００２６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、バイポーラトランジスタが
同一基板上に併設して形成され、基板に埋設されたフィ
ールド酸化膜と、その上層に形成された絶縁膜と、前記
絶縁膜に設けられた開口部と、前記開口部内に形成され
たゲート酸化膜と、前記ゲート酸化膜上に形成されたゲ
ート電極と、前記開口部内の前記ゲート電極以外の部分
にソース／ドレイン拡散層とを有するＭＯＳトランジス
タにおいて、前記開口部は、前記ソース／ドレイン拡散
層では前記フィールド酸化膜に囲まれた領域の内側に形
成されており、前記ゲート電極近傍のみ前記フィールド
酸化膜に囲まれた領域の外側に形成されていることを特
徴とする。
め、本発明の半導体装置は、バイポーラトランジスタが
同一基板上に併設して形成され、基板に埋設されたフィ
ールド酸化膜と、その上層に形成された絶縁膜と、前記
絶縁膜に設けられた開口部と、前記開口部内に形成され
たゲート酸化膜と、前記ゲート酸化膜上に形成されたゲ
ート電極と、前記開口部内の前記ゲート電極以外の部分
にソース／ドレイン拡散層とを有するＭＯＳトランジス
タにおいて、前記開口部は、前記ソース／ドレイン拡散
層では前記フィールド酸化膜に囲まれた領域の内側に形
成されており、前記ゲート電極近傍のみ前記フィールド
酸化膜に囲まれた領域の外側に形成されていることを特
徴とする。
【００２７】上記の本発明の半導体装置は、好適には、
前記開口部の側壁に、前記ゲート電極と同一層からなる
側壁が形成されていることを特徴とする。これにより、
ＭＯＳトランジスタとバイポーラトランジスタが同一の
半導体基板上に形成された半導体装置において、ＭＯＳ
トランジスタ形成領域の開口部の酸化膜段差部分に多結
晶Ｓｉがサイドウォール状に残留し、ゲート電極間のシ
ョートが起こりやすくなるのを防ぐことができる。ま
た、ＭＯＳトランジスタの素子分離領域のバーズビーク
周辺における接合リークを防ぐこともできる。
前記開口部の側壁に、前記ゲート電極と同一層からなる
側壁が形成されていることを特徴とする。これにより、
ＭＯＳトランジスタとバイポーラトランジスタが同一の
半導体基板上に形成された半導体装置において、ＭＯＳ
トランジスタ形成領域の開口部の酸化膜段差部分に多結
晶Ｓｉがサイドウォール状に残留し、ゲート電極間のシ
ョートが起こりやすくなるのを防ぐことができる。ま
た、ＭＯＳトランジスタの素子分離領域のバーズビーク
周辺における接合リークを防ぐこともできる。
【００２８】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板上にフィール
ド酸化膜を埋設する工程と、前記フィールド酸化膜上に
絶縁膜を形成する工程と、前記絶縁膜に開口部を形成す
る工程と、前記開口部内に、ゲート酸化膜を形成する工
程と、前記ゲート酸化膜上にゲート電極を形成する工程
と、前記絶縁膜および前記ゲート電極をマスクとして、
ソース／ドレイン拡散層を自己整合的に形成するＭＯＳ
トランジスタの製造方法において、前記開口部は、ソー
ス／ドレイン拡散層ではフィールド酸化膜に囲まれた領
域の内側に形成し、前記ゲート電極近傍のみ前記フィー
ルド酸化膜に囲まれた領域の外側に形成することを特徴
とする。
明の半導体装置の製造方法は、半導体基板上にフィール
ド酸化膜を埋設する工程と、前記フィールド酸化膜上に
絶縁膜を形成する工程と、前記絶縁膜に開口部を形成す
る工程と、前記開口部内に、ゲート酸化膜を形成する工
程と、前記ゲート酸化膜上にゲート電極を形成する工程
と、前記絶縁膜および前記ゲート電極をマスクとして、
ソース／ドレイン拡散層を自己整合的に形成するＭＯＳ
トランジスタの製造方法において、前記開口部は、ソー
ス／ドレイン拡散層ではフィールド酸化膜に囲まれた領
域の内側に形成し、前記ゲート電極近傍のみ前記フィー
ルド酸化膜に囲まれた領域の外側に形成することを特徴
とする。
【００２９】上記の本発明の半導体装置の製造方法は、
好適には、前記開口部を形成するパターンは、前記フィ
ールド酸化膜形成パターンと、前記ゲート電極形成パタ
ーンを拡大したパターンとを重ね合わせ処理することに
より得られたパターンであることを特徴とする。これに
より、本発明の半導体装置の製造方法にしたがって、Ｍ
ＯＳトランジスタ部分にエッチングを行う際のマスクパ
ターンを、簡単な方法で得ることができる。
好適には、前記開口部を形成するパターンは、前記フィ
ールド酸化膜形成パターンと、前記ゲート電極形成パタ
ーンを拡大したパターンとを重ね合わせ処理することに
より得られたパターンであることを特徴とする。これに
より、本発明の半導体装置の製造方法にしたがって、Ｍ
ＯＳトランジスタ部分にエッチングを行う際のマスクパ
ターンを、簡単な方法で得ることができる。
【００３０】上記の本発明の半導体装置の製造方法は、
半導体基板上にフィールド酸化膜を埋設する工程と、前
記フィールド酸化膜上に絶縁膜を形成する工程と、前記
絶縁膜に第一の開口部を形成する工程と、前記第一の開
口部内に、ゲート酸化膜を形成する工程と、前記絶縁膜
および前記フィールド酸化膜に、第二の開口部を形成す
る工程と、前記絶縁膜上、前記第一の開口部内および前
記第二の開口部内に導電体層を形成する工程と、前記導
電体層を加工して、前記第一の開口部内にゲート電極
を、前記第二の開口部から前記絶縁膜上に延在するベー
ス電極を形成し、ＢｉＭＯＳトランジスタを形成する工
程とを有することを特徴とする。
半導体基板上にフィールド酸化膜を埋設する工程と、前
記フィールド酸化膜上に絶縁膜を形成する工程と、前記
絶縁膜に第一の開口部を形成する工程と、前記第一の開
口部内に、ゲート酸化膜を形成する工程と、前記絶縁膜
および前記フィールド酸化膜に、第二の開口部を形成す
る工程と、前記絶縁膜上、前記第一の開口部内および前
記第二の開口部内に導電体層を形成する工程と、前記導
電体層を加工して、前記第一の開口部内にゲート電極
を、前記第二の開口部から前記絶縁膜上に延在するベー
ス電極を形成し、ＢｉＭＯＳトランジスタを形成する工
程とを有することを特徴とする。
【００３１】これにより、ＢｉＭＯＳやＢｉ−ＣＭＯＳ
等の半導体装置の、従来の製造方法に対し、新たなプロ
セスを特に増やさずに、ゲート電極間のショート、ソー
ス／ドレイン領域の増速拡散、接合リーク等の問題が解
消された半導体装置を製造できる。したがって、共存集
積回路を微細化することができる。
等の半導体装置の、従来の製造方法に対し、新たなプロ
セスを特に増やさずに、ゲート電極間のショート、ソー
ス／ドレイン領域の増速拡散、接合リーク等の問題が解
消された半導体装置を製造できる。したがって、共存集
積回路を微細化することができる。
【００３２】
【発明の実施の形態】以下に、本発明の半導体装置の実
施の形態について、図面を参照して下記に説明する。 （実施形態１）図１は、本実施形態の半導体装置の上面
図である。本実施形態は、ゲート酸化膜を形成するため
の開口２４ａのパターンを、ゲート電極３１ａ、３１ｂ
の近傍のみ素子分離領域１４のバーズビーク１４ａ外側
とする。
施の形態について、図面を参照して下記に説明する。 （実施形態１）図１は、本実施形態の半導体装置の上面
図である。本実施形態は、ゲート酸化膜を形成するため
の開口２４ａのパターンを、ゲート電極３１ａ、３１ｂ
の近傍のみ素子分離領域１４のバーズビーク１４ａ外側
とする。
【００３３】次に、上記の本実施形態の半導体装置の製
造方法について説明する。半導体装置の製造工程を示す
断面図は、従来の半導体装置、すなわちゲート電極がフ
ィールド酸化膜に囲まれた領域の内側に形成されている
半導体装置の製造工程の断面図（図３〜２６）と共通す
る。
造方法について説明する。半導体装置の製造工程を示す
断面図は、従来の半導体装置、すなわちゲート電極がフ
ィールド酸化膜に囲まれた領域の内側に形成されている
半導体装置の製造工程の断面図（図３〜２６）と共通す
る。
【００３４】まず、図３に示すように、例えばＣＶＤ法
により、Ｓｉ基板１上に膜厚３００ｎｍの酸化膜７を形
成する。続いて、リソグラフィ工程により所定形状のレ
ジストパターン（不図示）を形成した後、このレジスト
パターンをマスクとして、例えば反応性イオンエッチン
グ（ＲＩＥ）法により、酸化膜７に開口８を形成する。
その後、このレジストパターンを除去する。
により、Ｓｉ基板１上に膜厚３００ｎｍの酸化膜７を形
成する。続いて、リソグラフィ工程により所定形状のレ
ジストパターン（不図示）を形成した後、このレジスト
パターンをマスクとして、例えば反応性イオンエッチン
グ（ＲＩＥ）法により、酸化膜７に開口８を形成する。
その後、このレジストパターンを除去する。
【００３５】次に、酸化膜７をマスクとして、例えば酸
化アンチモン（Ｓｂ2 Ｏ3 ）を用いて、ｎ型不純物のア
ンチモン（Ｓｂ）を気相拡散（拡散温度１２００℃）さ
せ、バイポーラトランジスタ形成領域３のＳｉ基板１の
上部に、ｎ+ 型の第１の埋込拡散層９を形成する。この
第１の埋込拡散層７は、シート抵抗ρｓを２０〜５０Ω
／□、拡散深さｘj を１〜２μｍとする。この気相拡散
により、Ｓｉ基板１の露出面には自然酸化膜（不図示）
が形成される。その後、Ｓｉ基板１上の酸化膜７をエッ
チングにより除去する。
化アンチモン（Ｓｂ2 Ｏ3 ）を用いて、ｎ型不純物のア
ンチモン（Ｓｂ）を気相拡散（拡散温度１２００℃）さ
せ、バイポーラトランジスタ形成領域３のＳｉ基板１の
上部に、ｎ+ 型の第１の埋込拡散層９を形成する。この
第１の埋込拡散層７は、シート抵抗ρｓを２０〜５０Ω
／□、拡散深さｘj を１〜２μｍとする。この気相拡散
により、Ｓｉ基板１の露出面には自然酸化膜（不図示）
が形成される。その後、Ｓｉ基板１上の酸化膜７をエッ
チングにより除去する。
【００３６】次に、図４に示すように、Ｓｉ基板１上に
ｎ型エピタキシャル層１０をエピタキシャル成長させ
る。このｎ型エピタキシャル層１０は、抵抗率を０．３
〜５Ω・ｃｍ、膜厚を０．７〜２μｍ程度とする。この
エピタキシャル成長の際に、第１の埋込拡散層９がｎ型
エピタキシャル層１０の下部にまで拡散される。
ｎ型エピタキシャル層１０をエピタキシャル成長させ
る。このｎ型エピタキシャル層１０は、抵抗率を０．３
〜５Ω・ｃｍ、膜厚を０．７〜２μｍ程度とする。この
エピタキシャル成長の際に、第１の埋込拡散層９がｎ型
エピタキシャル層１０の下部にまで拡散される。
【００３７】次に、図５に示すように、例えば、熱酸化
法によりｎ型エピタキシャル層１０の表面に酸化膜１１
を形成した後、例えば減圧ＣＶＤ法によりＳｉ3 Ｎ4 膜
１２を形成する。酸化膜１１の膜厚は２０〜５０ｎｍ、
Ｓｉ3 Ｎ4 膜１２の膜厚は５０〜１００ｎｍとし、これ
らの膜厚は、例えば、ＬＯＣＯＳ法などによる局所酸化
を行った際のバーズビークの長さ・応力や、欠陥発生に
対する制御性等を考慮した上で決定する。
法によりｎ型エピタキシャル層１０の表面に酸化膜１１
を形成した後、例えば減圧ＣＶＤ法によりＳｉ3 Ｎ4 膜
１２を形成する。酸化膜１１の膜厚は２０〜５０ｎｍ、
Ｓｉ3 Ｎ4 膜１２の膜厚は５０〜１００ｎｍとし、これ
らの膜厚は、例えば、ＬＯＣＯＳ法などによる局所酸化
を行った際のバーズビークの長さ・応力や、欠陥発生に
対する制御性等を考慮した上で決定する。
【００３８】次に、図６に示すように、Ｓｉ3 Ｎ4 膜１
２上の素子形成領域に、リソグラフィ工程によりレジス
トパターン１３を形成した後、このレジストパターン１
３をマスクとして、例えば、ＲＩＥ法により酸化膜１
１、Ｓｉ3 Ｎ4 膜１２およびｎ型エピタキシャル層１０
の上部を順次エッチングする。これにより、素子形成領
域の酸化膜１１およびＳｉ3 Ｎ4 膜１２のみ残される。
このパターニングの際、続く工程で形成される素子分離
領域１４の表面を、より平坦化するために、ｎ型エピタ
キシャル層１０のエッチング深さは素子分離領域１４の
膜厚の約１／２とする。
２上の素子形成領域に、リソグラフィ工程によりレジス
トパターン１３を形成した後、このレジストパターン１
３をマスクとして、例えば、ＲＩＥ法により酸化膜１
１、Ｓｉ3 Ｎ4 膜１２およびｎ型エピタキシャル層１０
の上部を順次エッチングする。これにより、素子形成領
域の酸化膜１１およびＳｉ3 Ｎ4 膜１２のみ残される。
このパターニングの際、続く工程で形成される素子分離
領域１４の表面を、より平坦化するために、ｎ型エピタ
キシャル層１０のエッチング深さは素子分離領域１４の
膜厚の約１／２とする。
【００３９】次に、図７に示すように、ｎ型エピタキシ
ャル層１０の、上記のエッチングで露出された部分に、
例えば、ＬＯＣＯＳ法（雰囲気ガス；水蒸気、加熱温
度；１０００〜１０５０℃、酸化時間；３〜８時間）に
より素子分離領域１４を形成する。素子分離領域１４の
膜厚は、例えば、０．５〜１．５μｍとする。その後、
熱リン酸を用いたウェットエッチングにより、Ｓｉ3 Ｎ
4 膜１２を除去する。
ャル層１０の、上記のエッチングで露出された部分に、
例えば、ＬＯＣＯＳ法（雰囲気ガス；水蒸気、加熱温
度；１０００〜１０５０℃、酸化時間；３〜８時間）に
より素子分離領域１４を形成する。素子分離領域１４の
膜厚は、例えば、０．５〜１．５μｍとする。その後、
熱リン酸を用いたウェットエッチングにより、Ｓｉ3 Ｎ
4 膜１２を除去する。
【００４０】次に、図８に示すように、開口１５を有す
るレジストパターン１６をリソグラフィ工程により形成
した後、開口１５を通じてｎ型エピタキシャル層１０
に、ｎ型不純物であるＰ+ をイオン注入（イオン注入エ
ネルギー；４０〜１００ｋｅＶ、ドーズ量；１Ｘ１０15
〜１Ｘ１０16個／ｃｍ2 ）する。その後、レジストパタ
ーン１６を除去する。
るレジストパターン１６をリソグラフィ工程により形成
した後、開口１５を通じてｎ型エピタキシャル層１０
に、ｎ型不純物であるＰ+ をイオン注入（イオン注入エ
ネルギー；４０〜１００ｋｅＶ、ドーズ量；１Ｘ１０15
〜１Ｘ１０16個／ｃｍ2 ）する。その後、レジストパタ
ーン１６を除去する。
【００４１】次に、図９に示すように、例えばＣＶＤ法
によりｎ型エピタキシャル層１０および素子分離領域１
４の表面に、膜厚１００〜６００ｎｍの酸化膜１７を形
成する。その後、アニール（９００〜１０００℃、３０
分間）を行うことにより、イオン注入されたＰ+ をｎ型
エピタキシャル層１０中に拡散させる。これにより、ｎ
+ 型のコレクタ取り出し拡散層１８が形成される。次
に、酸化膜１７上にレジスト膜１９を形成する。
によりｎ型エピタキシャル層１０および素子分離領域１
４の表面に、膜厚１００〜６００ｎｍの酸化膜１７を形
成する。その後、アニール（９００〜１０００℃、３０
分間）を行うことにより、イオン注入されたＰ+ をｎ型
エピタキシャル層１０中に拡散させる。これにより、ｎ
+ 型のコレクタ取り出し拡散層１８が形成される。次
に、酸化膜１７上にレジスト膜１９を形成する。
【００４２】その後、図１０に示すように、全面エッチ
バックを行うことにより、レジスト膜１９と酸化膜１７
とを順次除去するとともに、バーズビーク１４ａの上部
を除去する。これにより、ｎ型エピタキシャル層２およ
び素子分離領域１４の表面が平坦化される。
バックを行うことにより、レジスト膜１９と酸化膜１７
とを順次除去するとともに、バーズビーク１４ａの上部
を除去する。これにより、ｎ型エピタキシャル層２およ
び素子分離領域１４の表面が平坦化される。
【００４３】次に、例えば、熱酸化法（９００℃）によ
り、ｎ型エピタキシャル層１０の表面に膜厚１０〜３０
ｎｍ程度の酸化膜（不図示）を形成する。その後、図１
１に示すように、所定部分に開口を有するレジストパタ
ーン２０を形成する。
り、ｎ型エピタキシャル層１０の表面に膜厚１０〜３０
ｎｍ程度の酸化膜（不図示）を形成する。その後、図１
１に示すように、所定部分に開口を有するレジストパタ
ーン２０を形成する。
【００４４】次に、レジストパターン２０をマスクとし
て、ｎ型エピタキシャル層１０にｐ型不純物のＢ+ をイ
オン注入（イオン注入エネルギー；２００〜９００ｋｅ
Ｖ、ドーズ量；５Ｘ１０12〜１Ｘ１０14個／ｃｍ2 ）す
ることにより、ｐ+ 型の素子分離領域２１およびｐ型ウ
ェル領域２２が形成される。さらに、レジストパターン
２０をマスクとしてＢ+ を再度イオン注入（イオン注入
エネルギー；８０〜１２０ｋｅＶ、ドーズ量；５Ｘ１０
11〜５Ｘ１０12個／ｃｍ2 ）することにより、ｐ型ウェ
ル領域２３が形成される。なお、ｐ型ウェル領域２３を
形成する際に、素子分離領域２１中のＢ+ は、素子分離
領域１４に注入される。以上の２度のイオン注入によ
り、ラッチアップ耐性に優れたリトログレード構造を有
するｐ型ウェル領域２２、２３が形成される。その後、
レジストパターン２０を除去する。
て、ｎ型エピタキシャル層１０にｐ型不純物のＢ+ をイ
オン注入（イオン注入エネルギー；２００〜９００ｋｅ
Ｖ、ドーズ量；５Ｘ１０12〜１Ｘ１０14個／ｃｍ2 ）す
ることにより、ｐ+ 型の素子分離領域２１およびｐ型ウ
ェル領域２２が形成される。さらに、レジストパターン
２０をマスクとしてＢ+ を再度イオン注入（イオン注入
エネルギー；８０〜１２０ｋｅＶ、ドーズ量；５Ｘ１０
11〜５Ｘ１０12個／ｃｍ2 ）することにより、ｐ型ウェ
ル領域２３が形成される。なお、ｐ型ウェル領域２３を
形成する際に、素子分離領域２１中のＢ+ は、素子分離
領域１４に注入される。以上の２度のイオン注入によ
り、ラッチアップ耐性に優れたリトログレード構造を有
するｐ型ウェル領域２２、２３が形成される。その後、
レジストパターン２０を除去する。
【００４５】次に、図１２に示すように、例えばＣＶＤ
法によりｎ型エピタキシャル層１０および素子分離領域
１４上に、膜厚１００〜２００ｎｍの第１酸化膜２４を
形成する。次に、レジストパターン（不図示）をマスク
として、例えば、ＲＩＥ法（エッチングガス；Ｏ2 ／Ｃ
ＨＦ3 ガス）により第１酸化膜２４をエッチングし、ｎ
型エピタキシャル層１０上の第１酸化膜２４に開口２４
ａを形成する。レジストパターンを除去した後、熱酸化
法により開口２４ａの底面のｎ型エピタキシャル層１０
の表面を酸化して、膜厚１０〜３０ｎｍのゲート酸化膜
２５を形成する。
法によりｎ型エピタキシャル層１０および素子分離領域
１４上に、膜厚１００〜２００ｎｍの第１酸化膜２４を
形成する。次に、レジストパターン（不図示）をマスク
として、例えば、ＲＩＥ法（エッチングガス；Ｏ2 ／Ｃ
ＨＦ3 ガス）により第１酸化膜２４をエッチングし、ｎ
型エピタキシャル層１０上の第１酸化膜２４に開口２４
ａを形成する。レジストパターンを除去した後、熱酸化
法により開口２４ａの底面のｎ型エピタキシャル層１０
の表面を酸化して、膜厚１０〜３０ｎｍのゲート酸化膜
２５を形成する。
【００４６】次に、図１３に示すように、レジストパタ
ーン２６をマスクとして、例えば、ＲＩＥ法（エッチン
グガス；Ｏ2 ／ＣＨＦ3 ガス）により第１酸化膜２４と
ｎ型エピタキシャル層１０上の酸化膜（不図示）とを順
次エッチングする。これにより、開口２４ｂが形成され
る。その後、レジストパターン２６を除去する。
ーン２６をマスクとして、例えば、ＲＩＥ法（エッチン
グガス；Ｏ2 ／ＣＨＦ3 ガス）により第１酸化膜２４と
ｎ型エピタキシャル層１０上の酸化膜（不図示）とを順
次エッチングする。これにより、開口２４ｂが形成され
る。その後、レジストパターン２６を除去する。
【００４７】次に、図１４に示すように、例えばＣＶＤ
法により第１酸化膜２４およびゲート酸化膜２５を覆う
ようにして全面に、膜厚１００〜３００ｎｍの多結晶Ｓ
ｉ膜２７を形成する。次に、多結晶Ｓｉ膜２７上に形成
したレジストパターン（不図示）をマスクとして、バイ
ポーラトランジスタ形成領域３上の多結晶Ｓｉ膜２７に
選択的に、ｐ型不純物のＢＦ2 + をイオン注入（イオン
注入エネルギー；３０〜７０ｋｅＶ、ドーズ量；１Ｘ１
０14〜１Ｘ１０16個／ｃｍ2 ）する。その後、このレジ
ストパターン（不図示）を除去する。
法により第１酸化膜２４およびゲート酸化膜２５を覆う
ようにして全面に、膜厚１００〜３００ｎｍの多結晶Ｓ
ｉ膜２７を形成する。次に、多結晶Ｓｉ膜２７上に形成
したレジストパターン（不図示）をマスクとして、バイ
ポーラトランジスタ形成領域３上の多結晶Ｓｉ膜２７に
選択的に、ｐ型不純物のＢＦ2 + をイオン注入（イオン
注入エネルギー；３０〜７０ｋｅＶ、ドーズ量；１Ｘ１
０14〜１Ｘ１０16個／ｃｍ2 ）する。その後、このレジ
ストパターン（不図示）を除去する。
【００４８】次に、多結晶Ｓｉ膜２７上に形成したレジ
ストパターン（不図示）をマスクとして、ＭＯＳトラン
ジスタ形成領域４上の多結晶Ｓｉ膜２７に選択的に、ｎ
型不純物のＰ+ をイオン注入（イオン注入エネルギー；
３０〜７０ｋｅＶ、ドーズ量；１Ｘ１０14〜２Ｘ１０16
個／ｃｍ2 ）する。
ストパターン（不図示）をマスクとして、ＭＯＳトラン
ジスタ形成領域４上の多結晶Ｓｉ膜２７に選択的に、ｎ
型不純物のＰ+ をイオン注入（イオン注入エネルギー；
３０〜７０ｋｅＶ、ドーズ量；１Ｘ１０14〜２Ｘ１０16
個／ｃｍ2 ）する。
【００４９】その後、図１５に示すように、バイポーラ
トランジスタ形成領域３およびＭＯＳトランジスタ形成
領域４において、それぞれ所定形状のレジストパターン
２８、２９を形成する。次に、これらのレジストパター
ン２８、２９をマスクとして、例えば、ＲＩＥ法により
多結晶Ｓｉ膜２７をエッチングすることにより、ベース
取り出し電極３０およびゲート電極３１を形成する。
トランジスタ形成領域３およびＭＯＳトランジスタ形成
領域４において、それぞれ所定形状のレジストパターン
２８、２９を形成する。次に、これらのレジストパター
ン２８、２９をマスクとして、例えば、ＲＩＥ法により
多結晶Ｓｉ膜２７をエッチングすることにより、ベース
取り出し電極３０およびゲート電極３１を形成する。
【００５０】この工程において、開口部２４ａの段差部
分に、多結晶Ｓｉ膜２７がサイドウォール２７ａとして
残留する。しかしながら、本実施形態においては、開口
部２４ａが、ゲート電極近傍において、酸化膜に囲まれ
た領域の外側に形成されているため、多結晶Ｓｉ膜サイ
ドウォールによるゲート電極間のショートは起こらな
い。
分に、多結晶Ｓｉ膜２７がサイドウォール２７ａとして
残留する。しかしながら、本実施形態においては、開口
部２４ａが、ゲート電極近傍において、酸化膜に囲まれ
た領域の外側に形成されているため、多結晶Ｓｉ膜サイ
ドウォールによるゲート電極間のショートは起こらな
い。
【００５１】次に、図１６に示すように、レジストパタ
ーン３２を形成し、レジストパターン３２およびゲート
電極３１をマスクとしてｎ型エピタキシャル層１０にｎ
型不純物のＡｓをイオン注入（イオン注入エネルギー；
２０〜７０ｋｅＶ、ドーズ量；１Ｘ１０14〜１Ｘ１０16
個／ｃｍ2 ）する。これにより、ｎチャネルＭＯＳトラ
ンジスタのソース／ドレイン領域３３、３４が自己整合
的に形成される。その後、レジストパターン３２を除去
する。
ーン３２を形成し、レジストパターン３２およびゲート
電極３１をマスクとしてｎ型エピタキシャル層１０にｎ
型不純物のＡｓをイオン注入（イオン注入エネルギー；
２０〜７０ｋｅＶ、ドーズ量；１Ｘ１０14〜１Ｘ１０16
個／ｃｍ2 ）する。これにより、ｎチャネルＭＯＳトラ
ンジスタのソース／ドレイン領域３３、３４が自己整合
的に形成される。その後、レジストパターン３２を除去
する。
【００５２】次に、図１７に示すように、ベース取り出
し電極３０およびゲート電極３１を覆うようにして、例
えば、ＣＶＤ法により全面に第２酸化膜３５を形成し、
第２酸化膜３５上にレジストパターン３６を形成する。
レジストパターン３６をマスクとして、例えばＲＩＥ法
により、第２酸化膜３５およびベース取り出し電極３０
を順次エッチング（第２酸化膜３５のエッチング；Ｏ2
／ＣＨＦ3 混合ガス、ベース取り出し電極３０のエッチ
ング；Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6 混合ガス）を行い、開口
３７を形成する。その後、レジストパターン３６を除去
する。
し電極３０およびゲート電極３１を覆うようにして、例
えば、ＣＶＤ法により全面に第２酸化膜３５を形成し、
第２酸化膜３５上にレジストパターン３６を形成する。
レジストパターン３６をマスクとして、例えばＲＩＥ法
により、第２酸化膜３５およびベース取り出し電極３０
を順次エッチング（第２酸化膜３５のエッチング；Ｏ2
／ＣＨＦ3 混合ガス、ベース取り出し電極３０のエッチ
ング；Ｃ2 Ｃｌ3 Ｆ3 ／ＳＦ6 混合ガス）を行い、開口
３７を形成する。その後、レジストパターン３６を除去
する。
【００５３】次に、図１８に示すように、例えば熱酸化
法により、全面に膜厚１０ｎｍのイオン注入時の緩衝膜
となる酸化膜（不図示）を形成した後、第２酸化膜３５
をマスクとしてｎ型エピタキシャル層１０にｐ型不純物
のＢＦ2 + をイオン注入（イオン注入エネルギー；２０
〜１００ｋｅＶ、ドーズ量；１Ｘ１０13〜１Ｘ１０14個
／ｃｍ2 ）する。これにより、ｎ型エピタキシャル層１
０にベース層３８が形成される。
法により、全面に膜厚１０ｎｍのイオン注入時の緩衝膜
となる酸化膜（不図示）を形成した後、第２酸化膜３５
をマスクとしてｎ型エピタキシャル層１０にｐ型不純物
のＢＦ2 + をイオン注入（イオン注入エネルギー；２０
〜１００ｋｅＶ、ドーズ量；１Ｘ１０13〜１Ｘ１０14個
／ｃｍ2 ）する。これにより、ｎ型エピタキシャル層１
０にベース層３８が形成される。
【００５４】次に、図１９に示すように、例えばＣＶＤ
法により、全面を覆うようにして膜厚３００〜６００ｎ
ｍの酸化膜３９を形成する。その後、アニール（８００
〜９５０℃、１０〜６０分）を行って、ベース層３８、
ｐ型素子分離領域２１、ソース／ドレイン領域３３、３
４を活性化させる。このアニールを行う際に、ベース取
り出し電極３０から高不純物濃度のｐ型不純物Ｂがｎ型
エピタキシャル層１０中に拡散され、ｐ+ 型のグラフト
ベース層４０が形成される。
法により、全面を覆うようにして膜厚３００〜６００ｎ
ｍの酸化膜３９を形成する。その後、アニール（８００
〜９５０℃、１０〜６０分）を行って、ベース層３８、
ｐ型素子分離領域２１、ソース／ドレイン領域３３、３
４を活性化させる。このアニールを行う際に、ベース取
り出し電極３０から高不純物濃度のｐ型不純物Ｂがｎ型
エピタキシャル層１０中に拡散され、ｐ+ 型のグラフト
ベース層４０が形成される。
【００５５】次に、酸化膜３９上に形成したレジストパ
ターン（不図示）をマスクとして、酸化膜３９の異方性
エッチングを行い、図２０に示すように、開口３７の内
壁にサイドウォール膜４１を残す。次に、図２１に示す
ように、例えばＣＶＤ法により、全面に膜厚５０〜２０
０ｎｍの多結晶Ｓｉ膜４２を形成する。その後、この多
結晶Ｓｉ膜４２の全面にｎ型不純物のＡｓ+ をイオン注
入（イオン注入エネルギー；３０〜１００ｋｅＶ、ドー
ズ量；１Ｘ１０15〜１Ｘ１０16個／ｃｍ2 ）する。
ターン（不図示）をマスクとして、酸化膜３９の異方性
エッチングを行い、図２０に示すように、開口３７の内
壁にサイドウォール膜４１を残す。次に、図２１に示す
ように、例えばＣＶＤ法により、全面に膜厚５０〜２０
０ｎｍの多結晶Ｓｉ膜４２を形成する。その後、この多
結晶Ｓｉ膜４２の全面にｎ型不純物のＡｓ+ をイオン注
入（イオン注入エネルギー；３０〜１００ｋｅＶ、ドー
ズ量；１Ｘ１０15〜１Ｘ１０16個／ｃｍ2 ）する。
【００５６】次に、図２２に示すように、例えばＣＶＤ
法により、多結晶Ｓｉ膜４２上に膜厚３００ｎｍの酸化
膜４３を形成する。その後、ファーネスアニール（８０
０〜９５０℃、１０〜６０分）を行うことにより多結晶
Ｓｉ膜４２中の不純物をベース層３８に拡散し、ｎ+ 型
のエミッタ層４４を形成するとともに活性化し、同時に
グラフトベース層４０をも活性化させる。
法により、多結晶Ｓｉ膜４２上に膜厚３００ｎｍの酸化
膜４３を形成する。その後、ファーネスアニール（８０
０〜９５０℃、１０〜６０分）を行うことにより多結晶
Ｓｉ膜４２中の不純物をベース層３８に拡散し、ｎ+ 型
のエミッタ層４４を形成するとともに活性化し、同時に
グラフトベース層４０をも活性化させる。
【００５７】次に、図２３に示すように、ウェットエッ
チングを行うことにより酸化膜４３を除去した後、エミ
ッタ層４４を覆うようにしてレジストパターン４５を形
成する。レジストパターン４５をマスクとして多結晶Ｓ
ｉ膜４２をエッチング（エッチングガス；Ｃ2 Ｃｌ3 Ｆ
3 ／ＳＦ6 混合ガス）し、エミッタ取り出し電極４６を
形成する。その後、このレジストパターン４５を除去す
る。
チングを行うことにより酸化膜４３を除去した後、エミ
ッタ層４４を覆うようにしてレジストパターン４５を形
成する。レジストパターン４５をマスクとして多結晶Ｓ
ｉ膜４２をエッチング（エッチングガス；Ｃ2 Ｃｌ3 Ｆ
3 ／ＳＦ6 混合ガス）し、エミッタ取り出し電極４６を
形成する。その後、このレジストパターン４５を除去す
る。
【００５８】次に、図２４に示すように、レジストパタ
ーン４７を形成した後、このレジストパターン４７をマ
スクとして、例えばＲＩＥ法により、第２酸化膜３５と
第１酸化膜２４とを順次エッチングすることにより、ベ
ース取り出し電極３０、コレクタ取り出し拡散層１８、
およびソース／ドレイン領域３３、３４の表面を露出さ
せる。
ーン４７を形成した後、このレジストパターン４７をマ
スクとして、例えばＲＩＥ法により、第２酸化膜３５と
第１酸化膜２４とを順次エッチングすることにより、ベ
ース取り出し電極３０、コレクタ取り出し拡散層１８、
およびソース／ドレイン領域３３、３４の表面を露出さ
せる。
【００５９】次に、図２５に示すように、例えばスパッ
タリング法により、バリアメタル層（不図示）およびア
ルミニウム（Ａｌ）系金属配線層を形成した後、レジス
トパターン４８ａ〜ｅを形成する。その後、これらのレ
ジストパターン４８ａ〜ｅをマスクとして、バリアメタ
ル層およびＡｌ合金配線層をパターニングすることによ
りベース電極４９、エミッタ電極５０、コレクタ電極５
１および電極５２、５３を形成する。その後、レジスト
パターン４８ａ〜ｅを除去する。以上のようにして、図
２６に示すような、高速な縦型ｎｐｎバイポーラトラン
ジスタおよびｎチャネルＭＯＳトランジスタが同一のＳ
ｉ基板１上に作製される。
タリング法により、バリアメタル層（不図示）およびア
ルミニウム（Ａｌ）系金属配線層を形成した後、レジス
トパターン４８ａ〜ｅを形成する。その後、これらのレ
ジストパターン４８ａ〜ｅをマスクとして、バリアメタ
ル層およびＡｌ合金配線層をパターニングすることによ
りベース電極４９、エミッタ電極５０、コレクタ電極５
１および電極５２、５３を形成する。その後、レジスト
パターン４８ａ〜ｅを除去する。以上のようにして、図
２６に示すような、高速な縦型ｎｐｎバイポーラトラン
ジスタおよびｎチャネルＭＯＳトランジスタが同一のＳ
ｉ基板１上に作製される。
【００６０】従来の半導体装置によれば、ＬＯＣＯＳ法
により素子分離領域１４を形成する際、バーズビーク１
４ａ部分のストレスにより、ソース／ドレイン領域の増
速拡散や、あるいは接合リークの発生が起こる可能性が
ある。しかしながら、上記の本実施形態の半導体装置に
よれば、酸化膜やＳｉ3 Ｎ4膜の膜厚を厳密に制御しな
くても、ソース／ドレイン領域の増速拡散や、バーズビ
ーク１４ａ部分における接合リークを抑制することがで
きる。これにより、従来の半導体装置に比較して、酸化
膜１１の薄膜化が可能となり、したがって、バーズビー
クの短い素子分離領域を形成することが可能となる。
により素子分離領域１４を形成する際、バーズビーク１
４ａ部分のストレスにより、ソース／ドレイン領域の増
速拡散や、あるいは接合リークの発生が起こる可能性が
ある。しかしながら、上記の本実施形態の半導体装置に
よれば、酸化膜やＳｉ3 Ｎ4膜の膜厚を厳密に制御しな
くても、ソース／ドレイン領域の増速拡散や、バーズビ
ーク１４ａ部分における接合リークを抑制することがで
きる。これにより、従来の半導体装置に比較して、酸化
膜１１の薄膜化が可能となり、したがって、バーズビー
クの短い素子分離領域を形成することが可能となる。
【００６１】（実施形態２）図２（ａ）〜（ｃ）に、基
板上もしくは基板上に形成された絶縁膜上に、ＭＯＳト
ランジスタ形成領域を開口するためのマスクパターンを
示す。図２（ａ）の実線は、ＭＯＳトランジスタのＬＯ
ＣＯＳを形成するためのレジストパターン１３（図６参
照）を示す。このパターンを全体にＸ（例えば、Ｘ＝
０．５〜１．０μｍ）縮小した点線のパターン１３’を
パターン合成用とする。
板上もしくは基板上に形成された絶縁膜上に、ＭＯＳト
ランジスタ形成領域を開口するためのマスクパターンを
示す。図２（ａ）の実線は、ＭＯＳトランジスタのＬＯ
ＣＯＳを形成するためのレジストパターン１３（図６参
照）を示す。このパターンを全体にＸ（例えば、Ｘ＝
０．５〜１．０μｍ）縮小した点線のパターン１３’を
パターン合成用とする。
【００６２】図２（ｂ）の実線は、ＭＯＳトランジスタ
のゲート電極を形成するためのレジストパターン２９
（図１５参照）を示す。このパターンを全体にＹ（例え
ば、Ｙ＝０．３〜０．６μｍ）拡大した点線のパターン
２９’をパターン合成用とする。図２（ｃ）に、パター
ン１３’およびパターン２９’を重ね合わせ処理した合
成パターンを示す。これにより、本発明の半導体装置の
製造方法において使用される、所望のマスクパターンが
得られる。
のゲート電極を形成するためのレジストパターン２９
（図１５参照）を示す。このパターンを全体にＹ（例え
ば、Ｙ＝０．３〜０．６μｍ）拡大した点線のパターン
２９’をパターン合成用とする。図２（ｃ）に、パター
ン１３’およびパターン２９’を重ね合わせ処理した合
成パターンを示す。これにより、本発明の半導体装置の
製造方法において使用される、所望のマスクパターンが
得られる。
【００６３】本発明の半導体装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、局所酸
化を行う際の酸化膜またはＳｉ3 Ｎ4 膜の膜厚は、適宜
変更でき、特に、従来の製造方法の場合よりも酸化膜を
薄く形成することもできる。その他、本発明の要旨を逸
脱しない範囲で、種々の変更が可能である。
は、上記の実施の形態に限定されない。例えば、局所酸
化を行う際の酸化膜またはＳｉ3 Ｎ4 膜の膜厚は、適宜
変更でき、特に、従来の製造方法の場合よりも酸化膜を
薄く形成することもできる。その他、本発明の要旨を逸
脱しない範囲で、種々の変更が可能である。
【００６４】
【発明の効果】本発明の半導体装置によれば、ＭＯＳト
ランジスタとバイポーラトランジスタが同一の半導体基
板上に形成された半導体装置において、ＭＯＳトランジ
スタ形成領域の開口部に複数のゲート電極が形成され、
開口部の酸化膜段差部分に多結晶Ｓｉがサイドウォール
状に残留している場合においても、ゲート電極間のショ
ート、ソース／ドレイン領域の増速拡散、あるいは接合
リークといった問題の発生を抑制することができる。こ
れにより、共存集積回路を微細化できる。
ランジスタとバイポーラトランジスタが同一の半導体基
板上に形成された半導体装置において、ＭＯＳトランジ
スタ形成領域の開口部に複数のゲート電極が形成され、
開口部の酸化膜段差部分に多結晶Ｓｉがサイドウォール
状に残留している場合においても、ゲート電極間のショ
ート、ソース／ドレイン領域の増速拡散、あるいは接合
リークといった問題の発生を抑制することができる。こ
れにより、共存集積回路を微細化できる。
【００６５】本発明の半導体装置の製造方法によれば、
上記のような本発明のＢｉＭＯＳやＢｉ−ＣＭＯＳを、
従来の製造方法に対し、新たなプロセスを特に増やさず
に製造することができる。
上記のような本発明のＢｉＭＯＳやＢｉ−ＣＭＯＳを、
従来の製造方法に対し、新たなプロセスを特に増やさず
に製造することができる。
【図１】本発明の実施形態１に示す半導体装置の上面図
である。
である。
【図２】（ａ）〜（ｃ）は、本発明の半導体装置のＭＯ
Ｓトランジスタ形成領域を開口するためのマスクパター
ンであり、（ａ）はＬＯＣＯＳ用パターン、（ｂ）はゲ
ート電極用パターン、（ｃ）は合成パターンを示す。
Ｓトランジスタ形成領域を開口するためのマスクパター
ンであり、（ａ）はＬＯＣＯＳ用パターン、（ｂ）はゲ
ート電極用パターン、（ｃ）は合成パターンを示す。
【図３】従来および本発明の半導体装置の製造方法の製
造工程を示す断面図である。
造工程を示す断面図である。
【図４】従来および本発明の半導体装置の製造方法の製
造工程を示す断面図である。
造工程を示す断面図である。
【図５】従来および本発明の半導体装置の製造方法の製
造工程を示す断面図である。
造工程を示す断面図である。
【図６】従来および本発明の半導体装置の製造方法の製
造工程を示す断面図である。
造工程を示す断面図である。
【図７】従来および本発明の半導体装置の製造方法の製
造工程を示す断面図である。
造工程を示す断面図である。
【図８】従来および本発明の半導体装置の製造方法の製
造工程を示す断面図である。
造工程を示す断面図である。
【図９】従来および本発明の半導体装置の製造方法の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１０】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１１】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１２】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１３】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１４】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１５】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１６】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１７】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１８】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１９】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２０】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２１】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２２】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２３】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２４】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２５】従来および本発明の半導体装置の製造方法の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２６】従来の半導体装置の断面図である。
【図２７】従来の半導体装置の製造方法の製造工程を示
す断面図（ａ）〜（ｂ）と、上面図（ｃ）である。
す断面図（ａ）〜（ｂ）と、上面図（ｃ）である。
１…Ｓｉ基板、２、７、１１、１７、３９、４３…酸化
膜、３…バイポーラトランジスタ形成領域、４…ＭＯＳ
トランジスタ形成領域、５、８、１５、２４ａ、２４
ｂ、３７…開口、１３、１６、２０、２６、２８、２
９、３２、３６、４５、４７、４８ａ〜ｅ…レジストパ
ターン、９…ｎ+ 型の第１の埋込拡散層、１０…ｎ型エ
ピタキシャル層、１２…Ｓｉ3 Ｎ4 膜、１４…ｎ型素子
分離領域、１４ａ…バーズビーク、１８…コレクタ取り
出し拡散層、１９…レジスト膜、２１…ｐ型素子分離領
域、２２、２３…ｐ型ウェル領域、２４…第１酸化膜、
２５…ゲート酸化膜、２７、４２…多結晶Ｓｉ膜、２７
Ａ…多結晶Ｓｉ膜段差部、３０…ベース取り出し電極、
３３、３４…ソース／ドレイン領域、３５…第２酸化
膜、３８…ベース層、４０…グラフトベース層、２７
ａ、４１…サイドウォール層、４４…エミッタ層、４６
…エミッタ取り出し電極、４９…ベース電極、５０…エ
ミッタ電極、５１…コレクタ電極、５２、５３…電極。
膜、３…バイポーラトランジスタ形成領域、４…ＭＯＳ
トランジスタ形成領域、５、８、１５、２４ａ、２４
ｂ、３７…開口、１３、１６、２０、２６、２８、２
９、３２、３６、４５、４７、４８ａ〜ｅ…レジストパ
ターン、９…ｎ+ 型の第１の埋込拡散層、１０…ｎ型エ
ピタキシャル層、１２…Ｓｉ3 Ｎ4 膜、１４…ｎ型素子
分離領域、１４ａ…バーズビーク、１８…コレクタ取り
出し拡散層、１９…レジスト膜、２１…ｐ型素子分離領
域、２２、２３…ｐ型ウェル領域、２４…第１酸化膜、
２５…ゲート酸化膜、２７、４２…多結晶Ｓｉ膜、２７
Ａ…多結晶Ｓｉ膜段差部、３０…ベース取り出し電極、
３３、３４…ソース／ドレイン領域、３５…第２酸化
膜、３８…ベース層、４０…グラフトベース層、２７
ａ、４１…サイドウォール層、４４…エミッタ層、４６
…エミッタ取り出し電極、４９…ベース電極、５０…エ
ミッタ電極、５１…コレクタ電極、５２、５３…電極。
Claims (5)
- 【請求項１】バイポーラトランジスタが同一基板上に併
設して形成され、基板に埋設されたフィールド酸化膜
と、その上層に形成された絶縁膜と、前記絶縁膜に設け
られた開口部と、前記開口部内に形成されたゲート酸化
膜と、前記ゲート酸化膜上に形成されたゲート電極と、
前記開口部内の前記ゲート電極以外の部分にソース／ド
レイン拡散層とを有するＭＯＳトランジスタにおいて、 前記開口部は、前記ソース／ドレイン拡散層では前記フ
ィールド酸化膜に囲まれた領域の内側に形成されてお
り、前記ゲート電極近傍のみ前記フィールド酸化膜に囲
まれた領域の外側に形成されている半導体装置。 - 【請求項２】前記開口部の側壁に、前記ゲート電極と同
一層からなる側壁が形成されている請求項１記載の半導
体装置。 - 【請求項３】半導体基板上にフィールド酸化膜を埋設す
る工程と、 前記フィールド酸化膜上に絶縁膜を形成する工程と、 前記絶縁膜に開口部を形成する工程と、 前記開口部内に、ゲート酸化膜を形成する工程と、 前記ゲート酸化膜上にゲート電極を形成する工程と、 前記絶縁膜および前記ゲート電極をマスクとして、ソー
ス／ドレイン拡散層を自己整合的に形成するＭＯＳトラ
ンジスタの製造方法において、 前記開口部は、ソース／ドレイン拡散層ではフィールド
酸化膜に囲まれた領域の内側に形成し、前記ゲート電極
近傍のみ前記フィールド酸化膜に囲まれた領域の外側に
形成する半導体装置の製造方法。 - 【請求項４】前記開口部を形成するパターンは、前記フ
ィールド酸化膜形成パターンと、前記ゲート電極形成パ
ターンを拡大したパターンとを重ね合わせ処理すること
により得られたパターンである請求項３記載の半導体装
置の製造方法。 - 【請求項５】半導体基板上にフィールド酸化膜を埋設す
る工程と、 前記フィールド酸化膜上に絶縁膜を形成する工程と、 前記絶縁膜に第一の開口部を形成する工程と、 前記第一の開口部内に、ゲート酸化膜を形成する工程
と、 前記絶縁膜および前記フィールド酸化膜に、第二の開口
部を形成する工程と、 前記絶縁膜上、前記第一の開口部内および前記第二の開
口部内に導電体層を形成する工程と、 前記導電体層を加工して、前記第一の開口部内にゲート
電極を、前記第二の開口部から前記絶縁膜上に延在する
ベース電極を形成し、ＢｉＭＯＳトランジスタを形成す
る工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024679A JPH11224905A (ja) | 1998-02-05 | 1998-02-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024679A JPH11224905A (ja) | 1998-02-05 | 1998-02-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224905A true JPH11224905A (ja) | 1999-08-17 |
Family
ID=12144845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10024679A Pending JPH11224905A (ja) | 1998-02-05 | 1998-02-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11224905A (ja) |
-
1998
- 1998-02-05 JP JP10024679A patent/JPH11224905A/ja active Pending
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