JPH09199511A - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
Abstract
(57)【要約】
【課題】 メサ型バイポーラトランジスタの形成におい
て、ベース形成層上でエミッタ層をパターン形成する際
にベ−ス層の外部ベース領域がオーバーエッチングされ
て薄くなり、ベース抵抗が上昇する。 【解決手段】 基板１１の表面側に形成されたコレクタ
層１１ａと、コレクタ層１１ａに接続する状態で基板１
１上に配置されたベース層１２ａと、ベース層１２ａ上
に配置されたエミッタ層１３ａとを備えてなるメサ型の
バイポーラトランジスタ１において、ベース層１２ａの
外部ベース領域Ａ下面にポリシリコン層１１３ａと基板
１１に不純物を拡散させてなる拡散層１１４ａとからな
る補助ベース層１４ａを配置する。そして、外部ベース
領域Ａの導電性を補助ベース層１４ａによって補償す
る。
て、ベース形成層上でエミッタ層をパターン形成する際
にベ−ス層の外部ベース領域がオーバーエッチングされ
て薄くなり、ベース抵抗が上昇する。 【解決手段】 基板１１の表面側に形成されたコレクタ
層１１ａと、コレクタ層１１ａに接続する状態で基板１
１上に配置されたベース層１２ａと、ベース層１２ａ上
に配置されたエミッタ層１３ａとを備えてなるメサ型の
バイポーラトランジスタ１において、ベース層１２ａの
外部ベース領域Ａ下面にポリシリコン層１１３ａと基板
１１に不純物を拡散させてなる拡散層１１４ａとからな
る補助ベース層１４ａを配置する。そして、外部ベース
領域Ａの導電性を補助ベース層１４ａによって補償す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタに関し、特にはエピタキシャル成長によっ積層形
成された半導体層をパターニングしてなるベース層とエ
ミッタ層とを有するメサ型のバイポーラトランジスタに
関する。
ジスタに関し、特にはエピタキシャル成長によっ積層形
成された半導体層をパターニングしてなるベース層とエ
ミッタ層とを有するメサ型のバイポーラトランジスタに
関する。
【０００２】
【従来の技術】バイポーラトランジスタの動作速度をよ
り高めるためには、ベース幅を狭くすることによって最
高遮断周波数（以下、fTmax と記す）を上昇させる必要
がある。しかし、ベース幅を狭くするとエミッタ−コレ
クタ間の耐圧が劣化してパンチスルーが発生し易くなる
ことから、バイポーラトランジスタのfTmax を上昇させ
るためには浅くしかも不純物濃度が濃いベース層を設け
る必要がある。一般的には、上記ベース層にはイオン注
入によって不純物を導入してなる不純物拡散層が用いら
れてきた。しかし、イオン注入による不純物導入では、
チャネリングの問題から上記不純物拡散層の深さを浅く
するには限界があり、これによって形成されたベース層
を有するバイポーラトランジスタでは、fTmax ＝３０〜
４０ＧＨｚが上限であった。
り高めるためには、ベース幅を狭くすることによって最
高遮断周波数（以下、fTmax と記す）を上昇させる必要
がある。しかし、ベース幅を狭くするとエミッタ−コレ
クタ間の耐圧が劣化してパンチスルーが発生し易くなる
ことから、バイポーラトランジスタのfTmax を上昇させ
るためには浅くしかも不純物濃度が濃いベース層を設け
る必要がある。一般的には、上記ベース層にはイオン注
入によって不純物を導入してなる不純物拡散層が用いら
れてきた。しかし、イオン注入による不純物導入では、
チャネリングの問題から上記不純物拡散層の深さを浅く
するには限界があり、これによって形成されたベース層
を有するバイポーラトランジスタでは、fTmax ＝３０〜
４０ＧＨｚが上限であった。
【０００３】そこで、エピタキシャル成長によって形成
した半導体層をベース層として用いたバイポーラトラン
ジスタが提案された。このバイポーラトランジスタは以
下のようにして形成する。先ず、図１５（１）に示すよ
うに、表面側にＮ型のコレクタ層１１ａが形成された基
板１１上に、Ｐ型の不純物を含有するシリコン膜を第１
半導体層１２としてエピタキシャル成長させる。次に、
第１半導体層１２の上面に、Ｎ型の不純物を含有するシ
リコン膜を第２半導体層１３としてエピタキシャル成長
させる。次に、図１３（２）に示すように、レジストパ
ターン９０１をマスクにして第２半導体層１３をエッチ
ングし、当該第２半導体層１３からなるエミッタ層１３
ａを形成する。レジストパターン９０１を除去した後、
図１３（３）に示すように、レジストパターン９０２を
マスクにして第１半導体層１２をエッチングし、エミッ
タ層１３ａの下に当該第１半導体層１２からなるベース
層１２ａを形成する。次いで、図１３（４）に示すよう
に、エミッタ層１３ａ及びベース層１２ａを覆う状態で
基板１１上に絶縁膜１８を成膜する。その後、絶縁膜１
８にコレクタ層１１ａ，ベース層１２ａ及びエミッタ層
１３ａに達するコンタクトホール１８ａをそれぞれ形成
し、さらに上記各層に接続する配線１９を形成する。
した半導体層をベース層として用いたバイポーラトラン
ジスタが提案された。このバイポーラトランジスタは以
下のようにして形成する。先ず、図１５（１）に示すよ
うに、表面側にＮ型のコレクタ層１１ａが形成された基
板１１上に、Ｐ型の不純物を含有するシリコン膜を第１
半導体層１２としてエピタキシャル成長させる。次に、
第１半導体層１２の上面に、Ｎ型の不純物を含有するシ
リコン膜を第２半導体層１３としてエピタキシャル成長
させる。次に、図１３（２）に示すように、レジストパ
ターン９０１をマスクにして第２半導体層１３をエッチ
ングし、当該第２半導体層１３からなるエミッタ層１３
ａを形成する。レジストパターン９０１を除去した後、
図１３（３）に示すように、レジストパターン９０２を
マスクにして第１半導体層１２をエッチングし、エミッ
タ層１３ａの下に当該第１半導体層１２からなるベース
層１２ａを形成する。次いで、図１３（４）に示すよう
に、エミッタ層１３ａ及びベース層１２ａを覆う状態で
基板１１上に絶縁膜１８を成膜する。その後、絶縁膜１
８にコレクタ層１１ａ，ベース層１２ａ及びエミッタ層
１３ａに達するコンタクトホール１８ａをそれぞれ形成
し、さらに上記各層に接続する配線１９を形成する。
【０００４】上記のようにして形成されたバイポーラト
ランジスタ９は、イオン注入によって形成されたベース
層と比較して浅くかつ不純物濃度の濃いベース層１２ａ
を有するものになり、fTmax が５０ＧＨｚ程度にまで達
することが報告されている。また、上記ベース層１２ａ
は、不純物を含有するＳｉ−Ｇｅ（シリコン−ゲルマニ
ウム：ＳｉＧｅｘ）膜からならる第１半導体層をパター
ニングしてなるものでも良い。このようなベース層１２
ａを有するヘテロバイポーラトランジスタは、シリコン
のみで形成されたバイポーラトランジスタと比較してベ
ースのバンドギャップが狭いためにエミッタ濃度を低く
設定できる。このため、バンドギャップナロウイングに
起因するｈＦＥの低下やエミッタ−ベース間の耐圧の低
下が防止される。このような構成のヘテロバイポーラト
ランジスタでは、fTmax が１００ＧＨｚ程度にまで達す
ることが報告されている。
ランジスタ９は、イオン注入によって形成されたベース
層と比較して浅くかつ不純物濃度の濃いベース層１２ａ
を有するものになり、fTmax が５０ＧＨｚ程度にまで達
することが報告されている。また、上記ベース層１２ａ
は、不純物を含有するＳｉ−Ｇｅ（シリコン−ゲルマニ
ウム：ＳｉＧｅｘ）膜からならる第１半導体層をパター
ニングしてなるものでも良い。このようなベース層１２
ａを有するヘテロバイポーラトランジスタは、シリコン
のみで形成されたバイポーラトランジスタと比較してベ
ースのバンドギャップが狭いためにエミッタ濃度を低く
設定できる。このため、バンドギャップナロウイングに
起因するｈＦＥの低下やエミッタ−ベース間の耐圧の低
下が防止される。このような構成のヘテロバイポーラト
ランジスタでは、fTmax が１００ＧＨｚ程度にまで達す
ることが報告されている。
【０００５】近年、半導体装置の高集積化及び高機能化
が進展しており、情報通信分野においても通信機器の小
型化及び通信速度の高速化が求められている。これを達
成するためには、現在Ｇａ−Ａｓ（ガリウム−ヒ素）を
用いて形成された素子と同程度に高速動作が可能（fTma
x ＝１２０ＧＨｚ）な素子をシリコン基板上に形成して
上記素子のＩＣ化を図ることが必須であり、上記各バイ
ポーラトランジスタの実用化が求められている。
が進展しており、情報通信分野においても通信機器の小
型化及び通信速度の高速化が求められている。これを達
成するためには、現在Ｇａ−Ａｓ（ガリウム−ヒ素）を
用いて形成された素子と同程度に高速動作が可能（fTma
x ＝１２０ＧＨｚ）な素子をシリコン基板上に形成して
上記素子のＩＣ化を図ることが必須であり、上記各バイ
ポーラトランジスタの実用化が求められている。
【０００６】
【発明が解決しようとする課題】しかし、上記バイポー
ラトランジスタを実用化するうえでは、以下のような課
題があった。すなわち、図１５（２）に示したように、
上記エミッタ層１３ａは、ベース層になる第１半導体層
１２上においてパターニングされたものである。このた
め、上記パターニングの際にはエミッタ層１３ａから露
出するベース層（第１半導体層１２）部分がオーバーエ
ッチングされることはさけられない。したがって、図１
５（３）に示したように、上記ベース層１２ａは、エミ
ッタ層１３ａ下部の真性ベース領域Ｂよりもその他のベ
ース層部分すなわち外部ベース領域Ａの膜厚が薄いもの
になり、ベース抵抗が高くなるという問題がある。そし
て、このオーバーエッチングによるベース抵抗の増加
は、ベース層を薄くすればするほど顕著になり、これが
素子の高速化を阻害する要因になっている。
ラトランジスタを実用化するうえでは、以下のような課
題があった。すなわち、図１５（２）に示したように、
上記エミッタ層１３ａは、ベース層になる第１半導体層
１２上においてパターニングされたものである。このた
め、上記パターニングの際にはエミッタ層１３ａから露
出するベース層（第１半導体層１２）部分がオーバーエ
ッチングされることはさけられない。したがって、図１
５（３）に示したように、上記ベース層１２ａは、エミ
ッタ層１３ａ下部の真性ベース領域Ｂよりもその他のベ
ース層部分すなわち外部ベース領域Ａの膜厚が薄いもの
になり、ベース抵抗が高くなるという問題がある。そし
て、このオーバーエッチングによるベース抵抗の増加
は、ベース層を薄くすればするほど顕著になり、これが
素子の高速化を阻害する要因になっている。
【０００７】
【課題を解決するための手段】そこで本発明のバイポー
ラトランジスタは、コレクタ層が形成された基板上に配
置されるベース層と、このベース層上に配置されるエミ
ッタ層とを備えたメサ型のバイポーラトランジスタにお
いて、上記エミッタ層の側方下部における上記ベース層
の外部ベース領域下面や上面に、上記エミッタ層と絶縁
された状態で補助ベース層を配置したことを上記課題を
解決するための手段としている。また、上記外部ベース
領域下面の補助ベース層の端部はエミッタ層の下部に配
置され、上記外部ベース領域上面の補助ベース層の端部
はベース層の下面のコレクタ層部分の上部に配置され
る。
ラトランジスタは、コレクタ層が形成された基板上に配
置されるベース層と、このベース層上に配置されるエミ
ッタ層とを備えたメサ型のバイポーラトランジスタにお
いて、上記エミッタ層の側方下部における上記ベース層
の外部ベース領域下面や上面に、上記エミッタ層と絶縁
された状態で補助ベース層を配置したことを上記課題を
解決するための手段としている。また、上記外部ベース
領域下面の補助ベース層の端部はエミッタ層の下部に配
置され、上記外部ベース領域上面の補助ベース層の端部
はベース層の下面のコレクタ層部分の上部に配置され
る。
【０００８】上記バイポーラトランジスタでは、外部ベ
ース領域の上面や下面に補助ベース層が配置されている
ことから、上記外部ベース領域の実質的な膜厚は当該外
部ベース領域と補助ベース領域との膜厚を合わせた厚さ
になる。このため、ベース層全体が薄膜化して外部ベー
ス領域のベース抵抗が上昇しても、当該外部ベース領域
の上面や下面に配置された補助ベース層によってベース
抵抗の上昇が抑えられる。そして、外部ベース領域下面
の補助ベース層の端部はエミッタ層の下方に配置される
ことから、エミッタ層下の真性ベース領域から外部ベー
ス領域にかけて切れ目なく上記補助ベース層が配置さ
れ、さらにベース抵抗の上昇が抑えられる。また、外部
ベース領域上面の補助ベースはベース層下のコレクタ層
部分の上方に配置されることから、コレクタ層上におけ
るベース層の単結晶部分と当該補助ベース層とが接続さ
れた状態になり、さらにベース抵抗が低く抑えられる。
ース領域の上面や下面に補助ベース層が配置されている
ことから、上記外部ベース領域の実質的な膜厚は当該外
部ベース領域と補助ベース領域との膜厚を合わせた厚さ
になる。このため、ベース層全体が薄膜化して外部ベー
ス領域のベース抵抗が上昇しても、当該外部ベース領域
の上面や下面に配置された補助ベース層によってベース
抵抗の上昇が抑えられる。そして、外部ベース領域下面
の補助ベース層の端部はエミッタ層の下方に配置される
ことから、エミッタ層下の真性ベース領域から外部ベー
ス領域にかけて切れ目なく上記補助ベース層が配置さ
れ、さらにベース抵抗の上昇が抑えられる。また、外部
ベース領域上面の補助ベースはベース層下のコレクタ層
部分の上方に配置されることから、コレクタ層上におけ
るベース層の単結晶部分と当該補助ベース層とが接続さ
れた状態になり、さらにベース抵抗が低く抑えられる。
【０００９】
【発明の実施の形態】以下、本発明のバイポーラトラン
ジスタの第１〜第８実施形態を順次説明する。なお、各
実施形態の説明において同一の構成部分には同一の符号
を付し、重複する説明は省略する。また、以下の各実施
形態では、ＮＰＮバイポーラトランジスタを例に取って
説明を行うが、本発明はＰＮＰバイポーラトランジスタ
にも適用可能である。ただし、この場合説明中における
導電型を逆にすることとする。
ジスタの第１〜第８実施形態を順次説明する。なお、各
実施形態の説明において同一の構成部分には同一の符号
を付し、重複する説明は省略する。また、以下の各実施
形態では、ＮＰＮバイポーラトランジスタを例に取って
説明を行うが、本発明はＰＮＰバイポーラトランジスタ
にも適用可能である。ただし、この場合説明中における
導電型を逆にすることとする。
【００１０】図１は、本発明の請求項１，２及び請求項
９，１０を適用した第１実施形態のバイポーラトランジ
スタを説明するための図である。このバイポーラトラン
ジスタ１はメサ型であり、基板１１の＜１００＞面側に
形成されたＮ型のコレクタ層１１ａと、このコレクタ層
１１ａに接合する状態で基板１１上に配置されたＰ型の
ベース層１２ａと、ベース層１２ａ上に配置されたＮ型
のエミッタ層１３ａとが備えられている。そして、エミ
ッタ層１３ａの側方下部におけるベース層１２ａの外部
ベース領域Ａの下面に、補助ベース層１４ａが配置され
ている。この補助ベース層１４ａは、ポリシリコン層１
１３ａと拡散層１１４ａとで構成されている。上記ポリ
シリコン層１１３ａは、１０19〜１０21個／ｃｍ3 程度
の高濃度でポリシリコンにＰ型不純物を含有させてな
り、また、拡散層１１４ａは、１０ 19〜１０21個／ｃｍ
3 程度の高濃度でシリコン単結晶にＰ型不純物を含有さ
せてなる。
９，１０を適用した第１実施形態のバイポーラトランジ
スタを説明するための図である。このバイポーラトラン
ジスタ１はメサ型であり、基板１１の＜１００＞面側に
形成されたＮ型のコレクタ層１１ａと、このコレクタ層
１１ａに接合する状態で基板１１上に配置されたＰ型の
ベース層１２ａと、ベース層１２ａ上に配置されたＮ型
のエミッタ層１３ａとが備えられている。そして、エミ
ッタ層１３ａの側方下部におけるベース層１２ａの外部
ベース領域Ａの下面に、補助ベース層１４ａが配置され
ている。この補助ベース層１４ａは、ポリシリコン層１
１３ａと拡散層１１４ａとで構成されている。上記ポリ
シリコン層１１３ａは、１０19〜１０21個／ｃｍ3 程度
の高濃度でポリシリコンにＰ型不純物を含有させてな
り、また、拡散層１１４ａは、１０ 19〜１０21個／ｃｍ
3 程度の高濃度でシリコン単結晶にＰ型不純物を含有さ
せてなる。
【００１１】以下に、図２（１）〜（５）及び図３
（６）〜（１０）を用いて当該バイポーラトランジスタ
１の製造手順を説明する。先ず、図２（１）に示すよう
に、Ｐ型のシリコン基板１０１表面に、熱酸化によって
３００ｎｍ程度の膜厚の酸化シリコン膜１０２を成膜す
る。次に、ここでは図示しないレジストパターンをマス
クに用いて、上記バイポーラトランジスタを形成する部
分の酸化シリコン膜１０２をエッチング除去する。次
に、酸化アンチモン（Ｓｂ2 Ｏ3 ）を固体拡散源に用い
た気相拡散によって、酸化シリコン膜１０２を除去した
部分におけるシリコン基板１０１の表層にアンチモンを
拡散させてＮ型の埋め込みコレクタ層１０３を形成す
る。ここでは、埋め込みコレクタ層１０３のシート抵抗
ρｓ＝２０〜５０Ω／□，深さＸｊ＝１〜２μｍ程度に
なるように拡散を行う。
（６）〜（１０）を用いて当該バイポーラトランジスタ
１の製造手順を説明する。先ず、図２（１）に示すよう
に、Ｐ型のシリコン基板１０１表面に、熱酸化によって
３００ｎｍ程度の膜厚の酸化シリコン膜１０２を成膜す
る。次に、ここでは図示しないレジストパターンをマス
クに用いて、上記バイポーラトランジスタを形成する部
分の酸化シリコン膜１０２をエッチング除去する。次
に、酸化アンチモン（Ｓｂ2 Ｏ3 ）を固体拡散源に用い
た気相拡散によって、酸化シリコン膜１０２を除去した
部分におけるシリコン基板１０１の表層にアンチモンを
拡散させてＮ型の埋め込みコレクタ層１０３を形成す
る。ここでは、埋め込みコレクタ層１０３のシート抵抗
ρｓ＝２０〜５０Ω／□，深さＸｊ＝１〜２μｍ程度に
なるように拡散を行う。
【００１２】次に、図２（２）に示すように、酸化シリ
コン膜（１０２）を除去した後、エピタキシャル技術に
よって、抵抗率＝０．３〜５．０Ωｃｍ，厚さ＝０．７
〜２．０μｍ程度のＮ型の半導体層１０４をシリコン基
板１０１上に成膜する。
コン膜（１０２）を除去した後、エピタキシャル技術に
よって、抵抗率＝０．３〜５．０Ωｃｍ，厚さ＝０．７
〜２．０μｍ程度のＮ型の半導体層１０４をシリコン基
板１０１上に成膜する。
【００１３】その後、図２（３）に示すように、Ｎ型の
半導体層１０４の表面を酸化させてバッファ酸化膜１０
５を成膜し、減圧ＣＶＤ（Chemical Vapor Deposition)
法によってこのバッファ酸化膜１０５の上面に窒化シリ
コン膜１０６を成膜する。これらの膜の膜厚は、後に形
成するＬＯＣＯＳ（Local Oxidation of Silicon) 酸化
膜のバーズビークの長さ、及びＬＯＣＯＳ酸化に伴う応
力や欠陥発生の制御性で決定され、一例としてバッファ
酸化膜１０５は２０〜５０ｎｍ，窒化シリコン膜１０６
は５０〜１００ｎｍ程度に設定される。次に、ここでは
図示しないレジストパターンをマスクに用いたエッチン
グによって、ＬＯＣＯＳ酸化を行う領域上における窒化
シリコン膜１０６及びバッファ酸化膜１０５を除去し、
さらにＮ型の半導体層１０４をＬＯＣＯＳ酸化膜の膜厚
の１／２程度になるまでエッチングする。これによっ
て、ＬＯＣＯＳ酸化膜を形成した後の基板表面が平坦に
なるようにする。
半導体層１０４の表面を酸化させてバッファ酸化膜１０
５を成膜し、減圧ＣＶＤ（Chemical Vapor Deposition)
法によってこのバッファ酸化膜１０５の上面に窒化シリ
コン膜１０６を成膜する。これらの膜の膜厚は、後に形
成するＬＯＣＯＳ（Local Oxidation of Silicon) 酸化
膜のバーズビークの長さ、及びＬＯＣＯＳ酸化に伴う応
力や欠陥発生の制御性で決定され、一例としてバッファ
酸化膜１０５は２０〜５０ｎｍ，窒化シリコン膜１０６
は５０〜１００ｎｍ程度に設定される。次に、ここでは
図示しないレジストパターンをマスクに用いたエッチン
グによって、ＬＯＣＯＳ酸化を行う領域上における窒化
シリコン膜１０６及びバッファ酸化膜１０５を除去し、
さらにＮ型の半導体層１０４をＬＯＣＯＳ酸化膜の膜厚
の１／２程度になるまでエッチングする。これによっ
て、ＬＯＣＯＳ酸化膜を形成した後の基板表面が平坦に
なるようにする。
【００１４】次いでに、図２（４）に示すように、１０
００〜１０５０℃で２〜６時間のスチーム酸化を行うこ
とによって、窒化シリコン膜１０６から露出する半導体
層１０４表面に０．８〜１．５μｍの膜厚のＬＯＣＯＳ
酸化膜１０７を成長させる。この工程でＬＯＣＯＳ酸化
されずに残った半導体層１０４部分と、埋め込みコレク
タ層１０３とでＮ型のコレクタ層１１ａが形成される。
そして、シリコン基板１０１とコレクタ層１１ａとＬＯ
ＣＯＳ酸化膜１０７とからなる基板１１が形成される。
その後、熱リン酸を用いたウェットエッチングによっ
て、窒化シリコン膜１０６）を除去し、次いで、基板１
１上に、コレクタ層１１ａの取り出し領域上を開口する
形状のレジストパターン１０８を形成する。そして、こ
のレジストパターン１０８をマスクに用いたイオン注入
によって、コレクタ層１１ａの表面部分に取り出し領域
を形成するためのＮ型不純物を導入する。ここでは、Ｎ
型不純物としてリンを用い、４０〜１００ｋｅＶの注入
エネルギーで１０15〜１０16個／ｃｍ2 程度導入する。
００〜１０５０℃で２〜６時間のスチーム酸化を行うこ
とによって、窒化シリコン膜１０６から露出する半導体
層１０４表面に０．８〜１．５μｍの膜厚のＬＯＣＯＳ
酸化膜１０７を成長させる。この工程でＬＯＣＯＳ酸化
されずに残った半導体層１０４部分と、埋め込みコレク
タ層１０３とでＮ型のコレクタ層１１ａが形成される。
そして、シリコン基板１０１とコレクタ層１１ａとＬＯ
ＣＯＳ酸化膜１０７とからなる基板１１が形成される。
その後、熱リン酸を用いたウェットエッチングによっ
て、窒化シリコン膜１０６）を除去し、次いで、基板１
１上に、コレクタ層１１ａの取り出し領域上を開口する
形状のレジストパターン１０８を形成する。そして、こ
のレジストパターン１０８をマスクに用いたイオン注入
によって、コレクタ層１１ａの表面部分に取り出し領域
を形成するためのＮ型不純物を導入する。ここでは、Ｎ
型不純物としてリンを用い、４０〜１００ｋｅＶの注入
エネルギーで１０15〜１０16個／ｃｍ2 程度導入する。
【００１５】次いで、レジストパターン１０８を除去し
た後、ＣＶＤ法によってここでは図示しない酸化シリコ
ン膜を１００〜６００ｎｍ程度の膜厚で成膜する。その
後、上記イオン注入によって基板１１の表面部分に導入
されたリンの活性化アニールを行う。次に、ここでは図
示しないレジスト膜を上記酸化シリコン膜上に塗布す
る。その後、ＲＩＥ（Reactive Ion Etching) 法によっ
て上記レジスト膜及び酸化シリコン膜をコレクタ層１１
ａが露出するまで全面エッチバックし、基板１１表面を
平坦化する。
た後、ＣＶＤ法によってここでは図示しない酸化シリコ
ン膜を１００〜６００ｎｍ程度の膜厚で成膜する。その
後、上記イオン注入によって基板１１の表面部分に導入
されたリンの活性化アニールを行う。次に、ここでは図
示しないレジスト膜を上記酸化シリコン膜上に塗布す
る。その後、ＲＩＥ（Reactive Ion Etching) 法によっ
て上記レジスト膜及び酸化シリコン膜をコレクタ層１１
ａが露出するまで全面エッチバックし、基板１１表面を
平坦化する。
【００１６】次に、図２（５）に示すように、９００℃
程度の熱酸化処理を行うことによって、基板１１の表面
側に形成されたコレクタ層１１ａの露出面に１０〜３０
ｎｍ程度の膜厚の酸化膜１１０を成長させる。次いで、
基板１１上にレジストパターン１０９を形成した後、こ
のレジストパターン１０９をマスクに用いたイオン注入
によってバイポーラトランジスタの素子間分離領域１１
１を形成するためのＰ型の不純物を導入する。その後、
レジストパターン１０９を除去する。以上までの工程
は、従来と同様の手順で行う。
程度の熱酸化処理を行うことによって、基板１１の表面
側に形成されたコレクタ層１１ａの露出面に１０〜３０
ｎｍ程度の膜厚の酸化膜１１０を成長させる。次いで、
基板１１上にレジストパターン１０９を形成した後、こ
のレジストパターン１０９をマスクに用いたイオン注入
によってバイポーラトランジスタの素子間分離領域１１
１を形成するためのＰ型の不純物を導入する。その後、
レジストパターン１０９を除去する。以上までの工程
は、従来と同様の手順で行う。
【００１７】そして、以下の工程からが、第１実施形態
で示したバイポーラトランジスタ製造において特徴的な
工程であり、次のような手順で行う。先ず、図３（６）
に示すように、基板１１上にレジストパターン１１２を
形成する。このレジストパターン１１２は、後に形成す
るベース層の外部ベース領域形成部分のほぼ全域を露出
する開口部を有する形状に形成する。その後、このレジ
ストパターン１１２をマスクに用いたＲＩＥ法によっ
て、酸化膜１１０，ＬＯＣＯＳ酸化膜１０７及びコレク
タ層１１ａの一部を２００〜３００ｎｍの深さにエッチ
ング除去する。
で示したバイポーラトランジスタ製造において特徴的な
工程であり、次のような手順で行う。先ず、図３（６）
に示すように、基板１１上にレジストパターン１１２を
形成する。このレジストパターン１１２は、後に形成す
るベース層の外部ベース領域形成部分のほぼ全域を露出
する開口部を有する形状に形成する。その後、このレジ
ストパターン１１２をマスクに用いたＲＩＥ法によっ
て、酸化膜１１０，ＬＯＣＯＳ酸化膜１０７及びコレク
タ層１１ａの一部を２００〜３００ｎｍの深さにエッチ
ング除去する。
【００１８】次に、図３（７）に示すように、上記レジ
ストパターン（１１２）を除去した後、ＣＶＤ法によっ
て、基板１１上にポリシリコン膜１１３を成膜する。こ
のポリシリコン膜１１３は、Ｐ型不純物を高濃度で含有
するものであり、上記エッチングによって基板１１表面
に形成された段差の凹部が埋め込まれる程度の厚さ、こ
こでは２００〜３００ｎｍの膜厚で成膜される。その
後、酸化膜１１０をストッパにしたＣＭＰ（Chemical M
echanical Polishing)法によってポリシリコン膜１１３
を表面側から研磨し、基板１１の表面を平坦化する。こ
れによって、上記段差の凹部をポリシリコン層１１３ａ
で埋め込む。
ストパターン（１１２）を除去した後、ＣＶＤ法によっ
て、基板１１上にポリシリコン膜１１３を成膜する。こ
のポリシリコン膜１１３は、Ｐ型不純物を高濃度で含有
するものであり、上記エッチングによって基板１１表面
に形成された段差の凹部が埋め込まれる程度の厚さ、こ
こでは２００〜３００ｎｍの膜厚で成膜される。その
後、酸化膜１１０をストッパにしたＣＭＰ（Chemical M
echanical Polishing)法によってポリシリコン膜１１３
を表面側から研磨し、基板１１の表面を平坦化する。こ
れによって、上記段差の凹部をポリシリコン層１１３ａ
で埋め込む。
【００１９】次いで、ポリシリコン層１１３ａからの熱
拡散によって基板１１中にＰ型不純物を拡散させ、ポリ
シリコン層１１３ａの側周に沿ってＰ型の拡散層１１４
ａを形成する。そして、このポリシリコン層１１３ａと
拡散層１１４ａとで、補助ベース１４ａが構成される。
なお、次に行う成膜工程を高温で行う場合には、この熱
拡散工程を特に行うことなく拡散層１１４ａが形成され
る。
拡散によって基板１１中にＰ型不純物を拡散させ、ポリ
シリコン層１１３ａの側周に沿ってＰ型の拡散層１１４
ａを形成する。そして、このポリシリコン層１１３ａと
拡散層１１４ａとで、補助ベース１４ａが構成される。
なお、次に行う成膜工程を高温で行う場合には、この熱
拡散工程を特に行うことなく拡散層１１４ａが形成され
る。
【００２０】次に、図３（８）に示すように、基板１１
表面を清浄化した後、ＭＢＥ（Molecular Beam Epitax
y) ，ガスソースＭＢＥ，ＵＨＶ（Ultra High Vacuum)
−ＣＶＤまたはＬＰ（Low Pressure) −ＣＶＤ法等によ
って、基板１１上に第１半導体層１２をエピタキシャル
成長させる。この第１半導体層１２はＰ型の不純物を含
有するＳｉ−Ｇｅ（シリコン−ゲルマニウム）層または
Ｓｉ（シリコン）層とする。その後、表面の清浄化を保
つために、上記第１半導体層１２の成長に連続させて第
２半導体層１３をエピタキシャル成長させる。この第２
半導体層１３はＮ型の不純物を含有するＳｉ層とする。
上記成膜においては、第１半導体層１２の成膜下地に単
結晶シリコンが露出している部分上では、当該第１半導
体層１２及び第２半導体層１３は単結晶層になる。これ
に対して、上記成膜下地が酸化膜（ＬＯＣＯＳ酸化膜１
０７）やポリシリコン層１１３ａである部分上では、上
記第１半導体層１２及び上記第２半導体層１３は微結晶
層になる。
表面を清浄化した後、ＭＢＥ（Molecular Beam Epitax
y) ，ガスソースＭＢＥ，ＵＨＶ（Ultra High Vacuum)
−ＣＶＤまたはＬＰ（Low Pressure) −ＣＶＤ法等によ
って、基板１１上に第１半導体層１２をエピタキシャル
成長させる。この第１半導体層１２はＰ型の不純物を含
有するＳｉ−Ｇｅ（シリコン−ゲルマニウム）層または
Ｓｉ（シリコン）層とする。その後、表面の清浄化を保
つために、上記第１半導体層１２の成長に連続させて第
２半導体層１３をエピタキシャル成長させる。この第２
半導体層１３はＮ型の不純物を含有するＳｉ層とする。
上記成膜においては、第１半導体層１２の成膜下地に単
結晶シリコンが露出している部分上では、当該第１半導
体層１２及び第２半導体層１３は単結晶層になる。これ
に対して、上記成膜下地が酸化膜（ＬＯＣＯＳ酸化膜１
０７）やポリシリコン層１１３ａである部分上では、上
記第１半導体層１２及び上記第２半導体層１３は微結晶
層になる。
【００２１】上記の後、図３（９）に示すように、第２
半導体層１３上にレジストパターン１１５を形成し、こ
のレジストパターン１１５をマスクに用いて第２半導体
層１３をエッチングする。これによって、第２半導体層
１３からなるエミッタ層１３ａを形成する。このエッチ
ングでは、レジストパターン１１５から露出している部
分の第１半導体層１２がオーバーエッチングされて薄く
なる。
半導体層１３上にレジストパターン１１５を形成し、こ
のレジストパターン１１５をマスクに用いて第２半導体
層１３をエッチングする。これによって、第２半導体層
１３からなるエミッタ層１３ａを形成する。このエッチ
ングでは、レジストパターン１１５から露出している部
分の第１半導体層１２がオーバーエッチングされて薄く
なる。
【００２２】次に、図３（１０）に示すように、上記レ
ジストパターン（１１５）を除去した後、エミッタ層１
３ａ及び補助ベース１４ａ上を覆う形状のレジストパタ
ーン１１６を形成する。次いで、このレジストパターン
１１６をマスクに用いて第１半導体層１２をエッチング
することによって、第１半導体層１２からなるベース層
１２ａを形成する。
ジストパターン（１１５）を除去した後、エミッタ層１
３ａ及び補助ベース１４ａ上を覆う形状のレジストパタ
ーン１１６を形成する。次いで、このレジストパターン
１１６をマスクに用いて第１半導体層１２をエッチング
することによって、第１半導体層１２からなるベース層
１２ａを形成する。
【００２３】上記のようにして、コレクタ層１１ａ，ベ
ース層１２ａ及びエミッタ層１３ａを形成した後、上記
レジストパターン１１６を除去する。次いで、図１に示
すように、ＣＶＤ法によって、エミッタ層１３ａ及びベ
ース層１２ａを覆う状態で基板１１上に３００ｎｍ程度
の膜厚の絶縁膜１８を成膜する。しかる後、絶縁膜１８
上にここでは図示しないレジストパターンを形成し、こ
れをマスクに用いたＲＩＥによってコレクタ層１１ａ，
ベース層１２ａ及びエミッタ層１３ａにそれぞれ達する
コンタクトホール１８ａを形成する。
ース層１２ａ及びエミッタ層１３ａを形成した後、上記
レジストパターン１１６を除去する。次いで、図１に示
すように、ＣＶＤ法によって、エミッタ層１３ａ及びベ
ース層１２ａを覆う状態で基板１１上に３００ｎｍ程度
の膜厚の絶縁膜１８を成膜する。しかる後、絶縁膜１８
上にここでは図示しないレジストパターンを形成し、こ
れをマスクに用いたＲＩＥによってコレクタ層１１ａ，
ベース層１２ａ及びエミッタ層１３ａにそれぞれ達する
コンタクトホール１８ａを形成する。
【００２４】次に、上記レジストパターンを除去した
後、バリアメタル（図示せず）に続いてアルミニウムを
スパッタ成膜する。その後、ここでは図示しないレジス
トパターンをマスクに用いたＲＩＥによって、アルミニ
ウム及びバリアメタルをＲＩＥし、コレクタ層１１ａ，
ベース層１２ａ及びエミッタ層１３ａにそれぞれ接続す
る配線１９を形成する。その後、上記レジストパターン
を除去し、以降は、多層配線の工程を行う。
後、バリアメタル（図示せず）に続いてアルミニウムを
スパッタ成膜する。その後、ここでは図示しないレジス
トパターンをマスクに用いたＲＩＥによって、アルミニ
ウム及びバリアメタルをＲＩＥし、コレクタ層１１ａ，
ベース層１２ａ及びエミッタ層１３ａにそれぞれ接続す
る配線１９を形成する。その後、上記レジストパターン
を除去し、以降は、多層配線の工程を行う。
【００２５】以上のようにして、外部ベース領域Ａの下
面に補助ベース１４ａが配置されたバイポーラトランジ
スタ１が形成される。このバイポーラトランジスタ１
は、外部ベース領域Ａの実質的な膜厚は外部ベース領域
Ａと補助ベース層１４ａとの膜厚を合わせた厚さにな
る。このため、図３（９）で示したエミッタ層１３ａを
形成する際のエッチングでベース層１２ａの外部ベース
領域Ａになる第１半導体層１２部分がオーバーエッチン
グされても、この外部ベース領域Ａの下面に配置されて
いる補助ベース１４ａによってベース抵抗の上昇が抑え
られる。さらに、補助ベース１４ａを構成する拡散層１
１４ａがエミッタ層１３ａとオーバーラップするように
配置されるため、外部ベース領域Ａの全域で切れ目なく
ベース抵抗を低く抑えることができる。
面に補助ベース１４ａが配置されたバイポーラトランジ
スタ１が形成される。このバイポーラトランジスタ１
は、外部ベース領域Ａの実質的な膜厚は外部ベース領域
Ａと補助ベース層１４ａとの膜厚を合わせた厚さにな
る。このため、図３（９）で示したエミッタ層１３ａを
形成する際のエッチングでベース層１２ａの外部ベース
領域Ａになる第１半導体層１２部分がオーバーエッチン
グされても、この外部ベース領域Ａの下面に配置されて
いる補助ベース１４ａによってベース抵抗の上昇が抑え
られる。さらに、補助ベース１４ａを構成する拡散層１
１４ａがエミッタ層１３ａとオーバーラップするように
配置されるため、外部ベース領域Ａの全域で切れ目なく
ベース抵抗を低く抑えることができる。
【００２６】次に、図４は、上記第１実施形態と同様の
請求項を適用した第２実施形態のバイポーラトランジス
タを説明するための図である。このバイポーラトランジ
スタ２と上記図１で示した第１実施形態のバイポーラト
ランジスタとの異なる点は、補助ベース層２４ａがポリ
シリコン層のみからなる点にある。そして、基板１１の
表面側に埋め込まれたポリシリコン層からなる補助ベー
ス層２４ａは、エミッタ層１３ａとオーバーラップする
ように配置される。
請求項を適用した第２実施形態のバイポーラトランジス
タを説明するための図である。このバイポーラトランジ
スタ２と上記図１で示した第１実施形態のバイポーラト
ランジスタとの異なる点は、補助ベース層２４ａがポリ
シリコン層のみからなる点にある。そして、基板１１の
表面側に埋め込まれたポリシリコン層からなる補助ベー
ス層２４ａは、エミッタ層１３ａとオーバーラップする
ように配置される。
【００２７】このような構成のバイポーラトランジスタ
２も、上記第１実施形態のバイポーラトランジスタと同
様の効果を有するものになる。なお、上記バイポーラト
ランジスタ２は、第１実施形態のバイポーラトランジス
タの製造工程において、図３（７）に示したポリシリコ
ン層１１３ａからの不純物の拡散を行うことなく形成さ
れる。
２も、上記第１実施形態のバイポーラトランジスタと同
様の効果を有するものになる。なお、上記バイポーラト
ランジスタ２は、第１実施形態のバイポーラトランジス
タの製造工程において、図３（７）に示したポリシリコ
ン層１１３ａからの不純物の拡散を行うことなく形成さ
れる。
【００２８】次に、図５は、上記第１及び第２実施形態
と同様の請求項を適用した第３実施形態のバイポーラト
ランジスタを説明するための図である。このバイポーラ
トランジスタ３と上記図１及び図４を用いて説明したバ
イポーラトランジスタとの異なる点は、ベース層１２ａ
の外部ベース領域Ａ下面に配置される補助ベース３４ａ
が、基板１１の上面に配置されている点にある。以下
に、上記バイポーラトランジスタ３の製造手順を説明す
る。
と同様の請求項を適用した第３実施形態のバイポーラト
ランジスタを説明するための図である。このバイポーラ
トランジスタ３と上記図１及び図４を用いて説明したバ
イポーラトランジスタとの異なる点は、ベース層１２ａ
の外部ベース領域Ａ下面に配置される補助ベース３４ａ
が、基板１１の上面に配置されている点にある。以下
に、上記バイポーラトランジスタ３の製造手順を説明す
る。
【００２９】先ず、上記第１実施形態のバイポーラトラ
ンジスタの形成方法と同様に、図２（１）〜（５）に示
す手順で、基板１１の表面側にコレクタ層１１ａを形成
する。上記の後、図６（６）に示すように、コレクタ層
１１ａ上の酸化膜１１０を除去し、次いでＣＶＤ法によ
って基板１１上にポリシリコン膜３０１を成膜する。こ
のポリシリコン膜３０１は、Ｐ型不純物を高濃度で含有
するもので、２００〜３００ｎｍの膜厚に成膜される。
その後、コレクタ層１１ａと後に形成するベース層との
接合部上を開口する形状のレジストパターン３０２を、
ポリシリコン膜３０１上に形成する。次いで、このレジ
ストパターン３０２をマスクに用いてポリシリコン膜３
０１をエッチングする。
ンジスタの形成方法と同様に、図２（１）〜（５）に示
す手順で、基板１１の表面側にコレクタ層１１ａを形成
する。上記の後、図６（６）に示すように、コレクタ層
１１ａ上の酸化膜１１０を除去し、次いでＣＶＤ法によ
って基板１１上にポリシリコン膜３０１を成膜する。こ
のポリシリコン膜３０１は、Ｐ型不純物を高濃度で含有
するもので、２００〜３００ｎｍの膜厚に成膜される。
その後、コレクタ層１１ａと後に形成するベース層との
接合部上を開口する形状のレジストパターン３０２を、
ポリシリコン膜３０１上に形成する。次いで、このレジ
ストパターン３０２をマスクに用いてポリシリコン膜３
０１をエッチングする。
【００３０】次に、図６（７）に示すように、レジスト
パターン（３０２）を除去した後、上記第１実施形態で
説明したと同様にして基板１１及びポリシリコン膜３０
１の上面に第１半導体層１２及び第２半導体層１３を成
膜する。
パターン（３０２）を除去した後、上記第１実施形態で
説明したと同様にして基板１１及びポリシリコン膜３０
１の上面に第１半導体層１２及び第２半導体層１３を成
膜する。
【００３１】その後、図６（８）に示すように、第２半
導体層１３上にレジストパターン３０３を形成し、この
レジストパターン３０３をマスクに用いて第２半導体層
１３をエッチングする。これによって、当該第２半導体
層１３からなるエミッタ層１３ａを形成する。このエッ
チングでは、レジストパターン３０３から露出している
部分の第１半導体層１２がオーバーエッチングされて薄
くなる。
導体層１３上にレジストパターン３０３を形成し、この
レジストパターン３０３をマスクに用いて第２半導体層
１３をエッチングする。これによって、当該第２半導体
層１３からなるエミッタ層１３ａを形成する。このエッ
チングでは、レジストパターン３０３から露出している
部分の第１半導体層１２がオーバーエッチングされて薄
くなる。
【００３２】次に、図６（９）に示すように、レジスト
パターン（３０３）を除去し、次いで、ベース層の形成
部分上を覆う形状のレジストパターン３０４を形成す
る。次いでこのレジストパターン３０４をマスクに用い
て第１半導体層１２及びポリシリコン膜３０１をエッチ
ングし、これによって第１半導体層１２からなるベース
層１２ａとポリシリコン膜３０１からなる補助ベース層
３４ａを形成する。
パターン（３０３）を除去し、次いで、ベース層の形成
部分上を覆う形状のレジストパターン３０４を形成す
る。次いでこのレジストパターン３０４をマスクに用い
て第１半導体層１２及びポリシリコン膜３０１をエッチ
ングし、これによって第１半導体層１２からなるベース
層１２ａとポリシリコン膜３０１からなる補助ベース層
３４ａを形成する。
【００３３】その後の工程は、上記第１実施形態と同様
に行うことによって、図５に示したバイポーラトランジ
スタ３が形成される。このように構成されたバイポーラ
トランジスタ３も、上記第１及び第２実施形態で示した
バイポーラトランジスタと同様の効果を有するものにな
る。尚、上記第１，第２及び第３実施形態で示したバイ
ポーラトランジスタは、コレクタ層１１ａの幅に関わり
なく補助ベース層を形成できることから、セルサイズを
広げることなく形成可能である。さらに、このような構
成の各バイポーラトランジスタでは、ポリシリコン層か
らなる補助ベース層または補助ベース層部分を金属シリ
サイドからなるものにして良い。
に行うことによって、図５に示したバイポーラトランジ
スタ３が形成される。このように構成されたバイポーラ
トランジスタ３も、上記第１及び第２実施形態で示した
バイポーラトランジスタと同様の効果を有するものにな
る。尚、上記第１，第２及び第３実施形態で示したバイ
ポーラトランジスタは、コレクタ層１１ａの幅に関わり
なく補助ベース層を形成できることから、セルサイズを
広げることなく形成可能である。さらに、このような構
成の各バイポーラトランジスタでは、ポリシリコン層か
らなる補助ベース層または補助ベース層部分を金属シリ
サイドからなるものにして良い。
【００３４】次に、図７は、上記第１〜第３実施形態と
同様の請求項を適用した第４実施形態のバイポーラトラ
ンジスタを説明するための図である。ここで示すバイポ
ーラトランジスタ４と上記第１，第２及び第３実施形態
のバイポーラトランジスタ（図１，図４，図５）との異
なる点は、補助ベース層４４ａが拡散層のみからなる点
にある。以下に、上記バイポーラトランジスタ４の製造
手順を説明する。
同様の請求項を適用した第４実施形態のバイポーラトラ
ンジスタを説明するための図である。ここで示すバイポ
ーラトランジスタ４と上記第１，第２及び第３実施形態
のバイポーラトランジスタ（図１，図４，図５）との異
なる点は、補助ベース層４４ａが拡散層のみからなる点
にある。以下に、上記バイポーラトランジスタ４の製造
手順を説明する。
【００３５】先ず、上記第１実施形態のバイポーラトラ
ンジスタの形成方法と同様に、図２（１）〜（５）に示
す手順で、基板１１の表面側にコレクタ層１１ａを形成
する。ただし、コレクタ層１１ａは、後に形成するベー
ス層の外部ベース領域の下方にまで配置される程度の幅
で形成する。
ンジスタの形成方法と同様に、図２（１）〜（５）に示
す手順で、基板１１の表面側にコレクタ層１１ａを形成
する。ただし、コレクタ層１１ａは、後に形成するベー
ス層の外部ベース領域の下方にまで配置される程度の幅
で形成する。
【００３６】上記の後、図８（６）に示すように、コレ
クタ層１１ａ上の酸化膜１１０を除去し、次いで、基板
１１上に第１半導体層１２及び第２半導体層１３を成膜
する。この第１半導体層１２及び第２半導体層１３は、
上記第１実施形態で示したと同様にして成膜する。次い
で、ＣＶＤ法によって、上記第２半導体層１３の上面に
酸化膜４０１を２００〜４００ｎｍ程度の膜厚で成膜す
る。
クタ層１１ａ上の酸化膜１１０を除去し、次いで、基板
１１上に第１半導体層１２及び第２半導体層１３を成膜
する。この第１半導体層１２及び第２半導体層１３は、
上記第１実施形態で示したと同様にして成膜する。次い
で、ＣＶＤ法によって、上記第２半導体層１３の上面に
酸化膜４０１を２００〜４００ｎｍ程度の膜厚で成膜す
る。
【００３７】その後、図８（７）に示すように、酸化膜
４０１上にレジストパターン４０２を形成し、このレジ
ストパターン４０２をマスクに用いて酸化膜４０１及び
第２半導体層１３をエッチングする。これによって、当
該第２半導体層１３からなるエミッタ層１３ａを形成す
る。また、このエミッタ層１３ａの上面には、次で行う
イオン注入の保護膜になる酸化膜４０１部分がオフセッ
ト酸化膜４０１ａとして残る。このエッチングでは、レ
ジストパターン４０２から露出している部分の第１半導
体層１２がオーバーエッチングされて薄くなる。
４０１上にレジストパターン４０２を形成し、このレジ
ストパターン４０２をマスクに用いて酸化膜４０１及び
第２半導体層１３をエッチングする。これによって、当
該第２半導体層１３からなるエミッタ層１３ａを形成す
る。また、このエミッタ層１３ａの上面には、次で行う
イオン注入の保護膜になる酸化膜４０１部分がオフセッ
ト酸化膜４０１ａとして残る。このエッチングでは、レ
ジストパターン４０２から露出している部分の第１半導
体層１２がオーバーエッチングされて薄くなる。
【００３８】次に、図８（８）に示すように、上記レジ
ストパターン（４０２）を除去した後、オフセット酸化
膜４０１ａ，エミッタ層１３ａ及び第１半導体層１２の
側壁にサイドウォール４０３を形成する。このサイドウ
ォール４０３は、ＣＶＤ法によって成膜した２００〜４
００ｎｍの膜厚の酸化膜（図示せず）をＲＩＥすること
によって形成する。次に、基板１１上に、少なくとも後
に形成されるベース層の外部ベース領域が配置される部
分を露出する開口部を有し、かつコレクタ層１１ａの取
り出し部分を覆う形状のレジストパターン４０４を形成
する。そして、このレジストパターン４０４をマスクに
用いたイオン注入によって、第１半導体層１２及び基板
１１の表面層にＰ型の不純物を導入する。そして、基板
１１の表面層に導入された上記不純物は、当該表面層部
分に補助ベース層４４ａを形成するものになる。この
際、例えば、ホウ素イオンを、５〜５０ＫｅＶの注入エ
ネルギーで１０15〜１０ 16個／ｃｍ2 程度導入する。
ストパターン（４０２）を除去した後、オフセット酸化
膜４０１ａ，エミッタ層１３ａ及び第１半導体層１２の
側壁にサイドウォール４０３を形成する。このサイドウ
ォール４０３は、ＣＶＤ法によって成膜した２００〜４
００ｎｍの膜厚の酸化膜（図示せず）をＲＩＥすること
によって形成する。次に、基板１１上に、少なくとも後
に形成されるベース層の外部ベース領域が配置される部
分を露出する開口部を有し、かつコレクタ層１１ａの取
り出し部分を覆う形状のレジストパターン４０４を形成
する。そして、このレジストパターン４０４をマスクに
用いたイオン注入によって、第１半導体層１２及び基板
１１の表面層にＰ型の不純物を導入する。そして、基板
１１の表面層に導入された上記不純物は、当該表面層部
分に補助ベース層４４ａを形成するものになる。この
際、例えば、ホウ素イオンを、５〜５０ＫｅＶの注入エ
ネルギーで１０15〜１０ 16個／ｃｍ2 程度導入する。
【００３９】その後、図８（９）に示すように、レジス
トパターン（４０４）を除去し、次いで、ベース層の形
成部分上を覆う形状のレジストパターン４０５を形成す
る。次いで、このレジストパターン４０５をマスクに用
いて第１半導体層１２をエッチングし、これによって第
１半導体層１２からなるベース層１２ａを形成する。
トパターン（４０４）を除去し、次いで、ベース層の形
成部分上を覆う形状のレジストパターン４０５を形成す
る。次いで、このレジストパターン４０５をマスクに用
いて第１半導体層１２をエッチングし、これによって第
１半導体層１２からなるベース層１２ａを形成する。
【００４０】その後の工程は、上記第１実施形態と同様
に行うことによって、図７に示したバイポーラトランジ
スタ４が形成される。このように構成されたバイポーラ
トランジスタ４も、上記第１，第２及び第３実施形態で
示したバイポーラトランジスタと同様の効果を有するも
のになる。
に行うことによって、図７に示したバイポーラトランジ
スタ４が形成される。このように構成されたバイポーラ
トランジスタ４も、上記第１，第２及び第３実施形態で
示したバイポーラトランジスタと同様の効果を有するも
のになる。
【００４１】次に、図９は、本発明の請求項３，４及び
請求項１１，１２を適用した第５実施形態のバイポーラ
トランジスタを説明するための図である。ここで示すバ
イポーラトランジスタ５と上記第１〜第４実施形態のバ
イポーラトランジスタとの異なる点は、補助ベース層５
４ａが外部ベース領域Ａの上面に配置されている点にあ
る。以下に、上記バイポーラトランジスタ５の製造手順
を説明する。
請求項１１，１２を適用した第５実施形態のバイポーラ
トランジスタを説明するための図である。ここで示すバ
イポーラトランジスタ５と上記第１〜第４実施形態のバ
イポーラトランジスタとの異なる点は、補助ベース層５
４ａが外部ベース領域Ａの上面に配置されている点にあ
る。以下に、上記バイポーラトランジスタ５の製造手順
を説明する。
【００４２】先ず、上記第１〜第４実施形態のバイポー
ラトランジスタの形成方法と同様に、図２（１）〜
（５）に示す手順で、基板１１の表面側にコレクタ層１
１ａを形成する。ただし、コレクタ層１１ａの幅は、以
下で形成される補助ベース層とオーバーラップする程度
の幅に設定する。次に、図１０（６）に示すように、上
記第１実施形態で示したと同様にして、コレクタ層１１
ａ上の酸化膜１１０を除去した後、基板１１上に第１半
導体層１２及び第２半導体層１３を形成する。
ラトランジスタの形成方法と同様に、図２（１）〜
（５）に示す手順で、基板１１の表面側にコレクタ層１
１ａを形成する。ただし、コレクタ層１１ａの幅は、以
下で形成される補助ベース層とオーバーラップする程度
の幅に設定する。次に、図１０（６）に示すように、上
記第１実施形態で示したと同様にして、コレクタ層１１
ａ上の酸化膜１１０を除去した後、基板１１上に第１半
導体層１２及び第２半導体層１３を形成する。
【００４３】次いで、図１０（７）に示すように、第２
半導体層１３上にレジストパターン５０１を形成し、次
いでこのレジストパターン５０１をマスクに用いて第２
半導体層１３をエッチングする。これによって、当該第
２半導体層１３からなるエミッタ層１３ａを形成する。
このエッチングでは、レジストパターン５０１から露出
した部分の第１半導体層１２がオーバーエッチングされ
て薄くなる。
半導体層１３上にレジストパターン５０１を形成し、次
いでこのレジストパターン５０１をマスクに用いて第２
半導体層１３をエッチングする。これによって、当該第
２半導体層１３からなるエミッタ層１３ａを形成する。
このエッチングでは、レジストパターン５０１から露出
した部分の第１半導体層１２がオーバーエッチングされ
て薄くなる。
【００４４】次いで、図１０（８）に示すように、レジ
ストパターン（５０１）を除去した後、ベース層の形成
部分上を覆う形状のレジストパターン５０２を形成す
る。次いで、このレジストパターン５０２をマスクに用
いて第１半導体層１２をエッチングし、これによって第
１半導体層１２からなるベース層１２ａを形成する。
ストパターン（５０１）を除去した後、ベース層の形成
部分上を覆う形状のレジストパターン５０２を形成す
る。次いで、このレジストパターン５０２をマスクに用
いて第１半導体層１２をエッチングし、これによって第
１半導体層１２からなるベース層１２ａを形成する。
【００４５】その後、図１０（９）に示すように、レジ
ストパターン（５０２）を除去した後、エミッタ層１３
ａ及びベース層１２ａの側壁にサイドウォール５０３を
形成する。このサイドウォール５０３は、ＣＶＤ法によ
って成膜した２００〜４００ｎｍの膜厚の酸化膜（図示
せず）をＲＩＥすることによって形成する。尚、サイド
ウォール５０３を形成した状態では、ベース層１２ａの
単結晶部分（すなわちコレクタ層１１ａ上の部分）の一
部がエミッタ層１３ａ及びサイドウォール５０３から露
出するようにする。
ストパターン（５０２）を除去した後、エミッタ層１３
ａ及びベース層１２ａの側壁にサイドウォール５０３を
形成する。このサイドウォール５０３は、ＣＶＤ法によ
って成膜した２００〜４００ｎｍの膜厚の酸化膜（図示
せず）をＲＩＥすることによって形成する。尚、サイド
ウォール５０３を形成した状態では、ベース層１２ａの
単結晶部分（すなわちコレクタ層１１ａ上の部分）の一
部がエミッタ層１３ａ及びサイドウォール５０３から露
出するようにする。
【００４６】次いで、図１０（１０）に示すように、セ
ルフアラインシリサイドプロセスによって、酸化膜すな
わちＬＯＣＯＳ酸化膜１０７及びサイドウォール５０３
から露出する部分に金属シリサイド５０４を成長させ
る。そして、この金属シリサイド５０４のうち、外部ベ
ース領域Ａの表面に成長した金属シリサイドが補助ベー
ス層５４ａになる。この補助ベース層５４ａの端部は、
ベース層１２ａ下方のコレクタ層１１ａ上、すなわちベ
ース層１２ａの単結晶部分上に重ねて配置される。
ルフアラインシリサイドプロセスによって、酸化膜すな
わちＬＯＣＯＳ酸化膜１０７及びサイドウォール５０３
から露出する部分に金属シリサイド５０４を成長させ
る。そして、この金属シリサイド５０４のうち、外部ベ
ース領域Ａの表面に成長した金属シリサイドが補助ベー
ス層５４ａになる。この補助ベース層５４ａの端部は、
ベース層１２ａ下方のコレクタ層１１ａ上、すなわちベ
ース層１２ａの単結晶部分上に重ねて配置される。
【００４７】また、上記金属シリサイド５０４は、例え
ばＴｉ（チタン），Ｎｉ（ニッケル），Ｐｔ（プラチ
ナ），Ｍｏ（モリブデン），Ｃｏ（コバルト）またはＰ
ｄ（パラジウム）のような高融点金属膜を基板１１上に
成膜した後、４００℃〜８００℃の温度でアニールする
ことで、ＳｉまたはＳｉ−Ｇｅ表面に選択的にシリサイ
ドを成長させて形成したものであり、当該金属シリサイ
ド５０４を形成した後には、不要部分（シリサイド化さ
れなかった部分）の金属膜をエッチング除去する。上記
セルフアラインシリサイドプロセスによれば、エミッタ
層１３ａの表面にも金属シリサイド５０４が成長する。
しかし、サイドウォール５０３によってエミッタ層１３
ａ表面の金属シリサイド５０４部分と上記補助ベース層
５４ａとの間の絶縁状態が確保される。
ばＴｉ（チタン），Ｎｉ（ニッケル），Ｐｔ（プラチ
ナ），Ｍｏ（モリブデン），Ｃｏ（コバルト）またはＰ
ｄ（パラジウム）のような高融点金属膜を基板１１上に
成膜した後、４００℃〜８００℃の温度でアニールする
ことで、ＳｉまたはＳｉ−Ｇｅ表面に選択的にシリサイ
ドを成長させて形成したものであり、当該金属シリサイ
ド５０４を形成した後には、不要部分（シリサイド化さ
れなかった部分）の金属膜をエッチング除去する。上記
セルフアラインシリサイドプロセスによれば、エミッタ
層１３ａの表面にも金属シリサイド５０４が成長する。
しかし、サイドウォール５０３によってエミッタ層１３
ａ表面の金属シリサイド５０４部分と上記補助ベース層
５４ａとの間の絶縁状態が確保される。
【００４８】その後の工程は、上記第１〜第４実施形態
と同様に行うことによって、図９に示したバイポーラト
ランジスタ５が形成される。なお、ベース層１２ａに接
続する配線１９は、補助ベース層５４ａに接続するよう
に形成する。このように構成されたバイポーラトランジ
スタ５は、外部ベース領域Ａの上面に極めて低抵抗な金
属シリサイドからなる補助ベース層５４ａが配置されて
いることから、上記第１〜第４実施形態のバイポーラト
ランジスタと同様の効果を有するものになる。さらに、
補助ベース層５４ａの端部がベース層１２ａの下面に配
置されるコレクタ層１１ａ部分の上方に配置されるた
め、コレクタ層１１ａ上のベース層１２ａにおける単結
晶部分と補助ベース層５４ａとが接続された状態にな
り、さらにベース抵抗を低く抑える効果を奏している。
と同様に行うことによって、図９に示したバイポーラト
ランジスタ５が形成される。なお、ベース層１２ａに接
続する配線１９は、補助ベース層５４ａに接続するよう
に形成する。このように構成されたバイポーラトランジ
スタ５は、外部ベース領域Ａの上面に極めて低抵抗な金
属シリサイドからなる補助ベース層５４ａが配置されて
いることから、上記第１〜第４実施形態のバイポーラト
ランジスタと同様の効果を有するものになる。さらに、
補助ベース層５４ａの端部がベース層１２ａの下面に配
置されるコレクタ層１１ａ部分の上方に配置されるた
め、コレクタ層１１ａ上のベース層１２ａにおける単結
晶部分と補助ベース層５４ａとが接続された状態にな
り、さらにベース抵抗を低く抑える効果を奏している。
【００４９】次に、図１１は、本発明の上記第５実施形
態と同様の請求項を適用した第６実施形態のバイポーラ
トランジスタを説明するための図である。ここで示すバ
イポーラトランジスタ６と上記第５実施形態バイポーラ
トランジスタとの異なる点は、その一部が補助ベース層
６４ａとなる金属シリサイドが、エミッタ層１３ａの表
面に配置されていない点にある。以下に、上記バイポー
ラトランジスタ６の製造手順を説明する。
態と同様の請求項を適用した第６実施形態のバイポーラ
トランジスタを説明するための図である。ここで示すバ
イポーラトランジスタ６と上記第５実施形態バイポーラ
トランジスタとの異なる点は、その一部が補助ベース層
６４ａとなる金属シリサイドが、エミッタ層１３ａの表
面に配置されていない点にある。以下に、上記バイポー
ラトランジスタ６の製造手順を説明する。
【００５０】先ず、上記第５実施形態のバイポーラトラ
ンジスタの形成方法と同様に、図２（１）〜（５）に示
す手順で、基板１１の表面側にエミッタ層１３ａを形成
する。その後、図１２（６）に示すように、第５実施形
態のバイポーラトランジスタの形成手順と同様にして、
酸化膜１１０を除去した後、基板１１上に第１半導体層
１２と第２半導体層１３とを積層させて成膜する。次い
で、ＣＶＤ法によって第２半導体層１３の上面に酸化膜
６０１を２００〜４００ｎｍ程度の膜厚で成膜する。
ンジスタの形成方法と同様に、図２（１）〜（５）に示
す手順で、基板１１の表面側にエミッタ層１３ａを形成
する。その後、図１２（６）に示すように、第５実施形
態のバイポーラトランジスタの形成手順と同様にして、
酸化膜１１０を除去した後、基板１１上に第１半導体層
１２と第２半導体層１３とを積層させて成膜する。次い
で、ＣＶＤ法によって第２半導体層１３の上面に酸化膜
６０１を２００〜４００ｎｍ程度の膜厚で成膜する。
【００５１】その後、図１２（７）〜（１０）に示す工
程を上記第５実施形態のバイポーラトランジスタの形成
手順における図１０（７）〜（１０）で示した工程と同
様に行う。これによって、図１２（１０）で示したセル
フアラインシリサイドの工程では、上記酸化膜６０１か
らなるオフセット酸化膜６０１ａがマスクになって、エ
ミッタ層１３ａの表面には金属シリサイド６０５は成膜
されない。
程を上記第５実施形態のバイポーラトランジスタの形成
手順における図１０（７）〜（１０）で示した工程と同
様に行う。これによって、図１２（１０）で示したセル
フアラインシリサイドの工程では、上記酸化膜６０１か
らなるオフセット酸化膜６０１ａがマスクになって、エ
ミッタ層１３ａの表面には金属シリサイド６０５は成膜
されない。
【００５２】以下の工程は、上記第１〜第５実施形態と
同様に行うことによって、図１１に示したバイポーラト
ランジスタ６が形成される。このように構成されたバイ
ポーラトランジスタ６は、エミッタ層１３ａの表面で金
属シリサイドが成長する際にエミッタ層１３ａを構成し
ているシリコンが当該エミッタ層１３ａ下のベース層１
２ａに拡散することが防止される。このため、エミッタ
層１３ａ及びその下方において、上記シリコンの拡散に
誘発される不純物の拡散を防止でき、ベース層１２ａ及
びエミッタ層１３ａの浅さが確保される。
同様に行うことによって、図１１に示したバイポーラト
ランジスタ６が形成される。このように構成されたバイ
ポーラトランジスタ６は、エミッタ層１３ａの表面で金
属シリサイドが成長する際にエミッタ層１３ａを構成し
ているシリコンが当該エミッタ層１３ａ下のベース層１
２ａに拡散することが防止される。このため、エミッタ
層１３ａ及びその下方において、上記シリコンの拡散に
誘発される不純物の拡散を防止でき、ベース層１２ａ及
びエミッタ層１３ａの浅さが確保される。
【００５３】次に、図１３は、請求項５〜８及び請求項
１３〜１６を適用した第７実施形態のバイポーラトラン
ジスタを説明するための図である。ここで示すバイポー
ラトランジスタ７と上記各実施形態のバイポーラトラン
ジスタとの異なる点は、ベース層１２ａにおける外部ベ
ース領域Ａの下面に補助ベース層７４ａが配置され、さ
らに当該外部ベース領域Ａの上面に補助ベース層７４ｂ
が配置されている点にある。
１３〜１６を適用した第７実施形態のバイポーラトラン
ジスタを説明するための図である。ここで示すバイポー
ラトランジスタ７と上記各実施形態のバイポーラトラン
ジスタとの異なる点は、ベース層１２ａにおける外部ベ
ース領域Ａの下面に補助ベース層７４ａが配置され、さ
らに当該外部ベース領域Ａの上面に補助ベース層７４ｂ
が配置されている点にある。
【００５４】上記バイポーラトランジスタ７を形成する
場合には、例えば以下のようにする。先ず、第４実施形
態のバイポーラトランジスタの製造工程における図８
（６）〜（９）で示した手順にしたがって、外部ベース
領域Ａの下面に拡散層からなる補助ベース層７４ａを形
成する。その後、例えば第６実施例で示したセルフアラ
インシリサイドプロセスによって、外部ベース領域Ａの
上面に金属シリサイドからなる補助ベース層７４ｂを形
成する。
場合には、例えば以下のようにする。先ず、第４実施形
態のバイポーラトランジスタの製造工程における図８
（６）〜（９）で示した手順にしたがって、外部ベース
領域Ａの下面に拡散層からなる補助ベース層７４ａを形
成する。その後、例えば第６実施例で示したセルフアラ
インシリサイドプロセスによって、外部ベース領域Ａの
上面に金属シリサイドからなる補助ベース層７４ｂを形
成する。
【００５５】上記バイポーラトランジスタ７では、外部
ベース層１２ａの上面及び下面に補助ベース層７４ａ，
７４ｂが配置されていることから、上記第１〜第６実施
形態で説明したバイポーラトランジスタよりもさらにベ
ース抵抗を低く抑えることが可能である。
ベース層１２ａの上面及び下面に補助ベース層７４ａ，
７４ｂが配置されていることから、上記第１〜第６実施
形態で説明したバイポーラトランジスタよりもさらにベ
ース抵抗を低く抑えることが可能である。
【００５６】さらに、図１４には、上記第７実施形態の
変形例として、第８実施形態のバイポーラトランジスタ
８を示す。このバイポーラトランジスタ８を形成する場
合には、第４実施形態のバイポーラトランジスタの製造
工程における図８（６）〜（９）で示した手順にしたが
って、外部ベース領域Ａの下面に拡散層からなる補助ベ
ース層８４ａを形成する。次いで、基板１１上に絶縁膜
１８を成膜し、当該絶縁膜にコンタクトホール１８ａを
形成する。このコンタクトホール１８ａは、その端部が
ベース層１２ａ下方のコレクタ層１１ａ上に配置される
ように形成する。その後、第５，第６実施例で示したセ
ルフアラインシリサイドプロセスによって、外部ベース
領域Ａの上面に金属シリサイドからなる補助ベース層８
４ｂを形成する。これによって、コンタクトホール１８
ａ内に形成された補助ベース層８４ｂをベース層１２ａ
の単結晶部分上に重ねる。
変形例として、第８実施形態のバイポーラトランジスタ
８を示す。このバイポーラトランジスタ８を形成する場
合には、第４実施形態のバイポーラトランジスタの製造
工程における図８（６）〜（９）で示した手順にしたが
って、外部ベース領域Ａの下面に拡散層からなる補助ベ
ース層８４ａを形成する。次いで、基板１１上に絶縁膜
１８を成膜し、当該絶縁膜にコンタクトホール１８ａを
形成する。このコンタクトホール１８ａは、その端部が
ベース層１２ａ下方のコレクタ層１１ａ上に配置される
ように形成する。その後、第５，第６実施例で示したセ
ルフアラインシリサイドプロセスによって、外部ベース
領域Ａの上面に金属シリサイドからなる補助ベース層８
４ｂを形成する。これによって、コンタクトホール１８
ａ内に形成された補助ベース層８４ｂをベース層１２ａ
の単結晶部分上に重ねる。
【００５７】上記のようにして形成されたバイポーラト
ランジスタ８も、上記第７実施形態のバイポーラトラン
ジスタと同様の効果が得られる。
ランジスタ８も、上記第７実施形態のバイポーラトラン
ジスタと同様の効果が得られる。
【００５８】また、外部ベース領域Ａの上面及び下面に
補助ベース層が配置されているバイポーラトランジスタ
は、上記の他も、第１，第２または第３実施形態のバイ
ポーラトランジスタと第５実施形態または第６実施形態
のバイポーラトランジスタとを組み合わせたものでも良
い。このような各バイポーラトランジスタは、各実施形
態のバイポーラトランジスタの形成方法を適切に組合わ
せることによって形成される。
補助ベース層が配置されているバイポーラトランジスタ
は、上記の他も、第１，第２または第３実施形態のバイ
ポーラトランジスタと第５実施形態または第６実施形態
のバイポーラトランジスタとを組み合わせたものでも良
い。このような各バイポーラトランジスタは、各実施形
態のバイポーラトランジスタの形成方法を適切に組合わ
せることによって形成される。
【００５９】
【発明の効果】以上説明したように本発明のバイポーラ
トランジスタによれば、メサ型バイポーラトランジスタ
のベース層における外部ベース領域の上面や下面に補助
ベース層を配置することによって、真性ベース領域の接
合を浅くするためにベース層を薄膜化しても外部ベース
領域の実質的な膜厚を厚くしてベース抵抗の上昇を抑え
ることができる。したがって、バイポーラトランジスタ
の高速化を達成することが可能になる。
トランジスタによれば、メサ型バイポーラトランジスタ
のベース層における外部ベース領域の上面や下面に補助
ベース層を配置することによって、真性ベース領域の接
合を浅くするためにベース層を薄膜化しても外部ベース
領域の実質的な膜厚を厚くしてベース抵抗の上昇を抑え
ることができる。したがって、バイポーラトランジスタ
の高速化を達成することが可能になる。
【図１】第１実施形態のバイポーラトランジスタを示す
断面図である。
断面図である。
【図２】バイポーラトランジスタの製造工程を示す工程
図である。
図である。
【図３】第１実施形態のバイポーラトランジスタの製造
工程を示す図である。
工程を示す図である。
【図４】第２実施形態のバイポーラトランジスタを示す
断面図である。
断面図である。
【図５】第３実施形態のバイポーラトランジスタを示す
断面図である。
断面図である。
【図６】第３実施形態のバイポーラトランジスタの製造
工程を示す図である。
工程を示す図である。
【図７】第４実施形態のバイポーラトランジスタを示す
断面図である。
断面図である。
【図８】第４実施形態のバイポーラトランジスタの製造
工程を示す図である。
工程を示す図である。
【図９】第５実施形態のバイポーラトランジスタを示す
断面図である。
断面図である。
【図１０】第５実施形態のバイポーラトランジスタの製
造工程を示す図である。
造工程を示す図である。
【図１１】第６実施形態のバイポーラトランジスタを示
す断面図である。
す断面図である。
【図１２】第６実施形態のバイポーラトランジスタの製
造工程を示す図である。
造工程を示す図である。
【図１３】第７実施形態のバイポーラトランジスタを示
す断面図である。
す断面図である。
【図１４】第８実施形態のバイポーラトランジスタを示
す断面図である。
す断面図である。
【図１５】従来のバイポーラトランジスタの製造工程を
示す図である。
示す図である。
１，２，３，４，５，６，７，８ バイポーラトランジ
スタ １１ 基板 １１ａ コレクタ層 １２ａ ベース層 １３ａ
エミッタ層 １４ａ，２４ａ，３４ａ，４４ａ，５４ａ，６４ａ，７
４ａ，７４ｂ，８４ａ，８４ｂ 補助ベース層 Ａ
外部ベース領域
スタ １１ 基板 １１ａ コレクタ層 １２ａ ベース層 １３ａ
エミッタ層 １４ａ，２４ａ，３４ａ，４４ａ，５４ａ，６４ａ，７
４ａ，７４ｂ，８４ａ，８４ｂ 補助ベース層 Ａ
外部ベース領域
Claims (16)
- 【請求項１】 基板の表面側に形成されたコレクタ層
と、当該コレクタ層に接合する状態で前記基板上に配置
されたベース層と、当該ベース層上に配置されたエミッ
タ層と、を備えてなるメサ型のバイポーラトランジスタ
であって、 前記エミッタ層の側方下部における前記ベース層の外部
ベース領域下面には、不純物を含有するポリシリコン
層，金属シリサイド及び前記基板の表面層に形成された
拡散層のうちの少なくとも一つからなる補助ベース層が
配置されていること、を特徴とするバイポーラトランジ
スタ。 - 【請求項２】 請求項１記載のバイポーラトランジスタ
において、 前記補助ベース層は、その端部が前記エミッタ層の下方
に配置されていること、を特徴とするバイポーラトラン
ジスタ。 - 【請求項３】 基板の表面側に形成されたコレクタ層
と、当該コレクタ層に接合する状態で前記基板上に配置
されたベース層と、当該ベース層上に配置されたエミッ
タ層と、を備えてなるメサ型のバイポーラトランジスタ
であって、 前記エミッタ層の側方下部における前記ベース層の外部
ベース領域上面には、前記エミッタ層と絶縁された状態
で金属シリサイドからなる補助ベース層が配置されてい
ること、を特徴とするバイポーラトランジスタ。 - 【請求項４】 請求項３記載のバイポーラトランジスタ
において、 前記補助ベース層は、その端部が前記ベース層の下面に
配置される前記コレクタ層部分の上方に配置されている
こと、を特徴とするバイポーラトランジスタ。 - 【請求項５】 請求項３記載のバイポーラトランジスタ
において、 前記エミッタ層の側方下部における前記ベース層の外部
ベース領域下面には、不純物を含有するポリシリコン
層，金属シリサイド及び前記基板の表面層に形成された
拡散層のうちの少なくとも一つからなる補助ベース層が
配置されていること、を特徴とするバイポーラトランジ
スタ。 - 【請求項６】 請求項５記載のバイポーラトランジスタ
において、 前記補助ベース層は、その端部が前記エミッタ層の下方
に配置されていること、を特徴とするバイポーラトラン
ジスタ。 - 【請求項７】 請求項４記載のバイポーラトランジスタ
において、 前記エミッタ層の側方下部における前記ベース層の外部
ベース領域下面には、不純物を含有するポリシリコン
層，金属シリサイド及び前記基板の表面層に形成された
拡散層のうちの少なくとも一つからなる補助ベース層が
配置されていること、を特徴とするバイポーラトランジ
スタ。 - 【請求項８】 請求項７記載のバイポーラトランジスタ
において、 前記補助ベース層は、その端部が前記エミッタ層の下方
に配置されていること、を特徴とするバイポーラトラン
ジスタ。 - 【請求項９】 請求項１記載のバイポーラトランジスタ
において、 前記ベース層は、シリコンとゲルマニウムとの化合物半
導体からなること、を特徴とするバイポーラトランジス
タ。 - 【請求項１０】 請求項２記載のバイポーラトランジス
タにおいて、 前記ベース層は、シリコンとゲルマニウムとの化合物半
導体からなること、を特徴とするバイポーラトランジス
タ。 - 【請求項１１】 請求項３記載のバイポーラトランジス
タにおいて、 前記ベース層は、シリコンとゲルマニウムとの化合物半
導体からなること、を特徴とするバイポーラトランジス
タ。 - 【請求項１２】 請求項４記載のバイポーラトランジス
タにおいて、 前記ベース層は、シリコンとゲルマニウムとの化合物半
導体からなること、を特徴とするバイポーラトランジス
タ。 - 【請求項１３】 請求項５記載のバイポーラトランジス
タにおいて、 前記ベース層は、シリコンとゲルマニウムとの化合物半
導体からなること、を特徴とするバイポーラトランジス
タ。 - 【請求項１４】 請求項６記載のバイポーラトランジス
タにおいて、 前記ベース層は、シリコンとゲルマニウムとの化合物半
導体からなること、を特徴とするバイポーラトランジス
タ。 - 【請求項１５】 請求項７記載のバイポーラトランジス
タにおいて、 前記ベース層は、シリコンとゲルマニウムとの化合物半
導体からなること、を特徴とするバイポーラトランジス
タ。 - 【請求項１６】 請求項８記載のバイポーラトランジス
タにおいて、 前記ベース層は、シリコンとゲルマニウムとの化合物半
導体からなること、を特徴とするバイポーラトランジス
タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00702896A JP3646387B2 (ja) | 1996-01-19 | 1996-01-19 | バイポーラトランジスタ |
| US08/786,080 US5861640A (en) | 1996-01-19 | 1997-01-17 | Mesa bipolar transistor with sub base layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00702896A JP3646387B2 (ja) | 1996-01-19 | 1996-01-19 | バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199511A true JPH09199511A (ja) | 1997-07-31 |
| JP3646387B2 JP3646387B2 (ja) | 2005-05-11 |
Family
ID=11654593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00702896A Expired - Fee Related JP3646387B2 (ja) | 1996-01-19 | 1996-01-19 | バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5861640A (ja) |
| JP (1) | JP3646387B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005006444A1 (ja) * | 2003-07-11 | 2005-01-20 | Matsushita Electric Industrial Co., Ltd. | ヘテロバイポーラトランジスタおよびその製造方法 |
| JP2008244232A (ja) * | 2007-03-28 | 2008-10-09 | Nec Corp | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6368930B1 (en) * | 1998-10-02 | 2002-04-09 | Ziptronix | Self aligned symmetric process and device |
| DE19958062C2 (de) * | 1999-12-02 | 2002-06-06 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bipolartransistors und Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit einem solchen Bipolartransistor |
| JP2002222938A (ja) * | 2001-01-25 | 2002-08-09 | Rohm Co Ltd | 半導体装置 |
| US6674102B2 (en) * | 2001-01-25 | 2004-01-06 | International Business Machines Corporation | Sti pull-down to control SiGe facet growth |
| CN1495909A (zh) * | 2002-08-29 | 2004-05-12 | ���µ�����ҵ��ʽ���� | 双极晶体管及其制造方法 |
| US7291898B1 (en) | 2005-06-06 | 2007-11-06 | Newport Fab, Llc | Selective and non-selective epitaxy for base integration in a BiCMOS process and related structure |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4887145A (en) * | 1985-12-04 | 1989-12-12 | Hitachi, Ltd. | Semiconductor device in which electrodes are formed in a self-aligned manner |
| US4883772A (en) * | 1986-09-11 | 1989-11-28 | National Semiconductor Corporation | Process for making a self-aligned silicide shunt |
| US5198689A (en) * | 1988-11-30 | 1993-03-30 | Fujitsu Limited | Heterojunction bipolar transistor |
-
1996
- 1996-01-19 JP JP00702896A patent/JP3646387B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-17 US US08/786,080 patent/US5861640A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005006444A1 (ja) * | 2003-07-11 | 2005-01-20 | Matsushita Electric Industrial Co., Ltd. | ヘテロバイポーラトランジスタおよびその製造方法 |
| JPWO2005006444A1 (ja) * | 2003-07-11 | 2006-08-24 | 松下電器産業株式会社 | ヘテロバイポーラトランジスタおよびその製造方法 |
| US7719031B2 (en) | 2003-07-11 | 2010-05-18 | Panasonic Corporation | Heterojunction biploar transistor and method for manufacturing same |
| JP4711827B2 (ja) * | 2003-07-11 | 2011-06-29 | パナソニック株式会社 | ヘテロバイポーラトランジスタおよびその製造方法 |
| JP2008244232A (ja) * | 2007-03-28 | 2008-10-09 | Nec Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3646387B2 (ja) | 2005-05-11 |
| US5861640A (en) | 1999-01-19 |
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