JP3968500B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わる。
【0002】
【従来の技術】
例えば通信装置の周波数変換器等において、共通の半導体基体に絶縁ゲート型電界効果トランジスタとバイポーラトランジスタとが形成された半導体装置が用いられる。
この場合、高周波用のバイポーラトランジスタには高速動作が要求される。このバイポーラトランジスタの高速化のためには、ベースの浅接合化によるベース走行時間の短縮とベースの低抵抗化が重要である。
【0003】
従って、バイポーラトランジスタの高速化を図るためには、高濃度でかつ薄いベース層の形成が不可欠である。
しかし、従来のイオン注入技術を用いたベース層の形成では、注入不純物のチャネリングテイルの問題から浅接合の幅の狭いベースを実現することは困難であった。
【0004】
この問題の解決策として、シリコン基板上にシリコン−ゲルマニウム(Si1-x Gex 、以下SiGeと記す)混晶層をエピタキシャル成長させる技術を応用したヘテロ接合バイポーラトランジスタ(hetero bipolar transistor 、以下HBTと記す)が注目されている。
【0005】
ベース領域の浅接合化は、ベース領域の不純物濃度増大を招き、エミッタへの正孔の注入が問題となる。
この問題に対して、SiGeHBTは、ベース領域にシリコンに比べてバンドギャップの狭いSiGeを用いることにより、エミッタ−ベース間に電位障壁が生じるので、正孔のエミッタへの注入は大幅に減少する。
従って、ベースを高キャリア濃度にしてベース抵抗の低減ができ、更に充分大きい電流増幅率(hFE)が得られる。この結果、充分な耐圧を確保しながら、高い高周波特性を実現することができる。
また、ゲルマニウムのプロファイルに傾斜をつけることにより、キャリアのベース走行時間(τB )を短縮した、優れた高周波特性を持つ高速バイポーラトランジスタを実現することができる。
【0006】
ここで、バイポーラトランジスタの遮断周波数(以下fT と記す)は、以下の数1で与えられる。
【0007】
【数1】
【0008】
ただし、
τE :エミッタ空乏層充電時間 τB :ベース走行時間
τX :コレクタ空乏層走行時間 τC :コレクタ充電時間
【0009】
式(1)から、fT を向上させるためには、エミッタ、ベース、コレクタの各接合を浅くする必要があることがわかる。
【0010】
また、バイポーラトランジスタの高速性の指標としては、fT のほかに最大発振周波数(以下、fmax と記す)があり、以下の数2で与えられる。
【0011】
【数2】
【0012】
ただし、RB :ベース抵抗 CjC:コレクタ接合容量
【0013】
式(2)から、fmax を向上させるためには、ベース抵抗、及びコレクタ接合容量を低減する必要がある。ここで、ベース抵抗は、次式によって表される。
RB =RBI+RBX
RBI:エミッタ直下の抵抗
RBX:エミッタからベース電極までの部分の抵抗
fmax を向上させるためには、このベース抵抗RB を低減することが重要である。
【0014】
ここで、従来技術でのベース抵抗低減手法について、図4及び図5を用いて説明する。
図4及び図5は、SiGeHBTのベース及びエミッタ領域のみを拡大して示した断面図である。
【0015】
まず、図4を用いて、SiGeHBTの作製手順を説明する。
図4に示すように、エピタキシャル技術により、酸化シリコン膜5,8をマスクとして開口された領域においてその下の半導体基体(図示せず)に接するように、SiGe混晶層から成るエピタキシャル層9を成長させる。尚、このSiGe混晶層は、まずシリコンのみのバッファ層9Aを形成し、続いてSiGe層9Bを形成し、その後シリコンのみのキャップ層9Cを形成した3層構造とされている。
これにより、SiGe混晶層から成るエピタキシャル層9が酸化シリコン膜5,8に対して非選択的に形成され、酸化シリコン膜5,8上に多結晶SiGe混晶層が形成され、開口を通じて半導体基体に接する領域には単結晶SiGe混晶層が形成される。
そして、酸化シリコン膜5,8上に形成される多結晶SiGe混晶層は、ベースの引出し電極として用いられ、後の工程により配線等に接続される。
【0016】
ここで、上述したように非選択的にエピタキシャル層9を形成してベース領域を形成した場合には、酸化シリコン膜5,8による開口の端部において、図4に示すように多結晶SiGe混晶層が単結晶SiGe混晶層側にせり出す。このせり出した部分は結晶性が悪くなっているため、ベース領域内にエミッタを形成する場合には、その多結晶SiGe混晶層のせり出した部分より内側にする必要がある。
【0017】
その後、酸化シリコン膜12を全面に形成した後、この酸化シリコン膜12に対してエミッタ領域となる部分を開口し、その上に多結晶シリコン膜14を形成する。
次に、多結晶シリコン膜14にエミッタ不純物となる砒素(As)をイオン注入技術を用いて導入し、その後、図示しないが多結晶シリコン膜14上に酸化シリコン膜を形成する。
続いて、熱処理を行うことにより、エミッタ不純物を活性化して、多結晶シリコン膜14からベース領域に拡散させ、ベース領域内にエミッタ領域15を形成する。
【0018】
次に、多結晶シリコン膜14上に形成した酸化シリコン膜に対して、ベース引出し電極が露出するように既存のドライエッチング技術を用いてエッチングを行う。即ちこの酸化シリコン膜と共に、その下の多結晶シリコン膜14及び酸化シリコン膜12もエッチングすることにより、これらをパターニングする。
次に、ベース引出し電極部の抵抗を下げることを目的として、ベース引出し電極となるエピタキシャル層9の表面(即ちシリコンキャップ層9Cの表面)にコバルトシリサイド11を形成する。
その後、所望の洗浄により、不要な部分の未反応コバルトを除去する。
【0019】
【発明が解決しようとする課題】
上述した技術を用いることにより、エミッタからベース電極までの部分の抵抗(RBX2 )をコバルトシリサイド11により低減することができるため、fmax を向上させることが可能と考えられる。
しかしながら、その一方で下記の問題が発生する。
【0020】
図4に示すように、上述のパターニングにより酸化シリコン膜12が単結晶SiGe混晶層上で開口された場合には、コバルトシリサイド11が単結晶SiGe混晶層側のシリコンキャップ層9Cの表面に形成されることになる。
この場合、単結晶SiGe混晶層が歪を持っているため、コバルトシリサイド11がシリコンキャップ層9Cと反応した際に、単結晶SiGe混晶層の歪を緩和させスパイク31が入る。
これにより、ベースとコレクタ間にリークが発生し、著しく歩留りを低下させることになる。
【0021】
これを回避するためには、シリコンキャップ層9Cを厚くすればよいが、高性能なSiGeHBTを作製するためには、例えばシリコンキャップ層9Cをおよそ20〜50nm程度にできるだけ薄くして、エミッタを浅接合化してτE を下げる必要があるため好ましくはない。
【0022】
一方、前述したコバルトシリサイド形成時のスパイク現象に関して、シリコンキャップ層9Cがおよそ100nm以上なければ防止できないとされている(S.Kolodinski,M.Caymax,P.Roussel,H.Bender,B.Brijs and K.Maex,Applied Surface Science 91(1995)pp.77-81参照)。
【0023】
そこで、図5に示すように、酸化シリコン膜12が単結晶SiGe混晶層上を全て覆うようにパターニングすれば、コバルトシリサイド11は単結晶SiGe混晶層上には形成されないため、前述したコバルトシリサイド11形成時のスパイク現象を回避することができる。
【0024】
しかしながら、このように構成した場合には、エミッタ開口部の絶縁膜マスクとなる酸化シリコン膜12の幅が広くなることから、その直下のベース抵抗(RBX1 )が下げられない。
このため、エミッタからベース電極までの部分の抵抗(RBX=RBX1 +RBX2 )を充分に低減することができず、高性能なSiGeHBTを作製することができない。
【0025】
上述した問題の解決のために、本発明においては、エミッタからベース電極間の抵抗が低減され、高速動作が可能であり、高性能のバイポーラトランジスタを有する半導体装置及びその製造方法を提供するものである。
【0026】
【課題を解決するための手段】
本発明の半導体装置は、半導体基体上に形成された絶縁膜の開口を含むように、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成るものであって、下層からシリコン層のバッファ層、SiGe層、シリコンキャップ層の3層構造により成るシリコン混晶層によって、エピタキシャル層から成るベース領域が形成され、シリコン混晶層から成るベース領域のうち単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を介してコバルトシリサイドが形成されて成るものである。
【0027】
本発明の半導体装置の製造方法は、半導体基体上にエピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置を製造する方法であって、半導体基体上に絶縁膜を形成し、この絶縁膜のバイポーラトランジスタの形成領域に開口を形成する工程と、この開口を含むように下層からシリコン層のバッファ層、SiGe層、シリコンキャップ層の3層構造により成るシリコン混晶層をエピタキシャル成長により形成する工程と、このシリコン混晶層から成るベース領域のうち単結晶シリコン混晶層上及び多結晶シリコン混晶層上に多結晶シリコン膜を形成する工程と、多結晶シリコン膜の表面にコバルトシリサイドを形成する工程とを有するものである。
【0028】
上述の本発明の半導体装置の構成によれば、下層からシリコン層のバッファ層、SiGe層、シリコンキャップ層の3層構造により成るシリコン混晶層から構成されたベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に多結晶シリコン膜を介してコバルトシリサイドが形成されて成ることにより、コバルトシリサイドによりベース引出し電極部となる部分の抵抗が低減されると共に、多結晶シリコン膜を介することにより製造工程におけるシリコン混晶層への影響が及ばない構成とすることが可能になる。
これにより、例えばシリコン混晶層におけるスパイク現象を回避することができる。
【0029】
上述の本発明の半導体装置の製造方法によれば、シリコン混晶層の表面のベース引出し電極部のコバルトシリサイドの形成前に、エミッタ開口部の絶縁マスクより外側になる位置の単結晶シリコン混晶層上及び多結晶シリコン層上に多結晶シリコン膜が形成される。
これにより、多結晶シリコン膜によって、製造工程においてシリコン混晶層への影響が及ばないようにすることができ、例えばシリコン混晶層におけるスパイク現象を回避することができる。また、コバルトシリサイドを形成することによって、マスク層により覆われない部分、即ちベース引出し電極部となる部分の低抵抗化を図ることが可能になる。
【0030】
【発明の実施の形態】
本発明は、半導体基体上に形成された絶縁膜の開口を含むように、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置であって、下層からシリコン層のバッファ層、SiGe層、シリコンキャップ層の3層構造により成るシリコン混晶層によって、エピタキシャル層から成るベース領域が形成され、シリコン混晶層から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を介してコバルトシリサイドが形成されて成る半導体装置である。
【0033】
また本発明は、上記半導体装置において、シリコン混晶層の最上層のシリコン層の厚さが20〜40nmである構成とする。
【0034】
本発明は、半導体基体上に、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置を製造する方法であって、半導体基体上に絶縁膜を形成し、この絶縁膜のバイポーラトランジスタの形成領域に開口を形成する工程と、この開口を含むように、下層からシリコン層のバッファ層、SiGe層、シリコンキャップ層の3層構造により成るシリコン混晶層をエピタキシャル成長により形成する工程と、このシリコン混晶層から成るベース領域のうち単結晶シリコン混晶層上及び多結晶シリコン混晶層上に多結晶シリコン膜を形成する工程と、多結晶シリコン膜の表面にコバルトシリサイドを形成する工程とを有する半導体装置の製造方法である。
【0037】
また本発明は、上記半導体装置の製造方法において、シリコン混晶層の最上層のシリコンの厚さが20〜40nmである構成とする。
【0038】
本発明の一実施の形態の半導体装置の概略構成図を図1Aに示す。
この半導体装置は、半導体基体に前述したSiGe混晶層によるHBT(ヘテロ接合バイポーラトランジスタ)を形成した構成である。
【0039】
図1Aに示すように、例えば第1導電型、例えばp型のシリコン基板2上に、第2導電型、例えばn型の半導体エピタキシャル層3を成長させて、これらシリコン基板2及びシリコンエピタキシャル層3から半導体基体1が構成されている。
この半導体基体1の表面には、例えば酸化シリコン膜から成る素子分離膜5が形成され、この素子分離膜5の下に第1導電型例えばp+ の素子分離領域6が形成されている。そして、これら素子分離膜5及び素子分離領域6により、バイポーラトランジスタの形成領域とその他の回路素子形成領域とが分離されている。
【0040】
そして、半導体基体1のシリコン基板2からエピタキシャル層3に跨ってn+ コレクタ埋め込み領域4が形成され、このコレクタ埋め込み領域4に達するようにコレクタ電極取り出し領域7が形成されている。
【0041】
また、エピタキシャル層3によるn型コレクタ領域の表面上に、エピタキシャル成長によるシリコン−ゲルマニウム混晶層9から成るベース領域(所謂エピタキシャルベース領域)が形成されている。このエピタキシャルベース領域は、素子分離膜5上の酸化シリコン膜8に形成された開口を通じて、半導体基体1の表面に接している。
エピタキシャルベース領域を構成するシリコン−ゲルマニウム混晶層9は、半導体基体1の表面に接した部分が単結晶層となっており、酸化シリコン膜8上の部分が多結晶層となっている。
【0042】
また、エピタキシャルベース領域上には酸化シリコン膜12が形成され、この酸化シリコン膜12に形成された開口を通じて、例えばn型不純物含有の多結晶シリコン膜14がエピタキシャルベース領域の表面に接している。そして、エピタキシャルベース領域の表面に、この多結晶シリコン膜14からのn型不純物の拡散によるエミッタ領域15が形成されている。
酸化シリコン膜12及び多結晶シリコン膜14は、図4の場合と同様に、シリコン−ゲルマニウム混晶層9のうちの単結晶層の領域の幅より狭い幅にパターニングされている。
【0043】
尚、図中13で示す領域は、エピタキシャル層3によるn型コレクタ領域の表面にn型不純物が導入されたn+ の領域を示す。
【0044】
ここで、図1Aのベース領域付近を模式的に示した断面図を図1Bに示す。図1BにおいてX1で示した部分は、多結晶SiGe混晶層が単結晶SiGe混晶層側にせり出した部分を示している。
【0045】
また、図1のベース領域付近を拡大した断面図を図2に示す。
本実施の形態では、図2に示すように、酸化シリコン膜12より外側のシリコン−ゲルマニウム混晶層9上に多結晶シリコン膜10が形成され、この多結晶シリコン膜10上にコバルトシリサイド11を形成している。
【0046】
即ち図4や図5のように、シリコンキャップ層9C上に直接コバルトシリサイド11を形成するのではなく、シリコンキャップ層9C上に多結晶シリコン膜10を介してコバルトシリサイド11を形成している。
【0047】
これにより、コバルトシリサイド11によって、ベース引出し電極部を低抵抗化することができる。
また、コバルトシリサイド11を形成する際に、多結晶シリコン膜10によってブロックして、単結晶SiGe混晶層のSiGe層9Bの部分に影響が及ばないようにすることができるため、前述したスパイク現象の発生を防止することができる。
さらに、エミッタ領域15からベース引出し電極部までの距離が短くなっていて、酸化シリコン膜12下の抵抗RBX1 を小さくすることができるため、エミッタからベースまでの抵抗RBXを小さくすることができる。
【0048】
そして、図1に示すように、ベース引出し電極部の表面即ち多結晶シリコン膜10とコバルトシリサイド11上に接続してベース電極18が形成され、エミッタ領域15上の多結晶シリコン膜14上に接続してエミッタ電極17が形成され、コレクタ電極取り出し領域7に接続してコレクタ電極19が形成されている。これらの電極17,18,19は、いずれも表面を覆った酸化シリコン膜16に形成された開口を通じてSiGeHBTの各部に接続されている。
このように半導体基体1上にSiGeHBTが形成されて半導体装置が構成されている。
【0049】
上述の本実施の形態の半導体装置によれば、シリコンキャップ層9C上に多結晶シリコン膜10を介してコバルトシリサイド11を形成していることにより、コバルトシリサイド11によりベース引出し電極部を低抵抗化することができると共に、多結晶シリコン膜10により単結晶SiGe混晶層のSiGe層9Bの部分に影響が及ばないようにしてスパイク現象の発生を防止することができる。
また、エミッタ領域15からベース引出し電極部までの距離を短くしていることにより、エミッタからベースまでの抵抗RBXを小さくすることができる。
【0050】
従って、本実施の形態によれば、コバルトシリサイドのスパイク現象の問題を回避することができ、ベース抵抗を低減することが可能であるため、優れた性能の半導体装置を製造することができる。
【0051】
上述の本実施の形態の半導体装置は、次のようにして製造することができる。
第1導電型、例えばp型の基板面方位が(100)結晶面によるシリコン基板2を用意する。
次に、SiGeHBTのコレクタ領域となる部分のシリコン基板2に、第2導電型、例えばn+ のコレクタ埋め込み領域4を形成する。例えば、酸化シリコン膜(図示せず)を熱酸化により形成して、SiGeHBTのコレクタ領域となる部分の酸化シリコン膜を開口し、この開口を通じてシリコン基板2にSb2 O3 による固体ソース拡散を行ってn+ のコレクタ埋め込み領域4を形成する。
【0052】
次に、既存技術により、シリコン基板2上に、第2導電型、例えばn型の例えば抵抗率1〜5Ωcmで厚さ0.6〜2.0μmの半導体エピタキシャル層3を成長させて、これらシリコン基板2及びシリコン半導体エピタキシャル層3から成る半導体基体1を形成する。
【0053】
その後、LOCOS(Local Oxidation of Silicon)法により、例えば酸化シリコン膜から成る素子分離膜5を形成する。
即ちまず例えば半導体基体1の表面を熱酸化して厚さ50nmの酸化シリコンによるパッド層を形成し、この上にCVD法によって例えば厚さ100nmの窒化シリコン(Si3 N4 )膜を成膜し、この窒化シリコン膜に対してフォトリソグラフィによるパターンエッチングを行って、素子分離膜5を形成する部分に開口を有する耐酸化マスク層を形成する。その後、1000〜1050℃のスチーム酸化を行って、例えば厚さ300〜800nmの素子分離層5を形成する。
【0054】
次に、耐酸化マスク層を除去した後、100〜720keV、1×1012〜5×1013cm-2のドーズ量をもってボロン(B)のイオン注入を行って、素子分離層5の下の互いに電気的に分離すべき部分間にp型の素子分離領域6を形成する。
【0055】
続いて、例えば150〜720keV、1×1012〜5×1013cm-2のドーズ量をもってリン(P)のイオン注入を行い、n+ のコレクタ埋め込み領域4と接続するコレクタ電極取り出し領域7を形成する。
【0056】
次に、減圧CVD法によりテトラエトキシシラン(TEOS)を用いて、表面に全面的に酸化シリコン膜8をおよそ100nmの厚さに形成する。その後、800〜900℃の熱処理を行い、この酸化シリコン膜8を緻密化させる。
続いて、ベース領域の開口部に合わせたレジストマスクを用いて、この酸化シリコン膜8に対して、低ダメージエッチング、例えばドライエッチングとウエットエッチングとを行い、図1Bに示した開口を形成する。
【0057】
次に、エピタキシャル技術を用いて、少なくともSiGeHBTの形成領域に非選択的にSiGe混晶層9(9A,9B,9C)を形成する。
このSiGe混晶層9は、前述したように半導体基体1と接する部分には単結晶SiGe混晶層が形成され、酸化シリコン8上には多結晶SiGe混晶層が形成される。
また、このSiGe混晶層9の形成には超高真空CVD法や分子線エピタキシー法及び減圧CVD法(RPCVD;reduced pressure chemical vapor deposition)のうちいずれかの方法を用いる。
【0058】
ここで、このうち減圧CVD法を用いてSiGe混晶層9を形成する手順について以下に述べる。
まず、半導体基体1の表面に付着している有機物を除去するために、例えば所定の温度に加熱した硫酸と過酸化水素水との混合液を用いて洗浄する。
次に、半導体基体1上のパーティクルを除去するために、例えば所定の温度に加熱したアンモニアと過酸化水素水との混合液を用いて洗浄する。
さらに、半導体基体1表面の金属汚染物及び自然酸化膜を除去するために、希フッ酸水溶液を用いて洗浄する。尚、この希フッ酸水溶液による洗浄では、水素パッシベーション処理も行なわれ、半導体基体1の露出した表面が水素でターミネートされる。
続いて、洗浄処理が施された半導体基体1を成膜装置に導入し、真空排気機能を有するロードロックに搬入して、所定時間真空排気を行う。
次に、半導体基体1を大気に開放せずにロードロックに接続された反応炉に搬入し、反応炉に水素ガスを導入しながら約900℃まで半導体基体1を加熱して、約5分間の水素ベークを行う。
さらに、水素ガスを導入したままで、約750〜650℃の温度まで降温した後、原料ガスであるモノシラン(SiH4 )、ゲルマン(GeH4 )と、不純物ガスとしてジボラン(B2 H2 )を供給してエピタキシャル成長を行う。このときの炉内の圧力は、1.3kPa〜13.3kPaとする。
【0059】
そして、エピタキシャル成長によるSiGe混晶層9の形成は、具体的には例えばシリコンのバッファ層9Aを厚さ5〜20nm形成した後、ゲルマニウム濃度を15原子%としたSiGe層9Bを厚さ20〜40nm形成し、その後シリコンキャップ層9Cを厚さ20〜40nm形成する。また、この成長の際に、必要に応じて、シリコンゲルマニウム混晶層9(9A,9B,9C)のうち所望の部分に対して、例えばボロン濃度5×1018〜3×1019cm-3となるように不純物をドーピングする。
【0060】
次に、図2及び図3を用いて、ベース引出し電極部のコバルトシリサイドの形成方法を詳細に説明する。
まず、上述したようにSiGe混晶層9を形成した後、ベース引出し電極部となる部分以外の多結晶SiGe混晶層9をドライエッチングを用いて除去する。
次に、減圧CVD法にてテトラエトキシシラン(TEOS)を用いて、減圧CVD法により、酸化シリコン膜20をおよそ100nmの厚さに全面的に形成する。
続いて、酸化シリコン膜20上に、図2に示すエミッタ形成部の酸化シリコン膜12のやや外側の部分まで掛かるようなパターンのレジストマスク21を形成する。そして、このレジストマスク21を用いて、エミッタ形成部をカバーするように酸化シリコン膜20をドライエッチングを用いてパターニングする。
その後、同じレジストマスク21を利用して、SiGe混晶層9の多結晶層の部分に、例えば10〜50keV、1×1014〜1×1015cm-2のドーズ量をもってホウ素(B)をイオン注入する(以上図3A参照)。
【0061】
次に、レジストマスク21を既存技術により除去した後、減圧CVD法にて、例えば厚さ50〜100nmの多結晶シリコン膜10を形成する。
その後、この多結晶シリコン膜10に、例えば10〜50keV、1×1014〜1×1015cm-2のドーズ量をもってホウ素(B)をイオン注入する(以上図3B参照)。
【0062】
次に、フォトリソグラフィとドライエッチングを用いて、酸化シリコン膜20及びその上の多結晶シリコン膜10と、混晶層9より外側にある多結晶シリコン膜10とを除去する。
その後、テトラエトキシシラン(TEOS)を用いて、減圧CVD法により、酸化シリコン膜12をおよそ100nmの厚さに全面的に形成する。さらに、エミッタ領域となる部分の酸化シリコン膜12に対して、フォトリソグラフィとドライエッチングによりパターンエッチングを行い開口し、エッチングマスクとしたレジストを除去する(以上図3C参照)。
【0063】
この後、開口部を通して、半導体基体1の表面に対して、例えば100〜360keV、1×1012〜5×1012cm-2のドーズ量をもってリン(P)をイオン注入し、図1の13に示す領域を形成する。
【0064】
次に、減圧CVD法により、例えば厚さ100〜150nmの多結晶シリコン膜14を全面的に形成する。
その後、この多結晶シリコン膜14に対して、n型の不純物、例えば砒素(As)を30〜70keVで、1×1015〜1×1016cm-2のドーズ量にてイオン注入する。
次に、多結晶シリコン膜14上に、テトラエトキシシラン(TEOS)を用いて、減圧CVD法により、例えば厚さ100〜200nmの酸化シリコン膜22を全面的に形成する。
【0065】
続いて、1000〜1100℃、5〜30秒間のアニールを行うことにより、多結晶シリコン膜14中の砒素(As)を拡散させて、SiGe混晶層9中の単結晶層の部分にエミッタ領域15を形成する(以上図3D参照)。
【0066】
次に、フォトグラフィとドライエッチングにより、酸化シリコン膜22・多結晶シリコン膜14・酸化シリコン膜12に対してパターンエッチングを行って、ベース引出し電極部となる多結晶SiGe混晶層9上の多結晶シリコン膜10を露出させた後、エッチングマスクとしたレジストを除去する。
【0067】
次に、希フッ酸(Dilute HF )により、多結晶シリコン膜10の表面の自然酸化膜を除去する。
その後、スパッタ法により、コバルトCoと窒化チタンTiNを形成する。このとき、コバルトCoはおよそ10nmの厚さ、窒化チタンは30nmの厚さに形成する。
続いて、多結晶シリコン膜10以外の酸化シリコン膜に付着した未反応のコバルトと窒化チタンを除去する。この未反応物の除去は、まず硫酸と過酸化水素水との混合液を用いて窒化チタンを除去した後、アンモニアと過酸化水素水との混合液を用いてコバルトを除去する。
その後、再度熱処理を行い、コバルトシリサイド層(CoSi2 )11を形成する(以上図3E参照)。
【0068】
その後は、テトラエトキシシラン(TEOS)を用いて、減圧CVD法により、全面的に図1Aに示す酸化シリコン膜16を形成した後、この酸化シリコン膜16に形成された開口部にエミッタ電極17、ベース電極18、コレクタ電極19となる金属電極を形成する。
これにより、図1Aに示す半導体装置を製造することができる。
【0069】
ここで、上述の本実施の形態に基づいて作製したSiGeHBTの深さ方向の不純物プロファイルを図6に示す。
図6より、ベース抵抗の低減が可能となり、優れた性能の半導体装置を製造することができることがわかる。
【0070】
尚、上述した実施の形態では、ベース領域にSiGe混晶層9をエピタキシャル成長させた構成であったが、混晶層の構成をその他の構成としてもよい。
混晶層をシリコン−ゲルマニウムとカーボン(Si1-x-y Gex Cy、略してSiGeC)により構成してもよい。尚、この場合も混晶層にベース部に必要な不純物(例えばボロン等)を含む構成とする。
【0071】
また、混晶層は、上述の3層構造9A,9B,9Cには限定されず、例えばシリコン−ゲルマニウム層とシリコン層との2層構造であってもよい。
【0072】
本発明において、シリコン混晶層は、少なくともシリコン層と、シリコン及び第IV族元素(カーボン、ゲルマニウム他)を有する層とから構成する。
【0073】
また、ベース引出し電極部の表面には、上述のコバルトシリサイド11に限らず、他のシリサイド膜(例えばチタンシリサイド等)を形成して同様に低抵抗化を図ることも可能である。
【0074】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【0075】
【発明の効果】
上述の本発明によれば、シリサイドを形成する際のスパイク現象を回避することができると共に、ベース抵抗を低減することができることにより、高速動作が可能であり高性能のバイポーラトランジスタを有する半導体装置を実現することができる。
【図面の簡単な説明】
【図1】A 本発明の一実施の形態の半導体装置の概略構成図(断面図)である。
B 図1Aのベース領域付近を模式的に示した断面図である。
【図2】図1Aのベース領域付近を拡大した断面図である。
【図3】A〜E 図1Aの半導体装置の製造工程を示す工程図である。
【図4】従来のSiGeHBTのベース領域付近の拡大断面図である。
【図5】図4より酸化シリコン膜のパターンを広くした構成の拡大断面図である。
【図6】図1Aの半導体装置におけるSiGeHBTの深さ方向の不純物プロファイルを示す図である。
【符号の説明】
1 半導体基体、2 シリコン基板、3 半導体エピタキシャル層、4 コレクタ埋め込み領域、5 素子分離膜、6 素子分離領域、8,12,16 酸化シリコン膜、9 (シリコン−ゲルマニウム)混晶層、9A (シリコン)バッファ層、9B SiGe層、9C (シリコン)キャップ層、10,14 多結晶シリコン膜、11 コバルトシリサイド
Claims (4)
- 半導体基体上に形成された絶縁膜の開口を含むように、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置であって、
下層からシリコン層のバッファ層、SiGe層、シリコンキャップ層の3層構造により成るシリコン混晶層によって、上記エピタキシャル層から成るベース領域が形成され、
上記シリコン混晶層から成る上記ベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を介してコバルトシリサイドが形成されて成る
ことを特徴とする半導体装置。 - 上記シリコン混晶層の最上層のシリコン層の厚さが20〜40nmであることを特徴とする請求項1に記載の半導体装置。
- 半導体基体上に、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置を製造する方法であって、
上記半導体基体上に絶縁膜を形成し、該絶縁膜の上記バイポーラトランジスタの形成領域に開口を形成する工程と、
上記開口を含むように、下層からシリコン層のバッファ層、SiGe層、シリコンキャップ層の3層構造により成るシリコン混晶層をエピタキシャル成長により形成する工程と、
上記シリコン混晶層から成る上記ベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を形成する工程と、
上記多結晶シリコン膜の表面にコバルトシリサイドを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 上記シリコン混晶層の最上層のシリコン層の厚さが20〜40nmであることを特徴とする請求項3に記載の半導体装置の製造方法。
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