JP2003151985A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003151985A JP2003151985A JP2001346415A JP2001346415A JP2003151985A JP 2003151985 A JP2003151985 A JP 2003151985A JP 2001346415 A JP2001346415 A JP 2001346415A JP 2001346415 A JP2001346415 A JP 2001346415A JP 2003151985 A JP2003151985 A JP 2003151985A
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Abstract
(57)【要約】
【課題】 エミッタからベース電極間の抵抗が低減さ
れ、高速動作が可能であり、高性能のバイポーラトラン
ジスタを有する半導体装置及びその製造方法を提供す
る。 【解決手段】 半導体基体上に、シリコン層９Ａ，９Ｃ
とシリコン及び他の第IV族元素を有する層９Ｂにより成
るシリコン混晶層９によって形成されたエピタキシャル
ベース領域を有するバイポーラトランジスタが形成され
て成り、シリコン混晶層９のうちベース引出し電極部と
なる部分の上に、多結晶シリコン膜１０を介してシリサ
イド１１が形成されて成る半導体装置を構成する。ま
た、この半導体装置を製造する際に、半導体基体上に絶
縁膜５，８を形成し、この絶縁膜５，８のバイポーラト
ランジスタの形成領域に形成した開口を含むようにシリ
コン混晶層９をエピタキシャル成長により形成し、この
シリコン混晶層９のベース引出し電極部となる部分の上
に多結晶シリコン膜１０を形成し、多結晶シリコン膜１
０の表面にシリサイド１１を形成する。
れ、高速動作が可能であり、高性能のバイポーラトラン
ジスタを有する半導体装置及びその製造方法を提供す
る。 【解決手段】 半導体基体上に、シリコン層９Ａ，９Ｃ
とシリコン及び他の第IV族元素を有する層９Ｂにより成
るシリコン混晶層９によって形成されたエピタキシャル
ベース領域を有するバイポーラトランジスタが形成され
て成り、シリコン混晶層９のうちベース引出し電極部と
なる部分の上に、多結晶シリコン膜１０を介してシリサ
イド１１が形成されて成る半導体装置を構成する。ま
た、この半導体装置を製造する際に、半導体基体上に絶
縁膜５，８を形成し、この絶縁膜５，８のバイポーラト
ランジスタの形成領域に形成した開口を含むようにシリ
コン混晶層９をエピタキシャル成長により形成し、この
シリコン混晶層９のベース引出し電極部となる部分の上
に多結晶シリコン膜１０を形成し、多結晶シリコン膜１
０の表面にシリサイド１１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わる。
の製造方法に係わる。
【０００２】
【従来の技術】例えば通信装置の周波数変換器等におい
て、共通の半導体基体に絶縁ゲート型電界効果トランジ
スタとバイポーラトランジスタとが形成された半導体装
置が用いられる。この場合、高周波用のバイポーラトラ
ンジスタには高速動作が要求される。このバイポーラト
ランジスタの高速化のためには、ベースの浅接合化によ
るベース走行時間の短縮とベースの低抵抗化が重要であ
る。
て、共通の半導体基体に絶縁ゲート型電界効果トランジ
スタとバイポーラトランジスタとが形成された半導体装
置が用いられる。この場合、高周波用のバイポーラトラ
ンジスタには高速動作が要求される。このバイポーラト
ランジスタの高速化のためには、ベースの浅接合化によ
るベース走行時間の短縮とベースの低抵抗化が重要であ
る。
【０００３】従って、バイポーラトランジスタの高速化
を図るためには、高濃度でかつ薄いベース層の形成が不
可欠である。しかし、従来のイオン注入技術を用いたベ
ース層の形成では、注入不純物のチャネリングテイルの
問題から浅接合の幅の狭いベースを実現することは困難
であった。
を図るためには、高濃度でかつ薄いベース層の形成が不
可欠である。しかし、従来のイオン注入技術を用いたベ
ース層の形成では、注入不純物のチャネリングテイルの
問題から浅接合の幅の狭いベースを実現することは困難
であった。
【０００４】この問題の解決策として、シリコン基板上
にシリコン−ゲルマニウム（Ｓｉ1- x Ｇｅx 、以下Ｓｉ
Ｇｅと記す）混晶層をエピタキシャル成長させる技術を
応用したヘテロ接合バイポーラトランジスタ（hetero b
ipolar transistor 、以下ＨＢＴと記す）が注目されて
いる。
にシリコン−ゲルマニウム（Ｓｉ1- x Ｇｅx 、以下Ｓｉ
Ｇｅと記す）混晶層をエピタキシャル成長させる技術を
応用したヘテロ接合バイポーラトランジスタ（hetero b
ipolar transistor 、以下ＨＢＴと記す）が注目されて
いる。
【０００５】ベース領域の浅接合化は、ベース領域の不
純物濃度増大を招き、エミッタへの正孔の注入が問題と
なる。この問題に対して、ＳｉＧｅＨＢＴは、ベース領
域にシリコンに比べてバンドギャップの狭いＳｉＧｅを
用いることにより、エミッタ−ベース間に電位障壁が生
じるので、正孔のエミッタへの注入は大幅に減少する。
従って、ベースを高キャリア濃度にしてベース抵抗の低
減ができ、更に充分大きい電流増幅率（ｈFE）が得られ
る。この結果、充分な耐圧を確保しながら、高い高周波
特性を実現することができる。また、ゲルマニウムのプ
ロファイルに傾斜をつけることにより、キャリアのベー
ス走行時間（τB ）を短縮した、優れた高周波特性を持
つ高速バイポーラトランジスタを実現することができ
る。
純物濃度増大を招き、エミッタへの正孔の注入が問題と
なる。この問題に対して、ＳｉＧｅＨＢＴは、ベース領
域にシリコンに比べてバンドギャップの狭いＳｉＧｅを
用いることにより、エミッタ−ベース間に電位障壁が生
じるので、正孔のエミッタへの注入は大幅に減少する。
従って、ベースを高キャリア濃度にしてベース抵抗の低
減ができ、更に充分大きい電流増幅率（ｈFE）が得られ
る。この結果、充分な耐圧を確保しながら、高い高周波
特性を実現することができる。また、ゲルマニウムのプ
ロファイルに傾斜をつけることにより、キャリアのベー
ス走行時間（τB ）を短縮した、優れた高周波特性を持
つ高速バイポーラトランジスタを実現することができ
る。
【０００６】ここで、バイポーラトランジスタの遮断周
波数（以下ｆT と記す）は、以下の数１で与えられる。
波数（以下ｆT と記す）は、以下の数１で与えられる。
【０００７】
【数１】
【０００８】ただし、
τE ：エミッタ空乏層充電時間 τB ：ベース走行時間
τX ：コレクタ空乏層走行時間 τC ：コレクタ充電時
間
間
【０００９】式（１）から、ｆT を向上させるために
は、エミッタ、ベース、コレクタの各接合を浅くする必
要があることがわかる。
は、エミッタ、ベース、コレクタの各接合を浅くする必
要があることがわかる。
【００１０】また、バイポーラトランジスタの高速性の
指標としては、ｆT のほかに最大発振周波数（以下、ｆ
max と記す）があり、以下の数２で与えられる。
指標としては、ｆT のほかに最大発振周波数（以下、ｆ
max と記す）があり、以下の数２で与えられる。
【００１１】
【数２】
【００１２】ただし、ＲB ：ベース抵抗 ＣjC：コレク
タ接合容量
タ接合容量
【００１３】式（２）から、ｆmax を向上させるために
は、ベース抵抗、及びコレクタ接合容量を低減する必要
がある。ここで、ベース抵抗は、次式によって表され
る。 ＲB ＝ＲBI＋ＲBX ＲBI：エミッタ直下の抵抗 ＲBX：エミッタからベース電極までの部分の抵抗 ｆmax を向上させるためには、このベース抵抗ＲB を低
減することが重要である。
は、ベース抵抗、及びコレクタ接合容量を低減する必要
がある。ここで、ベース抵抗は、次式によって表され
る。 ＲB ＝ＲBI＋ＲBX ＲBI：エミッタ直下の抵抗 ＲBX：エミッタからベース電極までの部分の抵抗 ｆmax を向上させるためには、このベース抵抗ＲB を低
減することが重要である。
【００１４】ここで、従来技術でのベース抵抗低減手法
について、図４及び図５を用いて説明する。図４及び図
５は、ＳｉＧｅＨＢＴのベース及びエミッタ領域のみを
拡大して示した断面図である。
について、図４及び図５を用いて説明する。図４及び図
５は、ＳｉＧｅＨＢＴのベース及びエミッタ領域のみを
拡大して示した断面図である。
【００１５】まず、図４を用いて、ＳｉＧｅＨＢＴの作
製手順を説明する。図４に示すように、エピタキシャル
技術により、酸化シリコン膜５，８をマスクとして開口
された領域においてその下の半導体基体（図示せず）に
接するように、ＳｉＧｅ混晶層から成るエピタキシャル
層９を成長させる。尚、このＳｉＧｅ混晶層は、まずシ
リコンのみのバッファ層９Ａを形成し、続いてＳｉＧｅ
層９Ｂを形成し、その後シリコンのみのキャップ層９Ｃ
を形成した３層構造とされている。これにより、ＳｉＧ
ｅ混晶層から成るエピタキシャル層９が酸化シリコン膜
５，８に対して非選択的に形成され、酸化シリコン膜
５，８上に多結晶ＳｉＧｅ混晶層が形成され、開口を通
じて半導体基体に接する領域には単結晶ＳｉＧｅ混晶層
が形成される。そして、酸化シリコン膜５，８上に形成
される多結晶ＳｉＧｅ混晶層は、ベースの引出し電極と
して用いられ、後の工程により配線等に接続される。
製手順を説明する。図４に示すように、エピタキシャル
技術により、酸化シリコン膜５，８をマスクとして開口
された領域においてその下の半導体基体（図示せず）に
接するように、ＳｉＧｅ混晶層から成るエピタキシャル
層９を成長させる。尚、このＳｉＧｅ混晶層は、まずシ
リコンのみのバッファ層９Ａを形成し、続いてＳｉＧｅ
層９Ｂを形成し、その後シリコンのみのキャップ層９Ｃ
を形成した３層構造とされている。これにより、ＳｉＧ
ｅ混晶層から成るエピタキシャル層９が酸化シリコン膜
５，８に対して非選択的に形成され、酸化シリコン膜
５，８上に多結晶ＳｉＧｅ混晶層が形成され、開口を通
じて半導体基体に接する領域には単結晶ＳｉＧｅ混晶層
が形成される。そして、酸化シリコン膜５，８上に形成
される多結晶ＳｉＧｅ混晶層は、ベースの引出し電極と
して用いられ、後の工程により配線等に接続される。
【００１６】ここで、上述したように非選択的にエピタ
キシャル層９を形成してベース領域を形成した場合に
は、酸化シリコン膜５，８による開口の端部において、
図４に示すように多結晶ＳｉＧｅ混晶層が単結晶ＳｉＧ
ｅ混晶層側にせり出す。このせり出した部分は結晶性が
悪くなっているため、ベース領域内にエミッタを形成す
る場合には、その多結晶ＳｉＧｅ混晶層のせり出した部
分より内側にする必要がある。
キシャル層９を形成してベース領域を形成した場合に
は、酸化シリコン膜５，８による開口の端部において、
図４に示すように多結晶ＳｉＧｅ混晶層が単結晶ＳｉＧ
ｅ混晶層側にせり出す。このせり出した部分は結晶性が
悪くなっているため、ベース領域内にエミッタを形成す
る場合には、その多結晶ＳｉＧｅ混晶層のせり出した部
分より内側にする必要がある。
【００１７】その後、酸化シリコン膜１２を全面に形成
した後、この酸化シリコン膜１２に対してエミッタ領域
となる部分を開口し、その上に多結晶シリコン膜１４を
形成する。次に、多結晶シリコン膜１４にエミッタ不純
物となる砒素（Ａｓ）をイオン注入技術を用いて導入
し、その後、図示しないが多結晶シリコン膜１４上に酸
化シリコン膜を形成する。続いて、熱処理を行うことに
より、エミッタ不純物を活性化して、多結晶シリコン膜
１４からベース領域に拡散させ、ベース領域内にエミッ
タ領域１５を形成する。
した後、この酸化シリコン膜１２に対してエミッタ領域
となる部分を開口し、その上に多結晶シリコン膜１４を
形成する。次に、多結晶シリコン膜１４にエミッタ不純
物となる砒素（Ａｓ）をイオン注入技術を用いて導入
し、その後、図示しないが多結晶シリコン膜１４上に酸
化シリコン膜を形成する。続いて、熱処理を行うことに
より、エミッタ不純物を活性化して、多結晶シリコン膜
１４からベース領域に拡散させ、ベース領域内にエミッ
タ領域１５を形成する。
【００１８】次に、多結晶シリコン膜１４上に形成した
酸化シリコン膜に対して、ベース引出し電極が露出する
ように既存のドライエッチング技術を用いてエッチング
を行う。即ちこの酸化シリコン膜と共に、その下の多結
晶シリコン膜１４及び酸化シリコン膜１２もエッチング
することにより、これらをパターニングする。次に、ベ
ース引出し電極部の抵抗を下げることを目的として、ベ
ース引出し電極となるエピタキシャル層９の表面（即ち
シリコンキャップ層９Ｃの表面）にコバルトシリサイド
１１を形成する。その後、所望の洗浄により、不要な部
分の未反応コバルトを除去する。
酸化シリコン膜に対して、ベース引出し電極が露出する
ように既存のドライエッチング技術を用いてエッチング
を行う。即ちこの酸化シリコン膜と共に、その下の多結
晶シリコン膜１４及び酸化シリコン膜１２もエッチング
することにより、これらをパターニングする。次に、ベ
ース引出し電極部の抵抗を下げることを目的として、ベ
ース引出し電極となるエピタキシャル層９の表面（即ち
シリコンキャップ層９Ｃの表面）にコバルトシリサイド
１１を形成する。その後、所望の洗浄により、不要な部
分の未反応コバルトを除去する。
【００１９】
【発明が解決しようとする課題】上述した技術を用いる
ことにより、エミッタからベース電極までの部分の抵抗
（ＲBX2 ）をコバルトシリサイド１１により低減するこ
とができるため、ｆmaxを向上させることが可能と考え
られる。しかしながら、その一方で下記の問題が発生す
る。
ことにより、エミッタからベース電極までの部分の抵抗
（ＲBX2 ）をコバルトシリサイド１１により低減するこ
とができるため、ｆmaxを向上させることが可能と考え
られる。しかしながら、その一方で下記の問題が発生す
る。
【００２０】図４に示すように、上述のパターニングに
より酸化シリコン膜１２が単結晶ＳｉＧｅ混晶層上で開
口された場合には、コバルトシリサイド１１が単結晶Ｓ
ｉＧｅ混晶層側のシリコンキャップ層９Ｃの表面に形成
されることになる。この場合、単結晶ＳｉＧｅ混晶層が
歪を持っているため、コバルトシリサイド１１がシリコ
ンキャップ層９Ｃと反応した際に、単結晶ＳｉＧｅ混晶
層の歪を緩和させスパイク３１が入る。これにより、ベ
ースとコレクタ間にリークが発生し、著しく歩留りを低
下させることになる。
より酸化シリコン膜１２が単結晶ＳｉＧｅ混晶層上で開
口された場合には、コバルトシリサイド１１が単結晶Ｓ
ｉＧｅ混晶層側のシリコンキャップ層９Ｃの表面に形成
されることになる。この場合、単結晶ＳｉＧｅ混晶層が
歪を持っているため、コバルトシリサイド１１がシリコ
ンキャップ層９Ｃと反応した際に、単結晶ＳｉＧｅ混晶
層の歪を緩和させスパイク３１が入る。これにより、ベ
ースとコレクタ間にリークが発生し、著しく歩留りを低
下させることになる。
【００２１】これを回避するためには、シリコンキャッ
プ層９Ｃを厚くすればよいが、高性能なＳｉＧｅＨＢＴ
を作製するためには、例えばシリコンキャップ層９Ｃを
およそ２０〜５０ｎｍ程度にできるだけ薄くして、エミ
ッタを浅接合化してτE を下げる必要があるため好まし
くはない。
プ層９Ｃを厚くすればよいが、高性能なＳｉＧｅＨＢＴ
を作製するためには、例えばシリコンキャップ層９Ｃを
およそ２０〜５０ｎｍ程度にできるだけ薄くして、エミ
ッタを浅接合化してτE を下げる必要があるため好まし
くはない。
【００２２】一方、前述したコバルトシリサイド形成時
のスパイク現象に関して、シリコンキャップ層９Ｃがお
よそ１００ｎｍ以上なければ防止できないとされている
（S.Kolodinski,M.Caymax,P.Roussel,H.Bender,B.Brijs
and K.Maex,Applied Surface Science 91(1995)pp.77-
81参照）。
のスパイク現象に関して、シリコンキャップ層９Ｃがお
よそ１００ｎｍ以上なければ防止できないとされている
（S.Kolodinski,M.Caymax,P.Roussel,H.Bender,B.Brijs
and K.Maex,Applied Surface Science 91(1995)pp.77-
81参照）。
【００２３】そこで、図５に示すように、酸化シリコン
膜１２が単結晶ＳｉＧｅ混晶層上を全て覆うようにパタ
ーニングすれば、コバルトシリサイド１１は単結晶Ｓｉ
Ｇｅ混晶層上には形成されないため、前述したコバルト
シリサイド１１形成時のスパイク現象を回避することが
できる。
膜１２が単結晶ＳｉＧｅ混晶層上を全て覆うようにパタ
ーニングすれば、コバルトシリサイド１１は単結晶Ｓｉ
Ｇｅ混晶層上には形成されないため、前述したコバルト
シリサイド１１形成時のスパイク現象を回避することが
できる。
【００２４】しかしながら、このように構成した場合に
は、エミッタ開口部の絶縁膜マスクとなる酸化シリコン
膜１２の幅が広くなることから、その直下のベース抵抗
（Ｒ BX1 ）が下げられない。このため、エミッタからベ
ース電極までの部分の抵抗（ＲBX＝ＲBX1 ＋ＲBX2）を
充分に低減することができず、高性能なＳｉＧｅＨＢＴ
を作製することができない。
は、エミッタ開口部の絶縁膜マスクとなる酸化シリコン
膜１２の幅が広くなることから、その直下のベース抵抗
（Ｒ BX1 ）が下げられない。このため、エミッタからベ
ース電極までの部分の抵抗（ＲBX＝ＲBX1 ＋ＲBX2）を
充分に低減することができず、高性能なＳｉＧｅＨＢＴ
を作製することができない。
【００２５】上述した問題の解決のために、本発明にお
いては、エミッタからベース電極間の抵抗が低減され、
高速動作が可能であり、高性能のバイポーラトランジス
タを有する半導体装置及びその製造方法を提供するもの
である。
いては、エミッタからベース電極間の抵抗が低減され、
高速動作が可能であり、高性能のバイポーラトランジス
タを有する半導体装置及びその製造方法を提供するもの
である。
【００２６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基体上にエピタキシャル層から成るベース領域を
有するバイポーラトランジスタが形成されて成るもので
あって、シリコン層とシリコン及び他の第IV族元素を有
する層により成るシリコン混晶層によって、エピタキシ
ャル層から成るベース領域が形成され、シリコン混晶層
から成るベース領域のうちベース引出し電極部となる部
分の上に、多結晶シリコン膜を介してシリサイドが形成
されて成るものである。
半導体基体上にエピタキシャル層から成るベース領域を
有するバイポーラトランジスタが形成されて成るもので
あって、シリコン層とシリコン及び他の第IV族元素を有
する層により成るシリコン混晶層によって、エピタキシ
ャル層から成るベース領域が形成され、シリコン混晶層
から成るベース領域のうちベース引出し電極部となる部
分の上に、多結晶シリコン膜を介してシリサイドが形成
されて成るものである。
【００２７】本発明の半導体装置の製造方法は、半導体
基体上にエピタキシャル層から成るベース領域を有する
バイポーラトランジスタが形成されて成る半導体装置を
製造する方法であって、半導体基体上に絶縁膜を形成
し、この絶縁膜のバイポーラトランジスタの形成領域に
開口を形成する工程と、この開口を含むようにシリコン
層とシリコン及び他の第IV族元素を有する層より成るシ
リコン混晶層をエピタキシャル成長により形成する工程
と、このシリコン混晶層から成るベース領域のうちベー
ス引出し電極部となる部分の上に多結晶シリコン膜を形
成する工程と、多結晶シリコン膜の表面にシリサイドを
形成する工程とを有するものである。
基体上にエピタキシャル層から成るベース領域を有する
バイポーラトランジスタが形成されて成る半導体装置を
製造する方法であって、半導体基体上に絶縁膜を形成
し、この絶縁膜のバイポーラトランジスタの形成領域に
開口を形成する工程と、この開口を含むようにシリコン
層とシリコン及び他の第IV族元素を有する層より成るシ
リコン混晶層をエピタキシャル成長により形成する工程
と、このシリコン混晶層から成るベース領域のうちベー
ス引出し電極部となる部分の上に多結晶シリコン膜を形
成する工程と、多結晶シリコン膜の表面にシリサイドを
形成する工程とを有するものである。
【００２８】上述の本発明の半導体装置の構成によれ
ば、シリコン層とシリコン及び他の第IV族元素を有する
層により成るシリコン混晶層から構成されたベース領域
のうち、ベース引出し電極部となる部分の上に多結晶シ
リコン膜を介してシリサイドが形成されて成ることによ
り、シリサイドによりベース引出し電極部となる部分の
抵抗が低減されると共に、多結晶シリコン膜を介するこ
とにより製造工程におけるシリコン混晶層への影響が及
ばない構成とすることが可能になる。これにより、例え
ばシリコン混晶層におけるスパイク現象を回避すること
ができる。
ば、シリコン層とシリコン及び他の第IV族元素を有する
層により成るシリコン混晶層から構成されたベース領域
のうち、ベース引出し電極部となる部分の上に多結晶シ
リコン膜を介してシリサイドが形成されて成ることによ
り、シリサイドによりベース引出し電極部となる部分の
抵抗が低減されると共に、多結晶シリコン膜を介するこ
とにより製造工程におけるシリコン混晶層への影響が及
ばない構成とすることが可能になる。これにより、例え
ばシリコン混晶層におけるスパイク現象を回避すること
ができる。
【００２９】上述の本発明の半導体装置の製造方法によ
れば、シリコン混晶層の表面のベース引出し電極部のシ
リサイドの形成前に、エミッタ開口部の絶縁マスクより
外側になる位置の単結晶シリサイド混晶層上及び多結晶
シリサイド層上に多結晶シリコン膜が形成される。これ
により、多結晶シリコン膜によって、製造工程において
シリコン混晶層への影響が及ばないようにすることがで
き、例えばシリコン混晶層におけるスパイク現象を回避
することができる。また、シリサイドを形成することに
よって、マスク層により覆われない部分、即ちベース引
出し電極部となる部分の低抵抗化を図ることが可能にな
る。
れば、シリコン混晶層の表面のベース引出し電極部のシ
リサイドの形成前に、エミッタ開口部の絶縁マスクより
外側になる位置の単結晶シリサイド混晶層上及び多結晶
シリサイド層上に多結晶シリコン膜が形成される。これ
により、多結晶シリコン膜によって、製造工程において
シリコン混晶層への影響が及ばないようにすることがで
き、例えばシリコン混晶層におけるスパイク現象を回避
することができる。また、シリサイドを形成することに
よって、マスク層により覆われない部分、即ちベース引
出し電極部となる部分の低抵抗化を図ることが可能にな
る。
【００３０】
【発明の実施の形態】本発明は、半導体基体上に、エピ
タキシャル層から成るベース領域を有するバイポーラト
ランジスタが形成されて成る半導体装置であって、シリ
コン層とシリコン及び他の第IV族元素を有する層により
成るシリコン混晶層によって、エピタキシャル層から成
るベース領域が形成され、シリコン混晶層から成るベー
ス領域のうち、ベース引出し電極部となる部分の上に、
多結晶シリコン膜を介してシリサイドが形成されて成る
半導体装置である。
タキシャル層から成るベース領域を有するバイポーラト
ランジスタが形成されて成る半導体装置であって、シリ
コン層とシリコン及び他の第IV族元素を有する層により
成るシリコン混晶層によって、エピタキシャル層から成
るベース領域が形成され、シリコン混晶層から成るベー
ス領域のうち、ベース引出し電極部となる部分の上に、
多結晶シリコン膜を介してシリサイドが形成されて成る
半導体装置である。
【００３１】また本発明は、上記半導体装置において、
シリコン混晶層が第IV族元素としてゲルマニウムを用い
た構成とする。
シリコン混晶層が第IV族元素としてゲルマニウムを用い
た構成とする。
【００３２】また本発明は、上記半導体装置において、
シリコン混晶層が第IV族元素としてゲルマニウム及びカ
ーボンを用いた構成とする。
シリコン混晶層が第IV族元素としてゲルマニウム及びカ
ーボンを用いた構成とする。
【００３３】また本発明は、上記半導体装置において、
シリサイドとしてコバルトシリサイドを用いた構成とす
る。
シリサイドとしてコバルトシリサイドを用いた構成とす
る。
【００３４】本発明は、半導体基体上に、エピタキシャ
ル層から成るベース領域を有するバイポーラトランジス
タが形成されて成る半導体装置を製造する方法であっ
て、半導体基体上に絶縁膜を形成し、この絶縁膜のバイ
ポーラトランジスタの形成領域に開口を形成する工程
と、この開口を含むように、シリコン層とシリコン及び
他の第IV族元素を有する層より成るシリコン混晶層をエ
ピタキシャル成長により形成する工程と、このシリコン
混晶層から成るベース領域のうちベース引出し電極部と
なる部分の上に多結晶シリコン膜を形成する工程と、多
結晶シリコン膜の表面にシリサイドを形成する工程とを
有する半導体装置の製造方法である。
ル層から成るベース領域を有するバイポーラトランジス
タが形成されて成る半導体装置を製造する方法であっ
て、半導体基体上に絶縁膜を形成し、この絶縁膜のバイ
ポーラトランジスタの形成領域に開口を形成する工程
と、この開口を含むように、シリコン層とシリコン及び
他の第IV族元素を有する層より成るシリコン混晶層をエ
ピタキシャル成長により形成する工程と、このシリコン
混晶層から成るベース領域のうちベース引出し電極部と
なる部分の上に多結晶シリコン膜を形成する工程と、多
結晶シリコン膜の表面にシリサイドを形成する工程とを
有する半導体装置の製造方法である。
【００３５】また本発明は、上記半導体装置の製造方法
において、シリコン混晶層の第IV族元素としてゲルマニ
ウムを用いる。
において、シリコン混晶層の第IV族元素としてゲルマニ
ウムを用いる。
【００３６】また本発明は、上記半導体装置の製造方法
において、シリコン混晶層の第IV族元素としてゲルマニ
ウム及びカーボンを用いる。
において、シリコン混晶層の第IV族元素としてゲルマニ
ウム及びカーボンを用いる。
【００３７】また本発明は、上記半導体装置の製造方法
において、シリサイドとしてコバルトシリサイドを形成
する。
において、シリサイドとしてコバルトシリサイドを形成
する。
【００３８】本発明の一実施の形態の半導体装置の概略
構成図を図１Ａに示す。この半導体装置は、半導体基体
に前述したＳｉＧｅ混晶層によるＨＢＴ（ヘテロ接合バ
イポーラトランジスタ）を形成した構成である。
構成図を図１Ａに示す。この半導体装置は、半導体基体
に前述したＳｉＧｅ混晶層によるＨＢＴ（ヘテロ接合バ
イポーラトランジスタ）を形成した構成である。
【００３９】図１Ａに示すように、例えば第１導電型、
例えばｐ型のシリコン基板２上に、第２導電型、例えば
ｎ型の半導体エピタキシャル層３を成長させて、これら
シリコン基板２及びシリコンエピタキシャル層３から半
導体基体１が構成されている。この半導体基体１の表面
には、例えば酸化シリコン膜から成る素子分離膜５が形
成され、この素子分離膜５の下に第１導電型例えばｐ+
の素子分離領域６が形成されている。そして、これら素
子分離膜５及び素子分離領域６により、バイポーラトラ
ンジスタの形成領域とその他の回路素子形成領域とが分
離されている。
例えばｐ型のシリコン基板２上に、第２導電型、例えば
ｎ型の半導体エピタキシャル層３を成長させて、これら
シリコン基板２及びシリコンエピタキシャル層３から半
導体基体１が構成されている。この半導体基体１の表面
には、例えば酸化シリコン膜から成る素子分離膜５が形
成され、この素子分離膜５の下に第１導電型例えばｐ+
の素子分離領域６が形成されている。そして、これら素
子分離膜５及び素子分離領域６により、バイポーラトラ
ンジスタの形成領域とその他の回路素子形成領域とが分
離されている。
【００４０】そして、半導体基体１のシリコン基板２か
らエピタキシャル層３に跨ってｎ+コレクタ埋め込み領
域４が形成され、このコレクタ埋め込み領域４に達する
ようにコレクタ電極取り出し領域７が形成されている。
らエピタキシャル層３に跨ってｎ+コレクタ埋め込み領
域４が形成され、このコレクタ埋め込み領域４に達する
ようにコレクタ電極取り出し領域７が形成されている。
【００４１】また、エピタキシャル層３によるｎ型コレ
クタ領域の表面上に、エピタキシャル成長によるシリコ
ン−ゲルマニウム混晶層９から成るベース領域（所謂エ
ピタキシャルベース領域）が形成されている。このエピ
タキシャルベース領域は、素子分離膜５上の酸化シリコ
ン膜８に形成された開口を通じて、半導体基体１の表面
に接している。エピタキシャルベース領域を構成するシ
リコン−ゲルマニウム混晶層９は、半導体基体１の表面
に接した部分が単結晶層となっており、酸化シリコン膜
８上の部分が多結晶層となっている。
クタ領域の表面上に、エピタキシャル成長によるシリコ
ン−ゲルマニウム混晶層９から成るベース領域（所謂エ
ピタキシャルベース領域）が形成されている。このエピ
タキシャルベース領域は、素子分離膜５上の酸化シリコ
ン膜８に形成された開口を通じて、半導体基体１の表面
に接している。エピタキシャルベース領域を構成するシ
リコン−ゲルマニウム混晶層９は、半導体基体１の表面
に接した部分が単結晶層となっており、酸化シリコン膜
８上の部分が多結晶層となっている。
【００４２】また、エピタキシャルベース領域上には酸
化シリコン膜１２が形成され、この酸化シリコン膜１２
に形成された開口を通じて、例えばｎ型不純物含有の多
結晶シリコン膜１４がエピタキシャルベース領域の表面
に接している。そして、エピタキシャルベース領域の表
面に、この多結晶シリコン膜１４からのｎ型不純物の拡
散によるエミッタ領域１５が形成されている。酸化シリ
コン膜１２及び多結晶シリコン膜１４は、図４の場合と
同様に、シリコン−ゲルマニウム混晶層９のうちの単結
晶層の領域の幅より狭い幅にパターニングされている。
化シリコン膜１２が形成され、この酸化シリコン膜１２
に形成された開口を通じて、例えばｎ型不純物含有の多
結晶シリコン膜１４がエピタキシャルベース領域の表面
に接している。そして、エピタキシャルベース領域の表
面に、この多結晶シリコン膜１４からのｎ型不純物の拡
散によるエミッタ領域１５が形成されている。酸化シリ
コン膜１２及び多結晶シリコン膜１４は、図４の場合と
同様に、シリコン−ゲルマニウム混晶層９のうちの単結
晶層の領域の幅より狭い幅にパターニングされている。
【００４３】尚、図中１３で示す領域は、エピタキシャ
ル層３によるｎ型コレクタ領域の表面にｎ型不純物が導
入されたｎ+ の領域を示す。
ル層３によるｎ型コレクタ領域の表面にｎ型不純物が導
入されたｎ+ の領域を示す。
【００４４】ここで、図１Ａのベース領域付近を模式的
に示した断面図を図１Ｂに示す。図１ＢにおいてＸ１で
示した部分は、多結晶ＳｉＧｅ混晶層が単結晶ＳｉＧｅ
混晶層側にせり出した部分を示している。
に示した断面図を図１Ｂに示す。図１ＢにおいてＸ１で
示した部分は、多結晶ＳｉＧｅ混晶層が単結晶ＳｉＧｅ
混晶層側にせり出した部分を示している。
【００４５】また、図１のベース領域付近を拡大した断
面図を図２に示す。本実施の形態では、図２に示すよう
に、酸化シリコン膜１２より外側のシリコン−ゲルマニ
ウム混晶層９上に多結晶シリコン膜１０が形成され、こ
の多結晶シリコン膜１０上にコバルトシリサイド１１を
形成している。
面図を図２に示す。本実施の形態では、図２に示すよう
に、酸化シリコン膜１２より外側のシリコン−ゲルマニ
ウム混晶層９上に多結晶シリコン膜１０が形成され、こ
の多結晶シリコン膜１０上にコバルトシリサイド１１を
形成している。
【００４６】即ち図４や図５のように、シリコンキャッ
プ層９Ｃ上に直接コバルトシリサイド１１を形成するの
ではなく、シリコンキャップ層９Ｃ上に多結晶シリコン
膜１０を介してコバルトシリサイド１１を形成してい
る。
プ層９Ｃ上に直接コバルトシリサイド１１を形成するの
ではなく、シリコンキャップ層９Ｃ上に多結晶シリコン
膜１０を介してコバルトシリサイド１１を形成してい
る。
【００４７】これにより、コバルトシリサイド１１によ
って、ベース引出し電極部を低抵抗化することができ
る。また、コバルトシリサイド１１を形成する際に、多
結晶シリコン膜１０によってブロックして、単結晶Ｓｉ
Ｇｅ混晶層のＳｉＧｅ層９Ｂの部分に影響が及ばないよ
うにすることができるため、前述したスパイク現象の発
生を防止することができる。さらに、エミッタ領域１５
からベース引出し電極部までの距離が短くなっていて、
酸化シリコン膜１２下の抵抗ＲBX1 を小さくすることが
できるため、エミッタからベースまでの抵抗ＲBXを小さ
くすることができる。
って、ベース引出し電極部を低抵抗化することができ
る。また、コバルトシリサイド１１を形成する際に、多
結晶シリコン膜１０によってブロックして、単結晶Ｓｉ
Ｇｅ混晶層のＳｉＧｅ層９Ｂの部分に影響が及ばないよ
うにすることができるため、前述したスパイク現象の発
生を防止することができる。さらに、エミッタ領域１５
からベース引出し電極部までの距離が短くなっていて、
酸化シリコン膜１２下の抵抗ＲBX1 を小さくすることが
できるため、エミッタからベースまでの抵抗ＲBXを小さ
くすることができる。
【００４８】そして、図１に示すように、ベース引出し
電極部の表面即ち多結晶シリコン膜１０とコバルトシリ
サイド１１上に接続してベース電極１８が形成され、エ
ミッタ領域１５上の多結晶シリコン膜１４上に接続して
エミッタ電極１７が形成され、コレクタ電極取り出し領
域７に接続してコレクタ電極１９が形成されている。こ
れらの電極１７，１８，１９は、いずれも表面を覆った
酸化シリコン膜１６に形成された開口を通じてＳｉＧｅ
ＨＢＴの各部に接続されている。このように半導体基体
１上にＳｉＧｅＨＢＴが形成されて半導体装置が構成さ
れている。
電極部の表面即ち多結晶シリコン膜１０とコバルトシリ
サイド１１上に接続してベース電極１８が形成され、エ
ミッタ領域１５上の多結晶シリコン膜１４上に接続して
エミッタ電極１７が形成され、コレクタ電極取り出し領
域７に接続してコレクタ電極１９が形成されている。こ
れらの電極１７，１８，１９は、いずれも表面を覆った
酸化シリコン膜１６に形成された開口を通じてＳｉＧｅ
ＨＢＴの各部に接続されている。このように半導体基体
１上にＳｉＧｅＨＢＴが形成されて半導体装置が構成さ
れている。
【００４９】上述の本実施の形態の半導体装置によれ
ば、シリコンキャップ層９Ｃ上に多結晶シリコン膜１０
を介してコバルトシリサイド１１を形成していることに
より、コバルトシリサイド１１によりベース引出し電極
部を低抵抗化することができると共に、多結晶シリコン
膜１０により単結晶ＳｉＧｅ混晶層のＳｉＧｅ層９Ｂの
部分に影響が及ばないようにしてスパイク現象の発生を
防止することができる。また、エミッタ領域１５からベ
ース引出し電極部までの距離を短くしていることによ
り、エミッタからベースまでの抵抗ＲBXを小さくするこ
とができる。
ば、シリコンキャップ層９Ｃ上に多結晶シリコン膜１０
を介してコバルトシリサイド１１を形成していることに
より、コバルトシリサイド１１によりベース引出し電極
部を低抵抗化することができると共に、多結晶シリコン
膜１０により単結晶ＳｉＧｅ混晶層のＳｉＧｅ層９Ｂの
部分に影響が及ばないようにしてスパイク現象の発生を
防止することができる。また、エミッタ領域１５からベ
ース引出し電極部までの距離を短くしていることによ
り、エミッタからベースまでの抵抗ＲBXを小さくするこ
とができる。
【００５０】従って、本実施の形態によれば、コバルト
シリサイドのスパイク現象の問題を回避することがで
き、ベース抵抗を低減することが可能であるため、優れ
た性能の半導体装置を製造することができる。
シリサイドのスパイク現象の問題を回避することがで
き、ベース抵抗を低減することが可能であるため、優れ
た性能の半導体装置を製造することができる。
【００５１】上述の本実施の形態の半導体装置は、次の
ようにして製造することができる。第１導電型、例えば
ｐ型の基板面方位が（１００）結晶面によるシリコン基
板２を用意する。次に、ＳｉＧｅＨＢＴのコレクタ領域
となる部分のシリコン基板２に、第２導電型、例えばｎ
+ のコレクタ埋め込み領域４を形成する。例えば、酸化
シリコン膜（図示せず）を熱酸化により形成して、Ｓｉ
ＧｅＨＢＴのコレクタ領域となる部分の酸化シリコン膜
を開口し、この開口を通じてシリコン基板２にＳｂ2 Ｏ
3による固体ソース拡散を行ってｎ+ のコレクタ埋め込
み領域４を形成する。
ようにして製造することができる。第１導電型、例えば
ｐ型の基板面方位が（１００）結晶面によるシリコン基
板２を用意する。次に、ＳｉＧｅＨＢＴのコレクタ領域
となる部分のシリコン基板２に、第２導電型、例えばｎ
+ のコレクタ埋め込み領域４を形成する。例えば、酸化
シリコン膜（図示せず）を熱酸化により形成して、Ｓｉ
ＧｅＨＢＴのコレクタ領域となる部分の酸化シリコン膜
を開口し、この開口を通じてシリコン基板２にＳｂ2 Ｏ
3による固体ソース拡散を行ってｎ+ のコレクタ埋め込
み領域４を形成する。
【００５２】次に、既存技術により、シリコン基板２上
に、第２導電型、例えばｎ型の例えば抵抗率１〜５Ωｃ
ｍで厚さ０．６〜２．０μｍの半導体エピタキシャル層
３を成長させて、これらシリコン基板２及びシリコン半
導体エピタキシャル層３から成る半導体基体１を形成す
る。
に、第２導電型、例えばｎ型の例えば抵抗率１〜５Ωｃ
ｍで厚さ０．６〜２．０μｍの半導体エピタキシャル層
３を成長させて、これらシリコン基板２及びシリコン半
導体エピタキシャル層３から成る半導体基体１を形成す
る。
【００５３】その後、ＬＯＣＯＳ（Local Oxidation of
Silicon）法により、例えば酸化シリコン膜から成る素
子分離膜５を形成する。即ちまず例えば半導体基体１の
表面を熱酸化して厚さ５０ｎｍの酸化シリコンによるパ
ッド層を形成し、この上にＣＶＤ法によって例えば厚さ
１００ｎｍの窒化シリコン（Ｓｉ3 Ｎ4 ）膜を成膜し、
この窒化シリコン膜に対してフォトリソグラフィによる
パターンエッチングを行って、素子分離膜５を形成する
部分に開口を有する耐酸化マスク層を形成する。その
後、１０００〜１０５０℃のスチーム酸化を行って、例
えば厚さ３００〜８００ｎｍの素子分離層５を形成す
る。
Silicon）法により、例えば酸化シリコン膜から成る素
子分離膜５を形成する。即ちまず例えば半導体基体１の
表面を熱酸化して厚さ５０ｎｍの酸化シリコンによるパ
ッド層を形成し、この上にＣＶＤ法によって例えば厚さ
１００ｎｍの窒化シリコン（Ｓｉ3 Ｎ4 ）膜を成膜し、
この窒化シリコン膜に対してフォトリソグラフィによる
パターンエッチングを行って、素子分離膜５を形成する
部分に開口を有する耐酸化マスク層を形成する。その
後、１０００〜１０５０℃のスチーム酸化を行って、例
えば厚さ３００〜８００ｎｍの素子分離層５を形成す
る。
【００５４】次に、耐酸化マスク層を除去した後、１０
０〜７２０ｋｅＶ、１×１０12〜５×１０13ｃｍ-2のド
ーズ量をもってボロン（Ｂ）のイオン注入を行って、素
子分離層５の下の互いに電気的に分離すべき部分間にｐ
型の素子分離領域６を形成する。
０〜７２０ｋｅＶ、１×１０12〜５×１０13ｃｍ-2のド
ーズ量をもってボロン（Ｂ）のイオン注入を行って、素
子分離層５の下の互いに電気的に分離すべき部分間にｐ
型の素子分離領域６を形成する。
【００５５】続いて、例えば１５０〜７２０ｋｅＶ、１
×１０12〜５×１０13ｃｍ-2のドーズ量をもってリン
（Ｐ）のイオン注入を行い、ｎ+ のコレクタ埋め込み領
域４と接続するコレクタ電極取り出し領域７を形成す
る。
×１０12〜５×１０13ｃｍ-2のドーズ量をもってリン
（Ｐ）のイオン注入を行い、ｎ+ のコレクタ埋め込み領
域４と接続するコレクタ電極取り出し領域７を形成す
る。
【００５６】次に、減圧ＣＶＤ法によりテトラエトキシ
シラン（ＴＥＯＳ）を用いて、表面に全面的に酸化シリ
コン膜８をおよそ１００ｎｍの厚さに形成する。その
後、８００〜９００℃の熱処理を行い、この酸化シリコ
ン膜８を緻密化させる。続いて、ベース領域の開口部に
合わせたレジストマスクを用いて、この酸化シリコン膜
８に対して、低ダメージエッチング、例えばドライエッ
チングとウエットエッチングとを行い、図１Ｂに示した
開口を形成する。
シラン（ＴＥＯＳ）を用いて、表面に全面的に酸化シリ
コン膜８をおよそ１００ｎｍの厚さに形成する。その
後、８００〜９００℃の熱処理を行い、この酸化シリコ
ン膜８を緻密化させる。続いて、ベース領域の開口部に
合わせたレジストマスクを用いて、この酸化シリコン膜
８に対して、低ダメージエッチング、例えばドライエッ
チングとウエットエッチングとを行い、図１Ｂに示した
開口を形成する。
【００５７】次に、エピタキシャル技術を用いて、少な
くともＳｉＧｅＨＢＴの形成領域に非選択的にＳｉＧｅ
混晶層９（９Ａ，９Ｂ，９Ｃ）を形成する。このＳｉＧ
ｅ混晶層９は、前述したように半導体基体１と接する部
分には単結晶ＳｉＧｅ混晶層が形成され、酸化シリコン
８上には多結晶ＳｉＧｅ混晶層が形成される。また、こ
のＳｉＧｅ混晶層９の形成には超高真空ＣＶＤ法や分子
線エピタキシー法及び減圧ＣＶＤ法（ＲＰＣＶＤ；redu
ced pressure chemical vapor deposition）のうちいず
れかの方法を用いる。
くともＳｉＧｅＨＢＴの形成領域に非選択的にＳｉＧｅ
混晶層９（９Ａ，９Ｂ，９Ｃ）を形成する。このＳｉＧ
ｅ混晶層９は、前述したように半導体基体１と接する部
分には単結晶ＳｉＧｅ混晶層が形成され、酸化シリコン
８上には多結晶ＳｉＧｅ混晶層が形成される。また、こ
のＳｉＧｅ混晶層９の形成には超高真空ＣＶＤ法や分子
線エピタキシー法及び減圧ＣＶＤ法（ＲＰＣＶＤ；redu
ced pressure chemical vapor deposition）のうちいず
れかの方法を用いる。
【００５８】ここで、このうち減圧ＣＶＤ法を用いてＳ
ｉＧｅ混晶層９を形成する手順について以下に述べる。
まず、半導体基体１の表面に付着している有機物を除去
するために、例えば所定の温度に加熱した硫酸と過酸化
水素水との混合液を用いて洗浄する。次に、半導体基体
１上のパーティクルを除去するために、例えば所定の温
度に加熱したアンモニアと過酸化水素水との混合液を用
いて洗浄する。さらに、半導体基体１表面の金属汚染物
及び自然酸化膜を除去するために、希フッ酸水溶液を用
いて洗浄する。尚、この希フッ酸水溶液による洗浄で
は、水素パッシベーション処理も行なわれ、半導体基体
１の露出した表面が水素でターミネートされる。続い
て、洗浄処理が施された半導体基体１を成膜装置に導入
し、真空排気機能を有するロードロックに搬入して、所
定時間真空排気を行う。次に、半導体基体１を大気に開
放せずにロードロックに接続された反応炉に搬入し、反
応炉に水素ガスを導入しながら約９００℃まで半導体基
体１を加熱して、約５分間の水素ベークを行う。さら
に、水素ガスを導入したままで、約７５０〜６５０℃の
温度まで降温した後、原料ガスであるモノシラン（Ｓｉ
Ｈ4 ）、ゲルマン（ＧｅＨ4 ）と、不純物ガスとしてジ
ボラン（Ｂ2 Ｈ2 ）を供給してエピタキシャル成長を行
う。このときの炉内の圧力は、１．３ｋＰａ〜１３．３
ｋＰａとする。
ｉＧｅ混晶層９を形成する手順について以下に述べる。
まず、半導体基体１の表面に付着している有機物を除去
するために、例えば所定の温度に加熱した硫酸と過酸化
水素水との混合液を用いて洗浄する。次に、半導体基体
１上のパーティクルを除去するために、例えば所定の温
度に加熱したアンモニアと過酸化水素水との混合液を用
いて洗浄する。さらに、半導体基体１表面の金属汚染物
及び自然酸化膜を除去するために、希フッ酸水溶液を用
いて洗浄する。尚、この希フッ酸水溶液による洗浄で
は、水素パッシベーション処理も行なわれ、半導体基体
１の露出した表面が水素でターミネートされる。続い
て、洗浄処理が施された半導体基体１を成膜装置に導入
し、真空排気機能を有するロードロックに搬入して、所
定時間真空排気を行う。次に、半導体基体１を大気に開
放せずにロードロックに接続された反応炉に搬入し、反
応炉に水素ガスを導入しながら約９００℃まで半導体基
体１を加熱して、約５分間の水素ベークを行う。さら
に、水素ガスを導入したままで、約７５０〜６５０℃の
温度まで降温した後、原料ガスであるモノシラン（Ｓｉ
Ｈ4 ）、ゲルマン（ＧｅＨ4 ）と、不純物ガスとしてジ
ボラン（Ｂ2 Ｈ2 ）を供給してエピタキシャル成長を行
う。このときの炉内の圧力は、１．３ｋＰａ〜１３．３
ｋＰａとする。
【００５９】そして、エピタキシャル成長によるＳｉＧ
ｅ混晶層９の形成は、具体的には例えばシリコンのバッ
ファ層９Ａを厚さ５〜２０ｎｍ形成した後、ゲルマニウ
ム濃度を１５原子％としたＳｉＧｅ層９Ｂを厚さ２０〜
４０ｎｍ形成し、その後シリコンキャップ層９Ｃを厚さ
２０〜４０ｎｍ形成する。また、この成長の際に、必要
に応じて、シリコンゲルマニウム混晶層９（９Ａ，９
Ｂ，９Ｃ）のうち所望の部分に対して、例えばボロン濃
度５×１０18〜３×１０19ｃｍ-3となるように不純物を
ドーピングする。
ｅ混晶層９の形成は、具体的には例えばシリコンのバッ
ファ層９Ａを厚さ５〜２０ｎｍ形成した後、ゲルマニウ
ム濃度を１５原子％としたＳｉＧｅ層９Ｂを厚さ２０〜
４０ｎｍ形成し、その後シリコンキャップ層９Ｃを厚さ
２０〜４０ｎｍ形成する。また、この成長の際に、必要
に応じて、シリコンゲルマニウム混晶層９（９Ａ，９
Ｂ，９Ｃ）のうち所望の部分に対して、例えばボロン濃
度５×１０18〜３×１０19ｃｍ-3となるように不純物を
ドーピングする。
【００６０】次に、図２及び図３を用いて、ベース引出
し電極部のコバルトシリサイドの形成方法を詳細に説明
する。まず、上述したようにＳｉＧｅ混晶層９を形成し
た後、ベース引出し電極部となる部分以外の多結晶Ｓｉ
Ｇｅ混晶層９をドライエッチングを用いて除去する。次
に、減圧ＣＶＤ法にてテトラエトキシシラン（ＴＥＯ
Ｓ）を用いて、減圧ＣＶＤ法により、酸化シリコン膜２
０をおよそ１００ｎｍの厚さに全面的に形成する。続い
て、酸化シリコン膜２０上に、図２に示すエミッタ形成
部の酸化シリコン膜１２のやや外側の部分まで掛かるよ
うなパターンのレジストマスク２１を形成する。そし
て、このレジストマスク２１を用いて、エミッタ形成部
をカバーするように酸化シリコン膜２０をドライエッチ
ングを用いてパターニングする。その後、同じレジスト
マスク２１を利用して、ＳｉＧｅ混晶層９の多結晶層の
部分に、例えば１０〜５０ｋｅＶ、１×１０14〜１×１
０15ｃｍ-2のドーズ量をもってホウ素（Ｂ）をイオン注
入する（以上図３Ａ参照）。
し電極部のコバルトシリサイドの形成方法を詳細に説明
する。まず、上述したようにＳｉＧｅ混晶層９を形成し
た後、ベース引出し電極部となる部分以外の多結晶Ｓｉ
Ｇｅ混晶層９をドライエッチングを用いて除去する。次
に、減圧ＣＶＤ法にてテトラエトキシシラン（ＴＥＯ
Ｓ）を用いて、減圧ＣＶＤ法により、酸化シリコン膜２
０をおよそ１００ｎｍの厚さに全面的に形成する。続い
て、酸化シリコン膜２０上に、図２に示すエミッタ形成
部の酸化シリコン膜１２のやや外側の部分まで掛かるよ
うなパターンのレジストマスク２１を形成する。そし
て、このレジストマスク２１を用いて、エミッタ形成部
をカバーするように酸化シリコン膜２０をドライエッチ
ングを用いてパターニングする。その後、同じレジスト
マスク２１を利用して、ＳｉＧｅ混晶層９の多結晶層の
部分に、例えば１０〜５０ｋｅＶ、１×１０14〜１×１
０15ｃｍ-2のドーズ量をもってホウ素（Ｂ）をイオン注
入する（以上図３Ａ参照）。
【００６１】次に、レジストマスク２１を既存技術によ
り除去した後、減圧ＣＶＤ法にて、例えば厚さ５０〜１
００ｎｍの多結晶シリコン膜１０を形成する。その後、
この多結晶シリコン膜１０に、例えば１０〜５０ｋｅ
Ｖ、１×１０14〜１×１０15ｃｍ-2のドーズ量をもって
ホウ素（Ｂ）をイオン注入する（以上図３Ｂ参照）。
り除去した後、減圧ＣＶＤ法にて、例えば厚さ５０〜１
００ｎｍの多結晶シリコン膜１０を形成する。その後、
この多結晶シリコン膜１０に、例えば１０〜５０ｋｅ
Ｖ、１×１０14〜１×１０15ｃｍ-2のドーズ量をもって
ホウ素（Ｂ）をイオン注入する（以上図３Ｂ参照）。
【００６２】次に、フォトリソグラフィとドライエッチ
ングを用いて、酸化シリコン膜２０及びその上の多結晶
シリコン膜１０と、混晶層９より外側にある多結晶シリ
コン膜１０とを除去する。その後、テトラエトキシシラ
ン（ＴＥＯＳ）を用いて、減圧ＣＶＤ法により、酸化シ
リコン膜１２をおよそ１００ｎｍの厚さに全面的に形成
する。さらに、エミッタ領域となる部分の酸化シリコン
膜１２に対して、フォトリソグラフィとドライエッチン
グによりパターンエッチングを行い開口し、エッチング
マスクとしたレジストを除去する（以上図３Ｃ参照）。
ングを用いて、酸化シリコン膜２０及びその上の多結晶
シリコン膜１０と、混晶層９より外側にある多結晶シリ
コン膜１０とを除去する。その後、テトラエトキシシラ
ン（ＴＥＯＳ）を用いて、減圧ＣＶＤ法により、酸化シ
リコン膜１２をおよそ１００ｎｍの厚さに全面的に形成
する。さらに、エミッタ領域となる部分の酸化シリコン
膜１２に対して、フォトリソグラフィとドライエッチン
グによりパターンエッチングを行い開口し、エッチング
マスクとしたレジストを除去する（以上図３Ｃ参照）。
【００６３】この後、開口部を通して、半導体基体１の
表面に対して、例えば１００〜３６０ｋｅＶ、１×１０
12〜５×１０12ｃｍ-2のドーズ量をもってリン（Ｐ）を
イオン注入し、図１の１３に示す領域を形成する。
表面に対して、例えば１００〜３６０ｋｅＶ、１×１０
12〜５×１０12ｃｍ-2のドーズ量をもってリン（Ｐ）を
イオン注入し、図１の１３に示す領域を形成する。
【００６４】次に、減圧ＣＶＤ法により、例えば厚さ１
００〜１５０ｎｍの多結晶シリコン膜１４を全面的に形
成する。その後、この多結晶シリコン膜１４に対して、
ｎ型の不純物、例えば砒素（Ａｓ）を３０〜７０ｋｅＶ
で、１×１０15〜１×１０16ｃｍ-2のドーズ量にてイオ
ン注入する。次に、多結晶シリコン膜１４上に、テトラ
エトキシシラン（ＴＥＯＳ）を用いて、減圧ＣＶＤ法に
より、例えば厚さ１００〜２００ｎｍの酸化シリコン膜
２２を全面的に形成する。
００〜１５０ｎｍの多結晶シリコン膜１４を全面的に形
成する。その後、この多結晶シリコン膜１４に対して、
ｎ型の不純物、例えば砒素（Ａｓ）を３０〜７０ｋｅＶ
で、１×１０15〜１×１０16ｃｍ-2のドーズ量にてイオ
ン注入する。次に、多結晶シリコン膜１４上に、テトラ
エトキシシラン（ＴＥＯＳ）を用いて、減圧ＣＶＤ法に
より、例えば厚さ１００〜２００ｎｍの酸化シリコン膜
２２を全面的に形成する。
【００６５】続いて、１０００〜１１００℃、５〜３０
秒間のアニールを行うことにより、多結晶シリコン膜１
４中の砒素（Ａｓ）を拡散させて、ＳｉＧｅ混晶層９中
の単結晶層の部分にエミッタ領域１５を形成する（以上
図３Ｄ参照）。
秒間のアニールを行うことにより、多結晶シリコン膜１
４中の砒素（Ａｓ）を拡散させて、ＳｉＧｅ混晶層９中
の単結晶層の部分にエミッタ領域１５を形成する（以上
図３Ｄ参照）。
【００６６】次に、フォトグラフィとドライエッチング
により、酸化シリコン膜２２・多結晶シリコン膜１４・
酸化シリコン膜１２に対してパターンエッチングを行っ
て、ベース引出し電極部となる多結晶ＳｉＧｅ混晶層９
上の多結晶シリコン膜１０を露出させた後、エッチング
マスクとしたレジストを除去する。
により、酸化シリコン膜２２・多結晶シリコン膜１４・
酸化シリコン膜１２に対してパターンエッチングを行っ
て、ベース引出し電極部となる多結晶ＳｉＧｅ混晶層９
上の多結晶シリコン膜１０を露出させた後、エッチング
マスクとしたレジストを除去する。
【００６７】次に、希フッ酸（Dilute HF ）により、多
結晶シリコン膜１０の表面の自然酸化膜を除去する。そ
の後、スパッタ法により、コバルトＣｏと窒化チタンＴ
ｉＮを形成する。このとき、コバルトＣｏはおよそ１０
ｎｍの厚さ、窒化チタンは３０ｎｍの厚さに形成する。
続いて、多結晶シリコン膜１０以外の酸化シリコン膜に
付着した未反応のコバルトと窒化チタンを除去する。こ
の未反応物の除去は、まず硫酸と過酸化水素水との混合
液を用いて窒化チタンを除去した後、アンモニアと過酸
化水素水との混合液を用いてコバルトを除去する。その
後、再度熱処理を行い、コバルトシリサイド層（ＣｏＳ
ｉ2 ）１１を形成する（以上図３Ｅ参照）。
結晶シリコン膜１０の表面の自然酸化膜を除去する。そ
の後、スパッタ法により、コバルトＣｏと窒化チタンＴ
ｉＮを形成する。このとき、コバルトＣｏはおよそ１０
ｎｍの厚さ、窒化チタンは３０ｎｍの厚さに形成する。
続いて、多結晶シリコン膜１０以外の酸化シリコン膜に
付着した未反応のコバルトと窒化チタンを除去する。こ
の未反応物の除去は、まず硫酸と過酸化水素水との混合
液を用いて窒化チタンを除去した後、アンモニアと過酸
化水素水との混合液を用いてコバルトを除去する。その
後、再度熱処理を行い、コバルトシリサイド層（ＣｏＳ
ｉ2 ）１１を形成する（以上図３Ｅ参照）。
【００６８】その後は、テトラエトキシシラン（ＴＥＯ
Ｓ）を用いて、減圧ＣＶＤ法により、全面的に図１Ａに
示す酸化シリコン膜１６を形成した後、この酸化シリコ
ン膜１６に形成された開口部にエミッタ電極１７、ベー
ス電極１８、コレクタ電極１９となる金属電極を形成す
る。これにより、図１Ａに示す半導体装置を製造するこ
とができる。
Ｓ）を用いて、減圧ＣＶＤ法により、全面的に図１Ａに
示す酸化シリコン膜１６を形成した後、この酸化シリコ
ン膜１６に形成された開口部にエミッタ電極１７、ベー
ス電極１８、コレクタ電極１９となる金属電極を形成す
る。これにより、図１Ａに示す半導体装置を製造するこ
とができる。
【００６９】ここで、上述の本実施の形態に基づいて作
製したＳｉＧｅＨＢＴの深さ方向の不純物プロファイル
を図６に示す。図６より、ベース抵抗の低減が可能とな
り、優れた性能の半導体装置を製造することができるこ
とがわかる。
製したＳｉＧｅＨＢＴの深さ方向の不純物プロファイル
を図６に示す。図６より、ベース抵抗の低減が可能とな
り、優れた性能の半導体装置を製造することができるこ
とがわかる。
【００７０】尚、上述した実施の形態では、ベース領域
にＳｉＧｅ混晶層９をエピタキシャル成長させた構成で
あったが、混晶層の構成をその他の構成としてもよい。
混晶層をシリコン−ゲルマニウムとカーボン（Ｓｉ
1-x-y Ｇｅx Ｃｙ、略してＳｉＧｅＣ）により構成して
もよい。尚、この場合も混晶層にベース部に必要な不純
物（例えばボロン等）を含む構成とする。
にＳｉＧｅ混晶層９をエピタキシャル成長させた構成で
あったが、混晶層の構成をその他の構成としてもよい。
混晶層をシリコン−ゲルマニウムとカーボン（Ｓｉ
1-x-y Ｇｅx Ｃｙ、略してＳｉＧｅＣ）により構成して
もよい。尚、この場合も混晶層にベース部に必要な不純
物（例えばボロン等）を含む構成とする。
【００７１】また、混晶層は、上述の３層構造９Ａ，９
Ｂ，９Ｃには限定されず、例えばシリコン−ゲルマニウ
ム層とシリコン層との２層構造であってもよい。
Ｂ，９Ｃには限定されず、例えばシリコン−ゲルマニウ
ム層とシリコン層との２層構造であってもよい。
【００７２】本発明において、シリコン混晶層は、少な
くともシリコン層と、シリコン及び第IV族元素（カーボ
ン、ゲルマニウム他）を有する層とから構成する。
くともシリコン層と、シリコン及び第IV族元素（カーボ
ン、ゲルマニウム他）を有する層とから構成する。
【００７３】また、ベース引出し電極部の表面には、上
述のコバルトシリサイド１１に限らず、他のシリサイド
膜（例えばチタンシリサイド等）を形成して同様に低抵
抗化を図ることも可能である。
述のコバルトシリサイド１１に限らず、他のシリサイド
膜（例えばチタンシリサイド等）を形成して同様に低抵
抗化を図ることも可能である。
【００７４】本発明は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。
【００７５】
【発明の効果】上述の本発明によれば、シリサイドを形
成する際のスパイク現象を回避することができると共
に、ベース抵抗を低減することができることにより、高
速動作が可能であり高性能のバイポーラトランジスタを
有する半導体装置を実現することができる。
成する際のスパイク現象を回避することができると共
に、ベース抵抗を低減することができることにより、高
速動作が可能であり高性能のバイポーラトランジスタを
有する半導体装置を実現することができる。
【図１】Ａ 本発明の一実施の形態の半導体装置の概略
構成図（断面図）である。 Ｂ 図１Ａのベース領域付近を模式的に示した断面図で
ある。
構成図（断面図）である。 Ｂ 図１Ａのベース領域付近を模式的に示した断面図で
ある。
【図２】図１Ａのベース領域付近を拡大した断面図であ
る。
る。
【図３】Ａ〜Ｅ 図１Ａの半導体装置の製造工程を示す
工程図である。
工程図である。
【図４】従来のＳｉＧｅＨＢＴのベース領域付近の拡大
断面図である。
断面図である。
【図５】図４より酸化シリコン膜のパターンを広くした
構成の拡大断面図である。
構成の拡大断面図である。
【図６】図１Ａの半導体装置におけるＳｉＧｅＨＢＴの
深さ方向の不純物プロファイルを示す図である。
深さ方向の不純物プロファイルを示す図である。
１ 半導体基体、２ シリコン基板、３ 半導体エピタ
キシャル層、４ コレクタ埋め込み領域、５ 素子分離
膜、６ 素子分離領域、８，１２，１６ 酸化シリコン
膜、９ （シリコン−ゲルマニウム）混晶層、９Ａ
（シリコン）バッファ層、９Ｂ ＳｉＧｅ層、９Ｃ
（シリコン）キャップ層、１０，１４ 多結晶シリコン
膜、１１ コバルトシリサイド
キシャル層、４ コレクタ埋め込み領域、５ 素子分離
膜、６ 素子分離領域、８，１２，１６ 酸化シリコン
膜、９ （シリコン−ゲルマニウム）混晶層、９Ａ
（シリコン）バッファ層、９Ｂ ＳｉＧｅ層、９Ｃ
（シリコン）キャップ層、１０，１４ 多結晶シリコン
膜、１１ コバルトシリサイド
Claims (8)
- 【請求項１】 半導体基体上に、エピタキシャル層から
成るベース領域を有するバイポーラトランジスタが形成
されて成る半導体装置であって、 シリコン層とシリコン及び他の第IV族元素を有する層に
より成るシリコン混晶層によって、上記エピタキシャル
層から成るベース領域が形成され、 上記シリコン混晶層から成る上記ベース領域のうち、ベ
ース引出し電極部となる部分の上に、多結晶シリコン膜
を介してシリサイドが形成されて成ることを特徴とする
半導体装置。 - 【請求項２】 上記シリコン混晶層は、上記第IV族元素
としてゲルマニウムを用いて成ることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 上記シリコン混晶層を、上記第IV族元素
としてゲルマニウム及びカーボンを用いて成ることを特
徴とする請求項１に記載の半導体装置。 - 【請求項４】 上記シリサイドとしてコバルトシリサイ
ドを用いて成ることを特徴とする請求項１に記載の半導
体装置。 - 【請求項５】 半導体基体上に、エピタキシャル層から
成るベース領域を有するバイポーラトランジスタが形成
されて成る半導体装置を製造する方法であって、 上記半導体基体上に絶縁膜を形成し、該絶縁膜の上記バ
イポーラトランジスタの形成領域に開口を形成する工程
と、 上記開口を含むように、シリコン層とシリコン及び他の
第IV族元素を有する層より成るシリコン混晶層をエピタ
キシャル成長により形成する工程と、 上記シリコン混晶層から成る上記ベース領域のうち、ベ
ース引出し電極部となる部分の上に、多結晶シリコン膜
を形成する工程と、 上記多結晶シリコン膜の表面にシリサイドを形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項６】 上記シリコン混晶層の上記第IV族元素と
してゲルマニウムを用いることを特徴とする請求項５に
記載の半導体装置の製造方法。 - 【請求項７】 上記シリコン混晶層の上記第IV族元素と
してゲルマニウム及びカーボンを用いることを特徴とす
る請求項５に記載の半導体装置の製造方法。 - 【請求項８】 上記シリサイドとしてコバルトシリサイ
ドを形成することを特徴とする請求項５に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001346415A JP3968500B2 (ja) | 2001-11-12 | 2001-11-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001346415A JP3968500B2 (ja) | 2001-11-12 | 2001-11-12 | 半導体装置及びその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007033639A Division JP4752784B2 (ja) | 2007-02-14 | 2007-02-14 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003151985A true JP2003151985A (ja) | 2003-05-23 |
| JP3968500B2 JP3968500B2 (ja) | 2007-08-29 |
Family
ID=19159596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001346415A Expired - Fee Related JP3968500B2 (ja) | 2001-11-12 | 2001-11-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3968500B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356254A (ja) * | 2003-05-28 | 2004-12-16 | Sony Corp | 半導体装置、及び同半導体装置の製造方法 |
| US7042293B2 (en) | 2003-07-04 | 2006-05-09 | Mitsubishi Heavy Industries, Ltd. | DC/DC converter using bipolar transistor, method of manufacturing the same and DC power supply module using the same |
| JP2007158375A (ja) * | 2007-02-14 | 2007-06-21 | Sony Corp | 半導体装置及びその製造方法 |
| JP2008112939A (ja) * | 2006-10-31 | 2008-05-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
2001
- 2001-11-12 JP JP2001346415A patent/JP3968500B2/ja not_active Expired - Fee Related
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| JP2008112939A (ja) * | 2006-10-31 | 2008-05-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2007158375A (ja) * | 2007-02-14 | 2007-06-21 | Sony Corp | 半導体装置及びその製造方法 |
| JP4752784B2 (ja) * | 2007-02-14 | 2011-08-17 | ソニー株式会社 | 半導体装置及びその製造方法 |
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|---|---|
| JP3968500B2 (ja) | 2007-08-29 |
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