JPH088270A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】
【目的】 ベース抵抗の低減化。コレクタ領域表面をエ
ッチングによって露出させることないようにして特性劣
化の防止を図る。 【構成】 コレクタ領域となるｎ型エピタキシャル層４
を有する半導体基板上に酸化膜６を形成し、その上にベ
ース電極用ポリシリコン層８、窒化膜１０を形成する。
窒化膜をマスクに酸化膜６をエッチングして開口１０１
を形成する。開口内にｐ型の半導体層（１１、１３、１
４）を選択成長させ、熱処理により８からボロンを拡散
させて半導体層１３、１４を低抵抗化する。真性ベース
となるｐ-ＳｉＧｅ層１５、ｐ+ ＳｉＧｅ層１６を形成
する（ａ）。イオン注入により埋込みコレクタ領域１７
を形成する（ｂ）。側壁膜１８を形成した後、エミッタ
領域１９、エミッタ電極用ポリシリコン層２０を選択的
に成長させる（ｃ）。
ッチングによって露出させることないようにして特性劣
化の防止を図る。 【構成】 コレクタ領域となるｎ型エピタキシャル層４
を有する半導体基板上に酸化膜６を形成し、その上にベ
ース電極用ポリシリコン層８、窒化膜１０を形成する。
窒化膜をマスクに酸化膜６をエッチングして開口１０１
を形成する。開口内にｐ型の半導体層（１１、１３、１
４）を選択成長させ、熱処理により８からボロンを拡散
させて半導体層１３、１４を低抵抗化する。真性ベース
となるｐ-ＳｉＧｅ層１５、ｐ+ ＳｉＧｅ層１６を形成
する（ａ）。イオン注入により埋込みコレクタ領域１７
を形成する（ｂ）。側壁膜１８を形成した後、エミッタ
領域１９、エミッタ電極用ポリシリコン層２０を選択的
に成長させる（ｃ）。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に自己整合型バイポーラトランジス
タを含む半導体装置およびその製造方法に関するもので
ある。
製造方法に関し、特に自己整合型バイポーラトランジス
タを含む半導体装置およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】バイポーラトランジスタの高周波特性を
向上させるには、ベース層の薄膜化が必要である。ベー
ス層をイオン注入法で形成した場合、チャネリングの問
題、低エネルギー化によるばらつきの問題、注入イオン
によるダメージの問題などがあり、ベースの薄膜化には
限界がある。そこで、従来のイオン注入法によるベース
構造に代わるものとして、エピタキシャル成長によるベ
ース層を有する自己整合型のバイポーラトランジスタが
製作されるようになってきている。エピタキシャル法を
用いた場合、厚さおよび不純物濃度を精度よくコントロ
ールすることができるため極めて薄く、最適な不純物濃
度のベース層を形成することができる。
向上させるには、ベース層の薄膜化が必要である。ベー
ス層をイオン注入法で形成した場合、チャネリングの問
題、低エネルギー化によるばらつきの問題、注入イオン
によるダメージの問題などがあり、ベースの薄膜化には
限界がある。そこで、従来のイオン注入法によるベース
構造に代わるものとして、エピタキシャル成長によるベ
ース層を有する自己整合型のバイポーラトランジスタが
製作されるようになってきている。エピタキシャル法を
用いた場合、厚さおよび不純物濃度を精度よくコントロ
ールすることができるため極めて薄く、最適な不純物濃
度のベース層を形成することができる。
【０００３】図９は、本発明者等により、特開平４−３
３０７３０号公報において提案された、この種の自己整
合型バイポーラトランジスタの断面図である。同図に示
されるように、比抵抗が１０乃至１５Ω・ｃｍであるｐ
型シリコン基板１の表面領域内にはヒ素（Ａｓ）が高濃
度に導入されたｎ+ 型埋め込み層２が選択的に形成され
ており、その上には、ｎ型不純物が５×１０15ｃｍ-3程
度の濃度に導入されたｎ- 型エピタキシャル層４が１．
０μｍの膜厚に形成されている。ｎ- 型エピタキシャル
層４は、周知の選択酸化技術によりシリコン基板１に達
するように形成されたロコス酸化膜５によって複数の島
領域に分離されている。図面では、１つのｎ型埋め込み
領域２に対応する１つの島領域のみが示されている。こ
の島領域は、埋め込み領域２に達するロコス酸化膜５ａ
によって２つの部分に分離されている。そのうち左側の
部分はコレクタ領域として機能し、右側の部分はその後
のリン拡散によってｎ+ 型のコレクタ引き出し領域７に
なされている。
３０７３０号公報において提案された、この種の自己整
合型バイポーラトランジスタの断面図である。同図に示
されるように、比抵抗が１０乃至１５Ω・ｃｍであるｐ
型シリコン基板１の表面領域内にはヒ素（Ａｓ）が高濃
度に導入されたｎ+ 型埋め込み層２が選択的に形成され
ており、その上には、ｎ型不純物が５×１０15ｃｍ-3程
度の濃度に導入されたｎ- 型エピタキシャル層４が１．
０μｍの膜厚に形成されている。ｎ- 型エピタキシャル
層４は、周知の選択酸化技術によりシリコン基板１に達
するように形成されたロコス酸化膜５によって複数の島
領域に分離されている。図面では、１つのｎ型埋め込み
領域２に対応する１つの島領域のみが示されている。こ
の島領域は、埋め込み領域２に達するロコス酸化膜５ａ
によって２つの部分に分離されている。そのうち左側の
部分はコレクタ領域として機能し、右側の部分はその後
のリン拡散によってｎ+ 型のコレクタ引き出し領域７に
なされている。
【０００４】この半導体基板は、シリコン窒化膜６ａで
覆われており、このシリコン窒化膜６ａには、ベース形
成のためにコレクタ領域（エピタキシャル層４）の一部
を露出させたベース開口１０１とコレクタ引き出し領域
７の表面を露出させたコレクタコンタクト開口１０２と
が形成されている。好ましくはシリコン窒化膜６ａの下
に薄いシリコン酸化膜が設けられる。
覆われており、このシリコン窒化膜６ａには、ベース形
成のためにコレクタ領域（エピタキシャル層４）の一部
を露出させたベース開口１０１とコレクタ引き出し領域
７の表面を露出させたコレクタコンタクト開口１０２と
が形成されている。好ましくはシリコン窒化膜６ａの下
に薄いシリコン酸化膜が設けられる。
【０００５】シリコン窒化膜６ａ上にはｐ型のベース電
極用ポリシリコン層８とｎ型のコレクタ電極用ポリシリ
コン層９とが選択的に形成されている。ポリシリコン層
８は、ベース開口１０１のエッジから開口内に水平方向
に張り出している。その張り出し部分の下面からコレク
タ領域であるエピタキシャル層４に向ってｐ+ 型ポリシ
リコン層３７が形成され、一方、エピタキシャル層４の
露出した部分には、エピタキシャル成長によるｐ型ベー
ス領域３８が形成されており、これらｐ+ 型ポリシリコ
ン層３７とベース領域３８とは接触している。開口部１
０２側に形成されたｎ型のコレクタ電極用ポリシリコン
層９は、コレクタ引き出し領域７と接触している。
極用ポリシリコン層８とｎ型のコレクタ電極用ポリシリ
コン層９とが選択的に形成されている。ポリシリコン層
８は、ベース開口１０１のエッジから開口内に水平方向
に張り出している。その張り出し部分の下面からコレク
タ領域であるエピタキシャル層４に向ってｐ+ 型ポリシ
リコン層３７が形成され、一方、エピタキシャル層４の
露出した部分には、エピタキシャル成長によるｐ型ベー
ス領域３８が形成されており、これらｐ+ 型ポリシリコ
ン層３７とベース領域３８とは接触している。開口部１
０２側に形成されたｎ型のコレクタ電極用ポリシリコン
層９は、コレクタ引き出し領域７と接触している。
【０００６】ポリシリコン層８の表面と側面は、エミッ
タ形成領域上にエミッタ開口を有するシリコン酸化膜１
０ａによって覆われ、このエミッタ開口において、ポリ
シリコン層３７の側面とシリコン酸化膜１０ａの側面お
よびその底面は側壁膜であるシリコン酸化膜１８によっ
て覆われている。ベース領域３８のエミッタ開口によっ
て露出された部分には、ｎ型の単結晶エミッタ領域１９
が形成されている。ポリシリコン層８、９および単結晶
エミッタ領域１９上には、Ａｌ電極２１が形成されて
る。
タ形成領域上にエミッタ開口を有するシリコン酸化膜１
０ａによって覆われ、このエミッタ開口において、ポリ
シリコン層３７の側面とシリコン酸化膜１０ａの側面お
よびその底面は側壁膜であるシリコン酸化膜１８によっ
て覆われている。ベース領域３８のエミッタ開口によっ
て露出された部分には、ｎ型の単結晶エミッタ領域１９
が形成されている。ポリシリコン層８、９および単結晶
エミッタ領域１９上には、Ａｌ電極２１が形成されて
る。
【０００７】このようにベース領域がエピタキシャル法
により形成されたバイポーラトランジスタでは、イオン
注入法等の不純物導入法によって形成されたものと比較
してベース幅（ベース領域の厚さ）を薄くかつその不純
物濃度・プロファイルを正確に形成することができる。
しかし、図９の従来例では、ベース領域とベース電極用
ポリシリコン層とを接続するポリシリコン層３７がベー
ス領域と同時に形成される半導体層であるため、このポ
リシリコン層３７をベース電極用ポリシリコン層８から
の不純物拡散によって低抵抗化する際にベース領域の不
純物プロファイルや接合位置を崩してしまう恐れがあ
る。そこで、本発明者は、特願平４−３４１４２１号に
おいて、ベース領域形成前にベース領域とベース電極用
ポリシリコン層とを接続するベースリンク領域を形成す
る手法を提案した。
により形成されたバイポーラトランジスタでは、イオン
注入法等の不純物導入法によって形成されたものと比較
してベース幅（ベース領域の厚さ）を薄くかつその不純
物濃度・プロファイルを正確に形成することができる。
しかし、図９の従来例では、ベース領域とベース電極用
ポリシリコン層とを接続するポリシリコン層３７がベー
ス領域と同時に形成される半導体層であるため、このポ
リシリコン層３７をベース電極用ポリシリコン層８から
の不純物拡散によって低抵抗化する際にベース領域の不
純物プロファイルや接合位置を崩してしまう恐れがあ
る。そこで、本発明者は、特願平４−３４１４２１号に
おいて、ベース領域形成前にベース領域とベース電極用
ポリシリコン層とを接続するベースリンク領域を形成す
る手法を提案した。
【０００８】図１０は、同出願において提案された半導
体装置の断面図である。同図において、図９の部分と共
通する部分には同一の番号を付せられているので重複す
る説明は省略するが、図１０の例では、ベース領域の形
成に先だってシリコン酸化膜６に形成されたベース開口
１０１を埋め込むように低抵抗のｐ+ 型ポリシリコン層
３９およびｐ+ 型単結晶シリコン層４０を形成し、エミ
ッタ開口部のｐ+ 型単結晶シリコン層４０をエッチング
除去した後、その除去した跡にｐ型単結晶シリコン層を
成長させてｐ型ベース領域４１としている。
体装置の断面図である。同図において、図９の部分と共
通する部分には同一の番号を付せられているので重複す
る説明は省略するが、図１０の例では、ベース領域の形
成に先だってシリコン酸化膜６に形成されたベース開口
１０１を埋め込むように低抵抗のｐ+ 型ポリシリコン層
３９およびｐ+ 型単結晶シリコン層４０を形成し、エミ
ッタ開口部のｐ+ 型単結晶シリコン層４０をエッチング
除去した後、その除去した跡にｐ型単結晶シリコン層を
成長させてｐ型ベース領域４１としている。
【０００９】図１０に示した先行技術によれば、真性ベ
ース（４１）とベース電極用ポリシリコン層８との間を
接続する導体（３９、４０）を真性ベースとは別に真性
ベースの形成に先だって形成しているため、十分に不純
物濃度の高い領域として形成することができまた十分な
熱処理によってベース電極用ポリシリコン層からの不純
物拡散を行うことができ、低抵抗の接続体とすることが
できる。
ース（４１）とベース電極用ポリシリコン層８との間を
接続する導体（３９、４０）を真性ベースとは別に真性
ベースの形成に先だって形成しているため、十分に不純
物濃度の高い領域として形成することができまた十分な
熱処理によってベース電極用ポリシリコン層からの不純
物拡散を行うことができ、低抵抗の接続体とすることが
できる。
【００１０】
【発明が解決しようとする課題】図１０に示した先行技
術によれば、図９に示した従来例の問題点を解決するこ
とができるが、反面、エッチングによりコレクタ表面を
露出させるものであるため以下の問題を有していた。第
１に、このｐ+ 型単結晶シリコン層４０のエッチングバ
ラツキによりトランジスタ特性にバラツキが生じやすい
という欠点があった。この問題に関連して、最近ではト
ランジスタ特性向上のために、ベース領域をＳｉＧｅで
構成するヘテロ接合構造が採用されることが多くなって
きているが、この場合特にエッチング残りが生じると、
寄生障壁の問題（ヘテロ接合位置とは異なる位置にｐｎ
接合が形成されることによる問題）が発生し、正常なト
ランジスタ動作が阻害されることになる。
術によれば、図９に示した従来例の問題点を解決するこ
とができるが、反面、エッチングによりコレクタ表面を
露出させるものであるため以下の問題を有していた。第
１に、このｐ+ 型単結晶シリコン層４０のエッチングバ
ラツキによりトランジスタ特性にバラツキが生じやすい
という欠点があった。この問題に関連して、最近ではト
ランジスタ特性向上のために、ベース領域をＳｉＧｅで
構成するヘテロ接合構造が採用されることが多くなって
きているが、この場合特にエッチング残りが生じると、
寄生障壁の問題（ヘテロ接合位置とは異なる位置にｐｎ
接合が形成されることによる問題）が発生し、正常なト
ランジスタ動作が阻害されることになる。
【００１１】第２に、このエッチング時にシリコン層表
面にダメージを与えてしまい、以降のエピタキシャル成
長が正常に行われなくなり、リーク電流の増大を招く等
特性劣化が著しくなる。表面を酸化しこれをウエット法
によりエッチングすることによりダメージ層を除去する
こともできるが、この場合、シリコン／酸化膜界面付近
のシリコン中の不純物濃度が低下するという新たな問題
が発生する。
面にダメージを与えてしまい、以降のエピタキシャル成
長が正常に行われなくなり、リーク電流の増大を招く等
特性劣化が著しくなる。表面を酸化しこれをウエット法
によりエッチングすることによりダメージ層を除去する
こともできるが、この場合、シリコン／酸化膜界面付近
のシリコン中の不純物濃度が低下するという新たな問題
が発生する。
【００１２】本願発明は、この点に鑑みてなされたもの
であって、その目的とするところは、第１に、ベース抵
抗を低減化してトランジスタの高周波特性を改善するこ
とであり、第２に、このベース抵抗の低減化をコレクタ
表面をエッチングによって露出させる工程を経ることな
く実現しうるようにして、エッチングに伴う問題点を回
避できるようにすることである。
であって、その目的とするところは、第１に、ベース抵
抗を低減化してトランジスタの高周波特性を改善するこ
とであり、第２に、このベース抵抗の低減化をコレクタ
表面をエッチングによって露出させる工程を経ることな
く実現しうるようにして、エッチングに伴う問題点を回
避できるようにすることである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、コレクタ領域の一部領域（４、１
７）を表面領域内に有する半導体基板と、前記半導体基
板上に形成された、該半導体基板の表面領域内に形成さ
れたコレクタ領域の表面を露出させる開口（１０１）を
有する絶縁膜（６）と、前記開口内の周辺部に形成され
たベース接続領域に囲繞されて形成されたベース領域
（１５、１６；２６、２８）と、前記ベース領域上の該
ベース領域の中央部に形成されたエミッタ領域（１９；
３５）と、を有するものであって、前記ベース領域とコ
レクタ領域との接合部（１５−１７；２６−２２）が前
記開口の底部より上に存在していることを特徴とする半
導体装置、が提供される。
に、本発明によれば、コレクタ領域の一部領域（４、１
７）を表面領域内に有する半導体基板と、前記半導体基
板上に形成された、該半導体基板の表面領域内に形成さ
れたコレクタ領域の表面を露出させる開口（１０１）を
有する絶縁膜（６）と、前記開口内の周辺部に形成され
たベース接続領域に囲繞されて形成されたベース領域
（１５、１６；２６、２８）と、前記ベース領域上の該
ベース領域の中央部に形成されたエミッタ領域（１９；
３５）と、を有するものであって、前記ベース領域とコ
レクタ領域との接合部（１５−１７；２６−２２）が前
記開口の底部より上に存在していることを特徴とする半
導体装置、が提供される。
【００１４】また、本発明によれば、（Ａ）第１導電型
の半導体領域（４）を有する半導体基板（１）上に第１
の絶縁膜（６）を形成する工程と、（Ｂ）前記第１の絶
縁膜上に、第１の開口を有する第２導電型の多結晶シリ
コン膜（８）を形成する工程と、（Ｃ）前記多結晶シリ
コン膜の表面および前記第１の開口を規定する側面上に
第２の絶縁膜（１０）を形成する工程と、（Ｄ）前記第
２の絶縁膜および前記第１の多結晶半導体膜をマスクに
して前記第１の絶縁膜を選択的に除去することにより、
前記半導体領域（４）の表面を露出させる、前記第１の
開口より大きい第２の開口（１０１）を形成する工程と
〔図２（ａ）、図５（ａ）〕、（Ｅ）前記第２の開口内
に、前記第１の開口直下では前記第１の絶縁膜の膜厚よ
り薄く、前記多結晶シリコン膜の第２の開口上への張り
出し部の直下では該多結晶シリコン膜と前記半導体基板
とによって挟まれた空間内をうめる第１の半導体層（１
１、１２；２２、２３）を成長させる工程と〔図２
（ｂ）、図５（ｂ）〕、（Ｆ）熱処理により、前記多結
晶シリコン膜内の不純物を前記第１の半導体層の前記多
結晶シリコン膜下の部分へ拡散させ、該部分の抵抗値を
低下させる工程と〔図２（ｃ）、図５（ｃ）〕、（Ｇ）
前記第１の半導体層上に、ベース領域となる第２導電型
の第２の半導体層（１５、１６；２６、２８）を成長さ
せる工程と〔図３（ａ）、図６（ａ）〜（ｂ）〕、
（Ｈ）前記第２の半導体層上の該第２の半導体層の中央
部に、エミッタ領域となる第１導電型の第３の半導体層
（１９；３５）を形成する工程と〔図３（ｃ）、図７
（ｂ）〕、を有することを特徴とする半導体装置の製造
方法、が提供される。
の半導体領域（４）を有する半導体基板（１）上に第１
の絶縁膜（６）を形成する工程と、（Ｂ）前記第１の絶
縁膜上に、第１の開口を有する第２導電型の多結晶シリ
コン膜（８）を形成する工程と、（Ｃ）前記多結晶シリ
コン膜の表面および前記第１の開口を規定する側面上に
第２の絶縁膜（１０）を形成する工程と、（Ｄ）前記第
２の絶縁膜および前記第１の多結晶半導体膜をマスクに
して前記第１の絶縁膜を選択的に除去することにより、
前記半導体領域（４）の表面を露出させる、前記第１の
開口より大きい第２の開口（１０１）を形成する工程と
〔図２（ａ）、図５（ａ）〕、（Ｅ）前記第２の開口内
に、前記第１の開口直下では前記第１の絶縁膜の膜厚よ
り薄く、前記多結晶シリコン膜の第２の開口上への張り
出し部の直下では該多結晶シリコン膜と前記半導体基板
とによって挟まれた空間内をうめる第１の半導体層（１
１、１２；２２、２３）を成長させる工程と〔図２
（ｂ）、図５（ｂ）〕、（Ｆ）熱処理により、前記多結
晶シリコン膜内の不純物を前記第１の半導体層の前記多
結晶シリコン膜下の部分へ拡散させ、該部分の抵抗値を
低下させる工程と〔図２（ｃ）、図５（ｃ）〕、（Ｇ）
前記第１の半導体層上に、ベース領域となる第２導電型
の第２の半導体層（１５、１６；２６、２８）を成長さ
せる工程と〔図３（ａ）、図６（ａ）〜（ｂ）〕、
（Ｈ）前記第２の半導体層上の該第２の半導体層の中央
部に、エミッタ領域となる第１導電型の第３の半導体層
（１９；３５）を形成する工程と〔図３（ｃ）、図７
（ｂ）〕、を有することを特徴とする半導体装置の製造
方法、が提供される。
【００１５】
【作用】本発明によるバイポーラトランジスタでは、ベ
ースリンク領域（真性ベースとベース電極用ポリシリコ
ン層との間の接続導体）と、真性ベースと接合を形成す
る半導体領域とが、真性ベースの形成に先立って同時に
形成される。そのため、ベース−コレクタ接合を形成す
る部分の半導体表面をエッチングにより露出させる必要
がなくなるので、トランジスタ特性のバラツキや寄生接
合の問題を回避することができる。さらに、真性ベース
の形成に先立ってベースリンク領域が形成されるため、
真性ベースの不純物プロファイルの崩れ問題に煩わされ
ることなく十分の熱処理を行うことが可能となり、ベー
スリンク領域を低抵抗化することが可能になる。
ースリンク領域（真性ベースとベース電極用ポリシリコ
ン層との間の接続導体）と、真性ベースと接合を形成す
る半導体領域とが、真性ベースの形成に先立って同時に
形成される。そのため、ベース−コレクタ接合を形成す
る部分の半導体表面をエッチングにより露出させる必要
がなくなるので、トランジスタ特性のバラツキや寄生接
合の問題を回避することができる。さらに、真性ベース
の形成に先立ってベースリンク領域が形成されるため、
真性ベースの不純物プロファイルの崩れ問題に煩わされ
ることなく十分の熱処理を行うことが可能となり、ベー
スリンク領域を低抵抗化することが可能になる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
半導体装置の縦断面図である。同図に示されるように、
（１００）面方位をもち、抵抗率が約１０〜２０Ω・cm
であるｐ- 型シリコン基板１には、選択的にＡｓまたは
Ｓｂが高濃度に拡散されたｎ+ 型埋込み層２およびボロ
ンが高濃度に拡散されたｐ+ 型チャネルストッパ３が形
成されている。このシリコン基板の表面上には、リン濃
度が約５×１０16cm-3で厚さが約０．７μｍのｎ- 型エ
ピタキシャル層４が形成されている。このエピタキシャ
ル層４はｎ+ 型埋込み層２上においてコレクタ領域とし
て機能する領域となる。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
半導体装置の縦断面図である。同図に示されるように、
（１００）面方位をもち、抵抗率が約１０〜２０Ω・cm
であるｐ- 型シリコン基板１には、選択的にＡｓまたは
Ｓｂが高濃度に拡散されたｎ+ 型埋込み層２およびボロ
ンが高濃度に拡散されたｐ+ 型チャネルストッパ３が形
成されている。このシリコン基板の表面上には、リン濃
度が約５×１０16cm-3で厚さが約０．７μｍのｎ- 型エ
ピタキシャル層４が形成されている。このエピタキシャ
ル層４はｎ+ 型埋込み層２上においてコレクタ領域とし
て機能する領域となる。
【００１７】各トランジスタに対する素子分離膜となる
ロコス酸化膜５は、約８０００Åの厚さを有しｎ+ 型埋
込み層２、ｐ+ 型チャネルストッパ３に達している。将
来的にコレクタ電極が形成される領域の直下のエピタキ
シャル層４は、リンが高濃度に拡散されてコレクタ引き
出し領域７となされている。このエピタキシャル層上に
は、シリコン酸化膜６が形成されており、このシリコン
酸化膜６にはベース／エミッタおよびコレクタ引き出し
が行われる領域に＜１１０＞方向を辺とするベース開口
１０１とコレクタコンタクト開口１０２とが形成されて
いる。なお、シリコン酸化膜６以下の部分をシリコン基
体１００と呼ぶ。
ロコス酸化膜５は、約８０００Åの厚さを有しｎ+ 型埋
込み層２、ｐ+ 型チャネルストッパ３に達している。将
来的にコレクタ電極が形成される領域の直下のエピタキ
シャル層４は、リンが高濃度に拡散されてコレクタ引き
出し領域７となされている。このエピタキシャル層上に
は、シリコン酸化膜６が形成されており、このシリコン
酸化膜６にはベース／エミッタおよびコレクタ引き出し
が行われる領域に＜１１０＞方向を辺とするベース開口
１０１とコレクタコンタクト開口１０２とが形成されて
いる。なお、シリコン酸化膜６以下の部分をシリコン基
体１００と呼ぶ。
【００１８】シリコン酸化膜６上には、膜厚約２５００
Å、ボロン濃度約２×１０20cm-3のベース電極用ポリシ
リコン層８が、その先端部がベース開口１０１上に張り
出す形状に形成されている。また、開口１０２内には、
膜厚約２０００Å、リン濃度約１×１０20cm-3のコレク
タ電極用ポリシリコン層９が形成されている。ポリシリ
コン層８、９上には、エミッタ形成領域および電極形成
領域に開口を有するシリコン窒化膜１０が形成されてい
る。
Å、ボロン濃度約２×１０20cm-3のベース電極用ポリシ
リコン層８が、その先端部がベース開口１０１上に張り
出す形状に形成されている。また、開口１０２内には、
膜厚約２０００Å、リン濃度約１×１０20cm-3のコレク
タ電極用ポリシリコン層９が形成されている。ポリシリ
コン層８、９上には、エミッタ形成領域および電極形成
領域に開口を有するシリコン窒化膜１０が形成されてい
る。
【００１９】ベース開口１０１の中央部には、真性ベー
スとなるｐ- 型Ｓｉ0.9 Ｇｅ0.1 層１５とｐ+ 型Ｓｉ
0.9 Ｇｅ0.1 層１６が形成されており、このＳｉ0.9 Ｇ
ｅ0.1層１５、１６とベース電極用ポリシリコン層８と
の間にはベースリンク領域となるｐ+ 型ポリシリコン層
１３、ｐ+ 型単結晶シリコン層１４が形成されている。
ベース領域上のシリコン窒化膜１０の開口部には、エミ
ッタとベースリンク領域とを分離するための側壁膜とな
るシリコン酸化膜１８が形成されており、このシリコン
酸化膜の開口内には、単結晶エミッタ領域１９およびエ
ミッタ電極用ポリシリコン層２０とが形成されている。
ポリシリコン層８、９、２０上にはＡｌ電極２１が形成
されている。また、ベース領域（１５、１６）下には、
ｐ- 型単結晶シリコン層１１およびエピタキシャル層４
を貫通する埋込みコレクタ領域１７が形成されている。
スとなるｐ- 型Ｓｉ0.9 Ｇｅ0.1 層１５とｐ+ 型Ｓｉ
0.9 Ｇｅ0.1 層１６が形成されており、このＳｉ0.9 Ｇ
ｅ0.1層１５、１６とベース電極用ポリシリコン層８と
の間にはベースリンク領域となるｐ+ 型ポリシリコン層
１３、ｐ+ 型単結晶シリコン層１４が形成されている。
ベース領域上のシリコン窒化膜１０の開口部には、エミ
ッタとベースリンク領域とを分離するための側壁膜とな
るシリコン酸化膜１８が形成されており、このシリコン
酸化膜の開口内には、単結晶エミッタ領域１９およびエ
ミッタ電極用ポリシリコン層２０とが形成されている。
ポリシリコン層８、９、２０上にはＡｌ電極２１が形成
されている。また、ベース領域（１５、１６）下には、
ｐ- 型単結晶シリコン層１１およびエピタキシャル層４
を貫通する埋込みコレクタ領域１７が形成されている。
【００２０】次に、図２および図３を参照して本発明の
第１の実施例の製造方法について説明する。なお、図２
（ａ）〜（ｃ）、図３（ａ）〜（ｃ）は、第１の実施例
の製造工程を順に示した工程断面図である。まず、面方
位が（１００）であり、抵抗率が約１０〜２０Ω・cmの
ｐ- 型シリコン基板１を用意し、このシリコン基板１上
にＣＶＤ法または熱酸化によって膜厚約５０００ÅのＳ
ｉＯ2 膜を形成し、フォトリソグラフィ法およびエッチ
ング法を適用して酸化膜を選択的に除去する（例えば、
ＲＩＥ法により表面側の４０００Åを除去しＨＦ系エッ
チング液で残り１０００Åを除去する）。
第１の実施例の製造方法について説明する。なお、図２
（ａ）〜（ｃ）、図３（ａ）〜（ｃ）は、第１の実施例
の製造工程を順に示した工程断面図である。まず、面方
位が（１００）であり、抵抗率が約１０〜２０Ω・cmの
ｐ- 型シリコン基板１を用意し、このシリコン基板１上
にＣＶＤ法または熱酸化によって膜厚約５０００ÅのＳ
ｉＯ2 膜を形成し、フォトリソグラフィ法およびエッチ
ング法を適用して酸化膜を選択的に除去する（例えば、
ＲＩＥ法により表面側の４０００Åを除去しＨＦ系エッ
チング液で残り１０００Åを除去する）。
【００２１】フォトレジストを除去した後、ヒ素を、エ
ネルギー：７０ｋｅＶ、ドーズ：５×１０15cm-2の条件
でイオン注入する。次に、このヒ素を拡散させるために
Ｎ2中で１１００℃４時間の熱処理を行い、ｎ+ 型埋込
み層２となる厚さ約２μｍの拡散層を形成する。次に、
ＨＦ系エッチング液によって表面のＳｉＯ2 膜を全面的
に除去した後、通常のフォトリソグラフィによってトラ
ンジスタの分離領域に開口を有するフォトレジストを形
成し、これをマスクにボロンを、エネルギー：１００ｋ
ｅＶ、ドーズ：１×１０13cm-2の条件でイオン注入し
て、ｐ+ 型チャネルストッパ３を形成する。フォトレジ
スト除去後、イオン注入によるダメージを除去するため
にＮ2 雰囲気中、１０００℃、３０分間のアニールを行
う。
ネルギー：７０ｋｅＶ、ドーズ：５×１０15cm-2の条件
でイオン注入する。次に、このヒ素を拡散させるために
Ｎ2中で１１００℃４時間の熱処理を行い、ｎ+ 型埋込
み層２となる厚さ約２μｍの拡散層を形成する。次に、
ＨＦ系エッチング液によって表面のＳｉＯ2 膜を全面的
に除去した後、通常のフォトリソグラフィによってトラ
ンジスタの分離領域に開口を有するフォトレジストを形
成し、これをマスクにボロンを、エネルギー：１００ｋ
ｅＶ、ドーズ：１×１０13cm-2の条件でイオン注入し
て、ｐ+ 型チャネルストッパ３を形成する。フォトレジ
スト除去後、イオン注入によるダメージを除去するため
にＮ2 雰囲気中、１０００℃、３０分間のアニールを行
う。
【００２２】次いで、通常のエピタキシャル成長法によ
り、リン濃度が約１×１０16cm-3のシリコンを、膜厚約
０．７μｍに堆積して、ｎ- 型エピタキシャル層４を形
成する。次に、ｎ- 型エピタキシャル層４の表面を約５
００Å酸化した（図示せず）後、その上にＬＰＣＶＤ
（low pressure chemical vapor deposition）法により
シリコン窒化膜（図示せず）を膜厚約１０００Åに堆積
する。続いて、フォトリソグラフィ法および異方性のド
ライエッチング法によって、表面側から順にシリコン窒
化膜、シリコン酸化膜（いずれも図示せず）、ｎ- エピ
タキシャル層４をエッチングする。エッチングするエピ
タキシャル層４の深さは約３５００Å程度が適当であ
る。
り、リン濃度が約１×１０16cm-3のシリコンを、膜厚約
０．７μｍに堆積して、ｎ- 型エピタキシャル層４を形
成する。次に、ｎ- 型エピタキシャル層４の表面を約５
００Å酸化した（図示せず）後、その上にＬＰＣＶＤ
（low pressure chemical vapor deposition）法により
シリコン窒化膜（図示せず）を膜厚約１０００Åに堆積
する。続いて、フォトリソグラフィ法および異方性のド
ライエッチング法によって、表面側から順にシリコン窒
化膜、シリコン酸化膜（いずれも図示せず）、ｎ- エピ
タキシャル層４をエッチングする。エッチングするエピ
タキシャル層４の深さは約３５００Å程度が適当であ
る。
【００２３】次に、フォトレジストを除去し、熱酸化法
により、先にシリコン窒化膜が除去された領域に膜厚約
８０００Åのロコス酸化膜４を形成する。次いで、熱リ
ン酸中にウェハを浸漬してシリコン窒化膜を除去し、Ｃ
ＶＤ法あるいは熱酸化法によって厚さ約１３００Åのシ
リコン酸化膜６を形成する。次に、フォトリソグラフィ
法によってウェハ表面にフォトレジストパターンを形成
し、ドライ法またはＨＦ系のウェット法のエッチングに
よってシリコン酸化膜６にコレクタ電極を引き出すため
のコレクタコンタクト開口１０２を形成する。
により、先にシリコン窒化膜が除去された領域に膜厚約
８０００Åのロコス酸化膜４を形成する。次いで、熱リ
ン酸中にウェハを浸漬してシリコン窒化膜を除去し、Ｃ
ＶＤ法あるいは熱酸化法によって厚さ約１３００Åのシ
リコン酸化膜６を形成する。次に、フォトリソグラフィ
法によってウェハ表面にフォトレジストパターンを形成
し、ドライ法またはＨＦ系のウェット法のエッチングに
よってシリコン酸化膜６にコレクタ電極を引き出すため
のコレクタコンタクト開口１０２を形成する。
【００２４】コレクタコンタクト開口１０２を通して、
リンを、エネルギー：７０ｋｅＶ、ドーズ：５×１０15
cm-2の条件でイオン注入して、コレクタ引き出し領域７
を形成する。フォトレジストを除去した後、窒素雰囲気
中で９００℃、３０分のアニール処理を行い、イオン注
入によるダメージを回復させる。ＨＦ系液を用いて開口
１０２表面のシリコン酸化膜を除去した後、ＬＰＣＶＤ
法により無添加ポリシリコン（将来、ベース電極用およ
びコレクタ電極用に用いられる）を膜厚約２５００Åに
堆積する。
リンを、エネルギー：７０ｋｅＶ、ドーズ：５×１０15
cm-2の条件でイオン注入して、コレクタ引き出し領域７
を形成する。フォトレジストを除去した後、窒素雰囲気
中で９００℃、３０分のアニール処理を行い、イオン注
入によるダメージを回復させる。ＨＦ系液を用いて開口
１０２表面のシリコン酸化膜を除去した後、ＬＰＣＶＤ
法により無添加ポリシリコン（将来、ベース電極用およ
びコレクタ電極用に用いられる）を膜厚約２５００Åに
堆積する。
【００２５】次に、フォトリソグラフィによってフォト
レジストパターンを形成し、開口１０２上のポリシリコ
ンのみにリンをエネルギー：７０ｋｅＶ、ドーズ：５×
１０15cm-2の条件でイオン注入し、フォトレジストを除
去する。さらに、フォトリソグラフィによってフォトレ
ジストをパターニングして将来的にベースやエミッタが
形成される領域のポリシリコンのみに、ボロンをエネル
ギー：２０ｋｅＶ、ドーズ：５×１０15〜１×１０16cm
-2の条件でイオン注入し、フォトレジストを除去する。
次に、フォトリソグラフィおよび異方性ドライエッチン
グによってポリシリコンをパターニングして、ベース電
極用ポリシリコン層８とコレクタ電極用ポリシリコン層
９とを形成する。
レジストパターンを形成し、開口１０２上のポリシリコ
ンのみにリンをエネルギー：７０ｋｅＶ、ドーズ：５×
１０15cm-2の条件でイオン注入し、フォトレジストを除
去する。さらに、フォトリソグラフィによってフォトレ
ジストをパターニングして将来的にベースやエミッタが
形成される領域のポリシリコンのみに、ボロンをエネル
ギー：２０ｋｅＶ、ドーズ：５×１０15〜１×１０16cm
-2の条件でイオン注入し、フォトレジストを除去する。
次に、フォトリソグラフィおよび異方性ドライエッチン
グによってポリシリコンをパターニングして、ベース電
極用ポリシリコン層８とコレクタ電極用ポリシリコン層
９とを形成する。
【００２６】次に、ＬＰＣＶＤ法により表面にシリコン
窒化膜（図示せず）を膜厚約１５００Åに堆積し、さら
に、フォトリソグラフィ法および異方性ドライエッチン
グ法を適用して、真性ベースおよびエミッタを形成する
領域のシリコン窒化膜およびベース電極用ポリシリコン
を除去する。フォトレジストを除去した後、さらにシリ
コン窒化膜をＬＰＣＶＤ法で膜厚約１２００Å堆積し、
次いで異方性エッチングによって１２００Å以上の厚さ
のシリコン窒化膜をエッチバックする。この時、先に形
成されたベース電極用ポリシリコン層の開口内には側面
のみにシリコン窒化膜が残る。その結果、ベース電極用
ポリシリコン層８の上面と側面、コレクタ電極用ポリシ
リコン層９の上面と側面およびこれらのポリシリコンで
覆われていないシリコン酸化膜６上がシリコン窒化膜１
０で覆われることになる。
窒化膜（図示せず）を膜厚約１５００Åに堆積し、さら
に、フォトリソグラフィ法および異方性ドライエッチン
グ法を適用して、真性ベースおよびエミッタを形成する
領域のシリコン窒化膜およびベース電極用ポリシリコン
を除去する。フォトレジストを除去した後、さらにシリ
コン窒化膜をＬＰＣＶＤ法で膜厚約１２００Å堆積し、
次いで異方性エッチングによって１２００Å以上の厚さ
のシリコン窒化膜をエッチバックする。この時、先に形
成されたベース電極用ポリシリコン層の開口内には側面
のみにシリコン窒化膜が残る。その結果、ベース電極用
ポリシリコン層８の上面と側面、コレクタ電極用ポリシ
リコン層９の上面と側面およびこれらのポリシリコンで
覆われていないシリコン酸化膜６上がシリコン窒化膜１
０で覆われることになる。
【００２７】次に、ＨＦ系エッチング液にウェハを浸漬
して露出しているシリコン酸化膜６を除去しさらに横方
向にエッチングする。横方向エッチング量の例として
は、ベース電極用ポリシリコン層８の下面の露出長さを
１５００Å程度にすることである。このベース電極用ポ
リシリコン層の露出長さは、将来的に成長される真性ベ
ースの幅（ベース領域の厚さ）以上であることが望まし
いがポリシリコン層８の厚さ以下で十分である。真性ベ
ースの幅以下の長さでは、ここに形成されるベースリン
ク領域の抵抗のベース抵抗全体に占める割合が高くなる
からであり、またポリシリコン層８の膜厚以上にして
も、ベースリンク領域での抵抗値の低下が全体のベース
抵抗の低下にあまり寄与しなくなるからである。このサ
イドエッチによってベース開口１０１が形成される。以
上述べたプロセスフローによって図２（ａ）に示す状態
となる。
して露出しているシリコン酸化膜６を除去しさらに横方
向にエッチングする。横方向エッチング量の例として
は、ベース電極用ポリシリコン層８の下面の露出長さを
１５００Å程度にすることである。このベース電極用ポ
リシリコン層の露出長さは、将来的に成長される真性ベ
ースの幅（ベース領域の厚さ）以上であることが望まし
いがポリシリコン層８の厚さ以下で十分である。真性ベ
ースの幅以下の長さでは、ここに形成されるベースリン
ク領域の抵抗のベース抵抗全体に占める割合が高くなる
からであり、またポリシリコン層８の膜厚以上にして
も、ベースリンク領域での抵抗値の低下が全体のベース
抵抗の低下にあまり寄与しなくなるからである。このサ
イドエッチによってベース開口１０１が形成される。以
上述べたプロセスフローによって図２（ａ）に示す状態
となる。
【００２８】次に、選択的成長法、すなわち、単結晶シ
リコンおよびポリシリコン上のみに同じ結晶状態のシリ
コンを成長させる成長法により、ｎ- 型エピタキシャル
層４上にｐ- 型単結晶シリコン層１１を、また同時にベ
ース電極用ポリシリコン層８の下面にｐ- 型ポリシリコ
ン層膜１２が成長させる。成長はｐ- 型ポリシリコン層
１２とｐ- 型単結晶シリコン層１１とが接続されるまで
行なう〔図２（ｂ）〕。このｐ- 型単結晶シリコン層１
１の表面結晶方位は、底面で（１００）、側面で（１１
０）となっている。
リコンおよびポリシリコン上のみに同じ結晶状態のシリ
コンを成長させる成長法により、ｎ- 型エピタキシャル
層４上にｐ- 型単結晶シリコン層１１を、また同時にベ
ース電極用ポリシリコン層８の下面にｐ- 型ポリシリコ
ン層膜１２が成長させる。成長はｐ- 型ポリシリコン層
１２とｐ- 型単結晶シリコン層１１とが接続されるまで
行なう〔図２（ｂ）〕。このｐ- 型単結晶シリコン層１
１の表面結晶方位は、底面で（１００）、側面で（１１
０）となっている。
【００２９】このエピタキシャル成長により形成された
ｐ- 型単結晶シリコン層１１は、ひさしの下で厚くエミ
ッタ開口直下において薄くなっているが、このような形
状に選択成長させることは、例えば、原料ガスを、Ｓｉ
2 Ｈ6 ：１２ｓｃｃｍ、Ｃｌ2 ：０．０４ｓｃｃｍ、Ｂ
2 Ｈ6 ：０．０１ｓｃｃｍの比率で供給する超高真空
（１０-4Torr程度）下での気相成長（ＵＨＶ／ＣＶＤ；
ultra high vacuum ／chemical vapor deposition ）に
より可能である。この条件では、成長を阻害するＣｌ2
がエミッタ開口直下で優勢となり、その結果開口周辺部
での成長の方が速くなる。また、ボロン濃度は約３×１
０16cm-3以下に形成される。なお、ｐ- 型ポリシリコン
層１２の厚さは約５００Å、ｐ- 型単結晶シリコン層１
１の膜厚はひさしの下で約８００Å、開口直下で約３０
０Åであり、（１１０）面（側面）での高さは約５００
Åである。
ｐ- 型単結晶シリコン層１１は、ひさしの下で厚くエミ
ッタ開口直下において薄くなっているが、このような形
状に選択成長させることは、例えば、原料ガスを、Ｓｉ
2 Ｈ6 ：１２ｓｃｃｍ、Ｃｌ2 ：０．０４ｓｃｃｍ、Ｂ
2 Ｈ6 ：０．０１ｓｃｃｍの比率で供給する超高真空
（１０-4Torr程度）下での気相成長（ＵＨＶ／ＣＶＤ；
ultra high vacuum ／chemical vapor deposition ）に
より可能である。この条件では、成長を阻害するＣｌ2
がエミッタ開口直下で優勢となり、その結果開口周辺部
での成長の方が速くなる。また、ボロン濃度は約３×１
０16cm-3以下に形成される。なお、ｐ- 型ポリシリコン
層１２の厚さは約５００Å、ｐ- 型単結晶シリコン層１
１の膜厚はひさしの下で約８００Å、開口直下で約３０
０Åであり、（１１０）面（側面）での高さは約５００
Åである。
【００３０】次に、熱処理を行ってベース電極用ポリシ
リコン層８からボロンを拡散させ、ｐ- ポリシリコン層
１２をｐ+ 型ポリシリコン層１３へと変え、ｐ- 型単結
晶シリコン層１１のうち、ひさしの直下で上から５００
Å程度までをｐ+ 型単結晶シリコン層１４へと変える
〔図２（ｃ）〕。この時ｐ+ 型単結晶シリコン層１４と
ｐ- 型単結晶シリコン層１１との境界は拡散接合となる
ため明確な線引きは困難であるが、ここでは仮に将来的
に形成される真性ベースのボロン濃度以上の領域をｐ+
型単結晶シリコン層１４と呼ぶことにする。この熱処理
は、通常の熱処理炉において行うこともできるがＵＨＶ
／ＣＶＤ装置内でそのまま行うこともできる。熱処理の
一例としては窒素雰囲気中で８６０℃、２０分間であ
る。
リコン層８からボロンを拡散させ、ｐ- ポリシリコン層
１２をｐ+ 型ポリシリコン層１３へと変え、ｐ- 型単結
晶シリコン層１１のうち、ひさしの直下で上から５００
Å程度までをｐ+ 型単結晶シリコン層１４へと変える
〔図２（ｃ）〕。この時ｐ+ 型単結晶シリコン層１４と
ｐ- 型単結晶シリコン層１１との境界は拡散接合となる
ため明確な線引きは困難であるが、ここでは仮に将来的
に形成される真性ベースのボロン濃度以上の領域をｐ+
型単結晶シリコン層１４と呼ぶことにする。この熱処理
は、通常の熱処理炉において行うこともできるがＵＨＶ
／ＣＶＤ装置内でそのまま行うこともできる。熱処理の
一例としては窒素雰囲気中で８６０℃、２０分間であ
る。
【００３１】次に、ＨＦ系溶液、例えばＨＦを純水で５
０倍に希釈した液にウェハを１分間浸漬してシリコン表
面に形成された薄い酸化膜を除去する。次に、再びＵＨ
Ｖ／ＣＶＤ装置に入れ、例えば８５０℃、１分間の熱処
理を行って、ウェハ表面の自然酸化膜を完全に除去し清
浄なシリコン面を出す。次に、Ｓｉ2 Ｈ6 とＧｅＨ4と
を原料ガスとしＢ2 Ｈ6 をドーピングガスとするＵＨＶ
／ＣＶＤ法によりｐ-型Ｓｉ0.9 Ｇ0.1 層１５を形成
し、引き続きドーピングガスの流量を変化させてｐ+ 型
Ｓｉ0.9 Ｇ0.1 層１６を形成する。この結晶成長では、
結晶面方位の相違による成長速度の違いにより底面にお
ける膜厚の方が側面よりも厚く形成される〔図３
（ａ）〕。
０倍に希釈した液にウェハを１分間浸漬してシリコン表
面に形成された薄い酸化膜を除去する。次に、再びＵＨ
Ｖ／ＣＶＤ装置に入れ、例えば８５０℃、１分間の熱処
理を行って、ウェハ表面の自然酸化膜を完全に除去し清
浄なシリコン面を出す。次に、Ｓｉ2 Ｈ6 とＧｅＨ4と
を原料ガスとしＢ2 Ｈ6 をドーピングガスとするＵＨＶ
／ＣＶＤ法によりｐ-型Ｓｉ0.9 Ｇ0.1 層１５を形成
し、引き続きドーピングガスの流量を変化させてｐ+ 型
Ｓｉ0.9 Ｇ0.1 層１６を形成する。この結晶成長では、
結晶面方位の相違による成長速度の違いにより底面にお
ける膜厚の方が側面よりも厚く形成される〔図３
（ａ）〕。
【００３２】ここで再びＮ2 雰囲気中で９００℃、１５
分程度の熱処理を行う。その結果、ｐ- 型Ｓｉ0.9 Ｇ
0.1 膜１５のうち側面部分は完全に高濃度のｐ+ 型に変
換されて、図示されるように、ｐ+ 型Ｓｉ0.9 Ｇ0.1 膜
１６と合体され、底面部分はｐ- 型の領域が残る状態と
なる。この熱処理は必ずしもこの例のように真性ベース
成長工程の直後に行う必要はなく、エミッタ形成前の時
点であればいつ実施してもよい。
分程度の熱処理を行う。その結果、ｐ- 型Ｓｉ0.9 Ｇ
0.1 膜１５のうち側面部分は完全に高濃度のｐ+ 型に変
換されて、図示されるように、ｐ+ 型Ｓｉ0.9 Ｇ0.1 膜
１６と合体され、底面部分はｐ- 型の領域が残る状態と
なる。この熱処理は必ずしもこの例のように真性ベース
成長工程の直後に行う必要はなく、エミッタ形成前の時
点であればいつ実施してもよい。
【００３３】次に、ベース押し出し効果を抑制するため
に、エミッタ開口を通して真性ベース下の領域に、リン
をイオン注入して不純物濃度を約４×１０17cm-3へと上
昇させた埋込みコレクタ領域１７を形成する。このイオ
ン注入は、図２（ｂ）に示すｐ- 型単結晶シリコン層１
１の形成後であれば、どの時点で行ってもよい〔図３
（ｂ）〕。
に、エミッタ開口を通して真性ベース下の領域に、リン
をイオン注入して不純物濃度を約４×１０17cm-3へと上
昇させた埋込みコレクタ領域１７を形成する。このイオ
ン注入は、図２（ｂ）に示すｐ- 型単結晶シリコン層１
１の形成後であれば、どの時点で行ってもよい〔図３
（ｂ）〕。
【００３４】次に、ＬＰＣＶＤ法によりシリコン酸化膜
を堆積し、異方性プラズマエッチによるエッチバックを
行ってエミッタ・ベース間分離用の側壁膜なるシリコン
酸化膜１８を形成する。次いで、選択エピタキシャル成
長技術により不純物濃度が１×１０19ｃｍ-3、膜厚が１
０００Åの単結晶エミッタ領域１９を形成し、さらに選
択ポリシリコン形成技術により不純物濃度が２×１０20
ｃｍ-3、膜厚が２０００Åのエミッタ電極用ポリシリコ
ン層２０を形成する〔図３（ｃ）〕。その後、フォトリ
ソグラフィ法およびドライエッチング法を適用してベー
ス電極およびコレクタ電極形成領域のシリコン窒化膜１
０を選択的に除去し、Ａｌを主成分とする金属膜の堆積
とそのパターニングによりＡｌ電極２１を形成すれば図
１に示す半導体装置が得られる。
を堆積し、異方性プラズマエッチによるエッチバックを
行ってエミッタ・ベース間分離用の側壁膜なるシリコン
酸化膜１８を形成する。次いで、選択エピタキシャル成
長技術により不純物濃度が１×１０19ｃｍ-3、膜厚が１
０００Åの単結晶エミッタ領域１９を形成し、さらに選
択ポリシリコン形成技術により不純物濃度が２×１０20
ｃｍ-3、膜厚が２０００Åのエミッタ電極用ポリシリコ
ン層２０を形成する〔図３（ｃ）〕。その後、フォトリ
ソグラフィ法およびドライエッチング法を適用してベー
ス電極およびコレクタ電極形成領域のシリコン窒化膜１
０を選択的に除去し、Ａｌを主成分とする金属膜の堆積
とそのパターニングによりＡｌ電極２１を形成すれば図
１に示す半導体装置が得られる。
【００３５】［第２の実施例］図４は、本発明の第２の
実施例の半導体装置を示す断面図である。同図におい
て、図１に示した第１の実施例の部分と同等の部分には
同一の参照番号が付せられているので重複する説明は省
略するが、この第２の実施例の第１の実施例と相違する
主な点は以下の通りである。 ベース開口１０１内に最初に選択成長されるシリコ
ン層がｐ型ではなく、ｎ型単結晶シリコン層２２であ
る。 真性ベースとなるｐ+ 型ＳｉＧｅ層２８が、コレク
タ側でＧｅが１０％、エミッタ側で０％のグレーデッド
（graded）層となされている。
実施例の半導体装置を示す断面図である。同図におい
て、図１に示した第１の実施例の部分と同等の部分には
同一の参照番号が付せられているので重複する説明は省
略するが、この第２の実施例の第１の実施例と相違する
主な点は以下の通りである。 ベース開口１０１内に最初に選択成長されるシリコ
ン層がｐ型ではなく、ｎ型単結晶シリコン層２２であ
る。 真性ベースとなるｐ+ 型ＳｉＧｅ層２８が、コレク
タ側でＧｅが１０％、エミッタ側で０％のグレーデッド
（graded）層となされている。
【００３６】 真性ベース（２６、２８）の上にさら
にｐ- 型単結晶シリコン層２９がエピタキシャル成長さ
れ、この層内にエミッタ電極用ポリシリコン層３４から
の不純物拡散によって形成されたｎ+ 型拡散層（３５）
がエミッタとなっている。 エミッタ電極用ポリシリコン層３４は全面成長され
たポリシリコンをパターニングして形成したものであ
る。 シリコン窒化膜１０上にシリコン酸化膜３６を形成
し、その上にＡｌ電極２１を形成している。
にｐ- 型単結晶シリコン層２９がエピタキシャル成長さ
れ、この層内にエミッタ電極用ポリシリコン層３４から
の不純物拡散によって形成されたｎ+ 型拡散層（３５）
がエミッタとなっている。 エミッタ電極用ポリシリコン層３４は全面成長され
たポリシリコンをパターニングして形成したものであ
る。 シリコン窒化膜１０上にシリコン酸化膜３６を形成
し、その上にＡｌ電極２１を形成している。
【００３７】次に、図５、図６および図７を参照して第
２の実施例の製造方法について説明する。なお、図５
（ａ）〜（ｃ）、図６（ａ）〜（ｃ）および図７
（ａ）、（ｂ）は、第２の実施例の製造方法を説明する
ための図４の主要部についての工程順断面図である。第
２の実施例においても、ベース開口１０１を形成する段
階までのプロセスは第１の実施例の場合と同様であり、
図２（ａ）に対応する状態が図５（ａ）に示されてい
る。
２の実施例の製造方法について説明する。なお、図５
（ａ）〜（ｃ）、図６（ａ）〜（ｃ）および図７
（ａ）、（ｂ）は、第２の実施例の製造方法を説明する
ための図４の主要部についての工程順断面図である。第
２の実施例においても、ベース開口１０１を形成する段
階までのプロセスは第１の実施例の場合と同様であり、
図２（ａ）に対応する状態が図５（ａ）に示されてい
る。
【００３８】次に、ＵＨＶ／ＣＶＤ装置内に、ウェハを
装着し、Ｓｉ2 Ｈ6 、Ｃｌ2 、ＰＨ3 を原料ガスとする
選択成長法により、ｎ- 型エピタキシャル層４上に不純
物濃度約１×１０17cm-3のｎ型単結晶シリコン層２２
を、また同時にベース電極用ポリシリコン層８の下面に
不純物濃度約１×１０17cm-3のｎ型ポリシリコン層２３
を成長させ、両成長層を接触させる〔図５（ｂ）〕。こ
のエピタキシャル成長により形成されたｎ型単結晶シリ
コン層２２もひさしの下で厚くエミッタ開口直下におい
て薄くなっている。
装着し、Ｓｉ2 Ｈ6 、Ｃｌ2 、ＰＨ3 を原料ガスとする
選択成長法により、ｎ- 型エピタキシャル層４上に不純
物濃度約１×１０17cm-3のｎ型単結晶シリコン層２２
を、また同時にベース電極用ポリシリコン層８の下面に
不純物濃度約１×１０17cm-3のｎ型ポリシリコン層２３
を成長させ、両成長層を接触させる〔図５（ｂ）〕。こ
のエピタキシャル成長により形成されたｎ型単結晶シリ
コン層２２もひさしの下で厚くエミッタ開口直下におい
て薄くなっている。
【００３９】次に、不活性ガス雰囲気中で熱処理を行
う。この熱処理の時にウェハ表面をシリコン酸化膜（図
示せず）によって被覆して炉内からの汚染を防止するこ
とが望ましい。熱処理により、ベース電極用ポリシリコ
ン層６からボロンが拡散してｐ+ 型ポリシリコン層２４
とｐ+ 型単結晶シリコン層２５が形成される。熱処理終
了後、被覆していたシリコン酸化膜はＨＦ系エッチング
液で除去される〔図５（ｃ）〕。
う。この熱処理の時にウェハ表面をシリコン酸化膜（図
示せず）によって被覆して炉内からの汚染を防止するこ
とが望ましい。熱処理により、ベース電極用ポリシリコ
ン層６からボロンが拡散してｐ+ 型ポリシリコン層２４
とｐ+ 型単結晶シリコン層２５が形成される。熱処理終
了後、被覆していたシリコン酸化膜はＨＦ系エッチング
液で除去される〔図５（ｃ）〕。
【００４０】再び、ＵＨＶ／ＣＶＤ装置内で選択エピタ
キシャル成長を行い、不純物濃度が５×１０16cm-3以下
のｐ- 型Ｓｉ0.9 Ｇ0.1 層２６とｐ- 型多結晶Ｓｉ0.9
Ｇ0.1 層２７を形成する。厚さの一例としてはｐ- 型Ｓ
ｉ0.9 Ｇ0.1 層２６は開口直下で約２００Åであり、ひ
さし下部では約８０Åであった〔図６（ａ）〕。
キシャル成長を行い、不純物濃度が５×１０16cm-3以下
のｐ- 型Ｓｉ0.9 Ｇ0.1 層２６とｐ- 型多結晶Ｓｉ0.9
Ｇ0.1 層２７を形成する。厚さの一例としてはｐ- 型Ｓ
ｉ0.9 Ｇ0.1 層２６は開口直下で約２００Åであり、ひ
さし下部では約８０Åであった〔図６（ａ）〕。
【００４１】引き続きＵＨＶ／ＣＶＤ装置内でｐ+ 型グ
レーデッドＳｉＧｅ層２８、ｐ- 型単結晶シリコン層２
９を形成する。この時同時にｐ+ 型多結晶ＳｉＧｅ膜３
０とｐ- 型ポリシリコン層３１とが形成される。ここで
グレーデッドＳｉＧｅ層は、コレクタ側でＧｅ濃度が１
０モル％、エミッタ側ではＧｅ濃度が０％でその間直線
的に濃度が変化している。また、このｐ+ 型グレーデッ
ドＳｉＧｅ層２８の不純物濃度は約４×１０18cm-3で、
その膜厚は約６００Åであった。また、ｐ- 型単結晶シ
リコン層２９のボロン濃度は７×１０17cm-3、その膜厚
は２５０Åであった〔図６（ｂ）〕。
レーデッドＳｉＧｅ層２８、ｐ- 型単結晶シリコン層２
９を形成する。この時同時にｐ+ 型多結晶ＳｉＧｅ膜３
０とｐ- 型ポリシリコン層３１とが形成される。ここで
グレーデッドＳｉＧｅ層は、コレクタ側でＧｅ濃度が１
０モル％、エミッタ側ではＧｅ濃度が０％でその間直線
的に濃度が変化している。また、このｐ+ 型グレーデッ
ドＳｉＧｅ層２８の不純物濃度は約４×１０18cm-3で、
その膜厚は約６００Åであった。また、ｐ- 型単結晶シ
リコン層２９のボロン濃度は７×１０17cm-3、その膜厚
は２５０Åであった〔図６（ｂ）〕。
【００４２】次に、汚染防止のために表面をシリコン酸
化膜（図示せず）で被覆し、熱処理を行って、ｐ- 型Ｓ
ｉ0.9 Ｇｅ0.1 層２６のうちひさし直下の部分をｐ+ 型
単結晶シリコン層２５からのボロン拡散によりｐ+ 型Ｓ
ｉＧｅ層３２へと変換させる。この熱処理により同時に
ｐ- 型多結晶Ｓｉ0.9 Ｇｅ0.1 層２７もｐ+ 型へと変換
され、ｐ+ 型多結晶ＳｉＧｅ膜３０と合わせてｐ+ 型多
結晶ＳｉＧｅ膜３３となる。熱処理終了後、表面のシリ
コン酸化膜（図示せず）をＨＦ系液でエッチング除去す
る〔図６（ｃ）〕。
化膜（図示せず）で被覆し、熱処理を行って、ｐ- 型Ｓ
ｉ0.9 Ｇｅ0.1 層２６のうちひさし直下の部分をｐ+ 型
単結晶シリコン層２５からのボロン拡散によりｐ+ 型Ｓ
ｉＧｅ層３２へと変換させる。この熱処理により同時に
ｐ- 型多結晶Ｓｉ0.9 Ｇｅ0.1 層２７もｐ+ 型へと変換
され、ｐ+ 型多結晶ＳｉＧｅ膜３０と合わせてｐ+ 型多
結晶ＳｉＧｅ膜３３となる。熱処理終了後、表面のシリ
コン酸化膜（図示せず）をＨＦ系液でエッチング除去す
る〔図６（ｃ）〕。
【００４３】次に、ＬＰＣＶＤ法によってシリコン酸化
膜を表面に堆積し、異方性プラズマエッチでエッチバッ
クすることによって側壁膜となるシリコン酸化膜１８を
形成する。続いて、ＬＰＣＶＤ法によりリン、ヒ素等の
ｎ型不純物のドープされたポリシリコンを堆積し、これ
をパターニングしてエミッタ電極用ポリシリコン層３４
を形成する〔図７（ａ）〕。このポリシリコン層への不
純物ドープはポリシリコン堆積後にイオン注入法等によ
り行うこともできる。
膜を表面に堆積し、異方性プラズマエッチでエッチバッ
クすることによって側壁膜となるシリコン酸化膜１８を
形成する。続いて、ＬＰＣＶＤ法によりリン、ヒ素等の
ｎ型不純物のドープされたポリシリコンを堆積し、これ
をパターニングしてエミッタ電極用ポリシリコン層３４
を形成する〔図７（ａ）〕。このポリシリコン層への不
純物ドープはポリシリコン堆積後にイオン注入法等によ
り行うこともできる。
【００４４】次に、ラピッド・サーマル・アニールによ
ってエミッタ電極用ポリシリコン層３４からｐ- 型単結
晶シリコン層２９へとｎ型不純物を拡散させてエミッタ
拡散層３５を形成する。熱処理の一例としては、９５０
℃、１０秒である〔図７（ｂ）〕。その後、ＣＶＤ法に
よりシリコン酸化膜３６を全面に堆積し、シリコン酸化
膜３６、シリコン窒化膜１０を貫通するスルーホールを
開孔し常法によりＡｌ電極２１を形成すれば図４に示す
本実施例の半導体装置が得られる。第２の実施例は、埋
込みコレクタ領域を形成するためのイオン注入工程が不
要となったことにより第１の実施例に対しプロセスが簡
易化されるという利点があり、さらにベース−コレクタ
間の接合面積が縮小されたことによるベース・コレクタ
接合容量の削減効果も期待できる。
ってエミッタ電極用ポリシリコン層３４からｐ- 型単結
晶シリコン層２９へとｎ型不純物を拡散させてエミッタ
拡散層３５を形成する。熱処理の一例としては、９５０
℃、１０秒である〔図７（ｂ）〕。その後、ＣＶＤ法に
よりシリコン酸化膜３６を全面に堆積し、シリコン酸化
膜３６、シリコン窒化膜１０を貫通するスルーホールを
開孔し常法によりＡｌ電極２１を形成すれば図４に示す
本実施例の半導体装置が得られる。第２の実施例は、埋
込みコレクタ領域を形成するためのイオン注入工程が不
要となったことにより第１の実施例に対しプロセスが簡
易化されるという利点があり、さらにベース−コレクタ
間の接合面積が縮小されたことによるベース・コレクタ
接合容量の削減効果も期待できる。
【００４５】図８は、上記第２の実施例の変更例を示す
断面図である。この変更例では、最初に選択エピタキシ
ャル成長されるシリコン層がベース開口１０１内で平坦
に形成される。このようなエピタキシャル成長は、例え
ば上記特開平４−３３０７３０号公報に記載された方法
によって可能である。すなわち、Ｓｉ2 Ｈ6 をソースガ
スとするＭＢＥ（molecular beam epitaxy；分子線エピ
タキシー）法を用いて形成することができる。
断面図である。この変更例では、最初に選択エピタキシ
ャル成長されるシリコン層がベース開口１０１内で平坦
に形成される。このようなエピタキシャル成長は、例え
ば上記特開平４−３３０７３０号公報に記載された方法
によって可能である。すなわち、Ｓｉ2 Ｈ6 をソースガ
スとするＭＢＥ（molecular beam epitaxy；分子線エピ
タキシー）法を用いて形成することができる。
【００４６】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、真性ベースを
ＳｉＧｅにより形成していたが、これに代えＳｉにより
真性ベースを形成するようにしてもよい。さらに、シリ
コン酸化膜６とシリコン窒化膜１０とはエッチング性が
異なっていれば足りるので、シリコン酸化膜６に代えて
シリコン窒化膜を用いシリコン窒化膜１０の方を酸化膜
としてもよい。その場合にはエピタキシャル層４とシリ
コン窒化膜との間には薄いシリコン酸化膜を介在させる
ことが望ましい。
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、真性ベースを
ＳｉＧｅにより形成していたが、これに代えＳｉにより
真性ベースを形成するようにしてもよい。さらに、シリ
コン酸化膜６とシリコン窒化膜１０とはエッチング性が
異なっていれば足りるので、シリコン酸化膜６に代えて
シリコン窒化膜を用いシリコン窒化膜１０の方を酸化膜
としてもよい。その場合にはエピタキシャル層４とシリ
コン窒化膜との間には薄いシリコン酸化膜を介在させる
ことが望ましい。
【００４７】
【発明の効果】以上説明したように、本発明による半導
体装置は、ベース開口内においてベースリンク領域とな
る半導体層をコレクタ領域の一部となる半導体層ととも
に選択成長させて形成したものであるので、本発明によ
れば、エッチングによってコレクタ表面を露出させるこ
となくベースリンク層の形成工程と真性ベース領域の形
成工程とを分けることができる。したがって、本発明に
よれば、低抵抗のベースリンクを形成することができる
とともに、エッチングすることによって起こるトランジ
スタ特性のバラツキ問題、寄生障壁問題およびダメージ
による特性劣化の問題を回避することができる。そし
て、真性ベースをベースリンク領域の形成工程と分離し
て形成することができることから、真性ベースを薄く形
成することが可能となり遮断周波数ｆT を向上させるこ
とができる。よって、本発明によれば、特性にバラツキ
がなく、高速動作が可能で高品質の半導体装置を提供す
ることが可能となる。
体装置は、ベース開口内においてベースリンク領域とな
る半導体層をコレクタ領域の一部となる半導体層ととも
に選択成長させて形成したものであるので、本発明によ
れば、エッチングによってコレクタ表面を露出させるこ
となくベースリンク層の形成工程と真性ベース領域の形
成工程とを分けることができる。したがって、本発明に
よれば、低抵抗のベースリンクを形成することができる
とともに、エッチングすることによって起こるトランジ
スタ特性のバラツキ問題、寄生障壁問題およびダメージ
による特性劣化の問題を回避することができる。そし
て、真性ベースをベースリンク領域の形成工程と分離し
て形成することができることから、真性ベースを薄く形
成することが可能となり遮断周波数ｆT を向上させるこ
とができる。よって、本発明によれば、特性にバラツキ
がなく、高速動作が可能で高品質の半導体装置を提供す
ることが可能となる。
【図１】 本発明の第１の実施例の半導体装置を示す断
面図。
面図。
【図２】 本発明の第１の実施例の半導体装置の製造工
程を説明するための工程断面図の一部。
程を説明するための工程断面図の一部。
【図３】 図２の工程に続く、本発明の第１の実施例の
半導体装置の製造工程を説明するための工程断面図の一
部。
半導体装置の製造工程を説明するための工程断面図の一
部。
【図４】 本発明の第２の実施例の半導体装置を示す断
面図。
面図。
【図５】 本発明の第２の実施例の半導体装置の製造工
程を説明するための工程断面図の一部。
程を説明するための工程断面図の一部。
【図６】 図５の工程に続く、本発明の第２の実施例の
半導体装置の製造工程を説明するための工程断面図の一
部。
半導体装置の製造工程を説明するための工程断面図の一
部。
【図７】 図６の工程に続く、本発明の第２の実施例の
半導体装置の製造工程を説明するための工程断面図の一
部。
半導体装置の製造工程を説明するための工程断面図の一
部。
【図８】 本発明の第２の実施例の変更例を示す断面
図。
図。
【図９】 従来例の断面図。
【図１０】 本発明の先行技術の断面図。
１ ｐ- 型シリコン基板 ２ ｎ+ 型埋込み層 ３ ｐ+ 型チャネルストッパ ４ ｎ- 型エピタキシャル層（コレクタ領域） ５、５ａ ロコス酸化膜 ６、１０ａ、１８、３６ シリコン酸化膜 ７ コレクタ引き出し領域 ８ ベース電極用ポリシリコン層 ９ コレクタ電極用ポリシリコン層 １０、６ａ シリコン窒化膜 １１、２９ ｐ- 型単結晶シリコン層 １２、３１ ｐ- 型ポリシリコン層 １３、２４、３７、３９ ｐ+ 型ポリシリコン層 １４、２５、４０ ｐ+ 型単結晶シリコン層 １５、２６ ｐ- 型Ｓｉ0.9 Ｇｅ0.1 層 １６ ｐ+ 型Ｓｉ0.9 Ｇｅ0.1 層 １７ 埋込みコレクタ領域 １９ 単結晶エミッタ領域 ２０、３４ エミッタ電極用ポリシリコン層 ２１ Ａｌ電極 ２２ ｎ型単結晶シリコン層 ２３ ｎ型ポリシリコン層 ２７ ｐ- 型多結晶Ｓｉ0.9 Ｇｅ0.1 層 ２８ ｐ+ 型グレーデッドＳｉＧｅ層 ３０、３３ ｐ+ 型多結晶ＳｉＧｅ層 ３２ ｐ+ 型ＳｉＧｅ層 ３５ エミッタ拡散層 ３８、４１ ｐ型ベース領域 １００ シリコン基体 １０１ ベース開口 １０２ コレクタコンタクト開口
Claims (5)
- 【請求項１】 コレクタ領域の一部領域を表面領域内に
有する半導体基板と、 前記半導体基板上に形成された、該半導体基板の表面領
域内に形成されたコレクタ領域の表面を露出させる開口
を有する絶縁膜と、 前記開口内の周辺部に形成されたベース接続領域に囲繞
されて形成されたベース領域と、 前記ベース領域上の該ベース領域の中央部に形成された
エミッタ領域と、を有する半導体装置において、 前記ベース領域とコレクタ領域との接合部が前記開口の
底部より上に存在していることを特徴とする半導体装
置。 - 【請求項２】 前記絶縁膜上には前記開口上に所定の距
離水平に張り出す形状のベース電極用ポリシリコン層が
形成され、前記ベース領域は、前記ベース接続領域を介
して前記ベース電極用ポリシリコン層に接続されている
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 （１）第１導電型の半導体領域を有する
半導体基板上に第１の絶縁膜を形成する工程と、 （２）前記第１の絶縁膜上に、第１の開口を有する第２
導電型の多結晶シリコン膜を形成する工程と、 （３）前記多結晶シリコン膜の表面および前記第１の開
口を規定する側面上に第２の絶縁膜を形成する工程と、 （４）前記第２の絶縁膜および前記第１の多結晶半導体
膜をマスクにして前記第１の絶縁膜を選択的に除去する
ことにより、前記半導体領域の表面を露出させる、前記
第１の開口より大きい第２の開口を形成する工程と、 （５）前記第２の開口内に、前記第１の開口直下では前
記第１の絶縁膜より薄く、前記多結晶シリコン膜の第２
の開口上への張り出し部の直下では該多結晶シリコン膜
と前記半導体基板とによって挟まれた空間内をうめる第
１の半導体層を成長させる工程と、 （６）熱処理により、前記多結晶シリコン膜内の不純物
を前記第１の半導体層の前記多結晶シリコン膜下の部分
へ拡散させ、該部分の抵抗値を低下させる工程と、 （７）前記第１の半導体層上に、ベース領域となる第２
導電型の第２の半導体層を成長させる工程と、 （８）前記第２の半導体層上の該第２の半導体層の中央
部に、エミッタ領域となる第１導電型の第３の半導体層
を形成する工程と、を有することを特徴とする半導体装
置の製造方法。 - 【請求項４】 前記第（５）の工程において形成される
第１の半導体層の導電型が第２導電型であり、前記第
（５）の工程の後に、前記第１の半導体層に第１導電型
の不純物をドープして少なくとも前記第１の開口直下の
部分を第１導電型に変換する工程が付加されていること
を特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記第（５）の工程において形成される
第１の半導体層の導電型が第１導電型であることを特徴
とする請求項３記載の半導体装置の製造方法。
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