JP2531341B2 - シリコンバイポ―ラ型半導体装置の製造方法 - Google Patents
シリコンバイポ―ラ型半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、シリコンバイポーラ型
半導体装置の製造方法に関し、特にベース−エミッタ間
耐圧が改善され、ベース抵抗が低減化された高周波帯用
バイポーラトランジスタを含む半導体装置の製造方法に
関する。
半導体装置の製造方法に関し、特にベース−エミッタ間
耐圧が改善され、ベース抵抗が低減化された高周波帯用
バイポーラトランジスタを含む半導体装置の製造方法に
関する。
【０００２】
【従来の技術】シリコンバイポーラトランジスタやバイ
ポーラＩＣを高速化するためには、エミッタ寸法の微細
化やトランジスタセルの小型化およびベース拡散層の薄
膜化が有効であることが知られている。小型化によりベ
ース抵抗ｒbb′、寄生容量を低減化することができベー
ス拡散層の薄膜化によって遮断周波数ｆT の改善が図ら
れるからである。３０〜５０ｎｍ程度の薄いベース層を
形成する手段として、シリコンを分子線エピタキシー
（ＭＢＥ；molecular beam epitaxy）技術を用いて成長
させる方法が用いられている。
ポーラＩＣを高速化するためには、エミッタ寸法の微細
化やトランジスタセルの小型化およびベース拡散層の薄
膜化が有効であることが知られている。小型化によりベ
ース抵抗ｒbb′、寄生容量を低減化することができベー
ス拡散層の薄膜化によって遮断周波数ｆT の改善が図ら
れるからである。３０〜５０ｎｍ程度の薄いベース層を
形成する手段として、シリコンを分子線エピタキシー
（ＭＢＥ；molecular beam epitaxy）技術を用いて成長
させる方法が用いられている。
【０００３】図６（ａ）〜（ｄ）は、宮崎外により電子
情報通信学会技術研究報告ＥＤ−９０−５９、１９９
０、ｐｐ．１〜６において提案された、分子線エピタキ
シャル成長法によりベース層を形成する、トランジスタ
の製造工程を示す工程断面図である。まず、ｐ型シリコ
ン基板４００上に選択的に砒素（Ａｓ）を導入してｎ+
型埋込み層４０１を形成し、その上に全面的にシリコン
をエピタキシャル成長させてｎ型エピタキシャル層４０
２を形成する。次に、ボロンを高濃度に打ち込んでチャ
ネルストッパ層４１４を形成し、続いて、ｎ型エピタキ
シャル層４０２を分離するＬＯＣＯＳ酸化膜とｎ型エピ
タキシャル層４０２の表面を覆う酸化膜を形成する（両
酸化膜を合わせて選択酸化膜４０３とする）［図６の
（ａ）］。
情報通信学会技術研究報告ＥＤ−９０−５９、１９９
０、ｐｐ．１〜６において提案された、分子線エピタキ
シャル成長法によりベース層を形成する、トランジスタ
の製造工程を示す工程断面図である。まず、ｐ型シリコ
ン基板４００上に選択的に砒素（Ａｓ）を導入してｎ+
型埋込み層４０１を形成し、その上に全面的にシリコン
をエピタキシャル成長させてｎ型エピタキシャル層４０
２を形成する。次に、ボロンを高濃度に打ち込んでチャ
ネルストッパ層４１４を形成し、続いて、ｎ型エピタキ
シャル層４０２を分離するＬＯＣＯＳ酸化膜とｎ型エピ
タキシャル層４０２の表面を覆う酸化膜を形成する（両
酸化膜を合わせて選択酸化膜４０３とする）［図６の
（ａ）］。
【０００４】次に、ｎ型エピタキシャル層４０２上の選
択酸化膜４０３を一部除去して分子線エピタキシャル成
長法により、不純物濃度１〜２×１０19ｃｍ-3、膜厚３
０〜５０ｎｍのｐ型エピタキシャル層４０４を成長させ
る。またコレクタ引き出しのために酸化膜４０３に窓明
けし、イオン注入によってコレクタ引き出し拡散層４１
２を形成する［図６の（ｂ）］。
択酸化膜４０３を一部除去して分子線エピタキシャル成
長法により、不純物濃度１〜２×１０19ｃｍ-3、膜厚３
０〜５０ｎｍのｐ型エピタキシャル層４０４を成長させ
る。またコレクタ引き出しのために酸化膜４０３に窓明
けし、イオン注入によってコレクタ引き出し拡散層４１
２を形成する［図６の（ｂ）］。
【０００５】次に、化学気相成長法により全面にシリコ
ン酸化膜４０５を形成し、ＲＩＥ（Reactive Ion Etchi
ng）法によりシリコン酸化膜４０５を選択的に除去して
エミッタ開口とコレクタ開口を形成する。次に、化学気
相成長法により多結晶シリコンを成長させ、ｎ型不純物
（例えば砒素）のイオン注入によりｎ型化した後パター
ニングしてエミッタ開口およびコレクタ開口部分にｎ+
型多結晶シリコン層４０８を形成する。次いで、９００
〜１０００℃の窒素雰囲気内で熱処理することによりｎ
+ 型拡散層４０９を形成する。ｐ型エピタキシャル層４
０４内のｎ+ 型拡散層４０９はエミッタ領域となる［図
６の（ｃ）］。シリコン酸化膜４０５にベースコンタク
トのための窓明けを行い、イオン注入によりｐ+ 型拡散
層４１３を形成した後、金属膜を真空蒸着法等により被
着しこれをパターニングして電極４１１を形成する［図
６の（ｄ）］。
ン酸化膜４０５を形成し、ＲＩＥ（Reactive Ion Etchi
ng）法によりシリコン酸化膜４０５を選択的に除去して
エミッタ開口とコレクタ開口を形成する。次に、化学気
相成長法により多結晶シリコンを成長させ、ｎ型不純物
（例えば砒素）のイオン注入によりｎ型化した後パター
ニングしてエミッタ開口およびコレクタ開口部分にｎ+
型多結晶シリコン層４０８を形成する。次いで、９００
〜１０００℃の窒素雰囲気内で熱処理することによりｎ
+ 型拡散層４０９を形成する。ｐ型エピタキシャル層４
０４内のｎ+ 型拡散層４０９はエミッタ領域となる［図
６の（ｃ）］。シリコン酸化膜４０５にベースコンタク
トのための窓明けを行い、イオン注入によりｐ+ 型拡散
層４１３を形成した後、金属膜を真空蒸着法等により被
着しこれをパターニングして電極４１１を形成する［図
６の（ｄ）］。
【０００６】このように構成されたバイポーラトランジ
スタでは、ベース層を浅くしたことにより、遮断周波数
ｆT を４０ＧＨZ 程度にまで向上させることができる。
しかし、特にアナログ回路用バイポーラトランジスタや
ＩＣに必要な、次式で与えられる挿入利得｜Ｓ21｜2 の
向上は見られない。 ｜Ｓ21｜2 ＝［｛２Ｚ0 ／（ｒbb′＋ｒe ＋Ｚ0 ）｝×
｛２πｆT ／２πｆ（１＋２πｆT ＣC Ｚ0 ）｝］2 但し、Ｚ0 ：特性インピーダンス（通常５０Ω） ｒe ：エミッタ抵抗 ＣC ：コレクタ−ベース間容量
スタでは、ベース層を浅くしたことにより、遮断周波数
ｆT を４０ＧＨZ 程度にまで向上させることができる。
しかし、特にアナログ回路用バイポーラトランジスタや
ＩＣに必要な、次式で与えられる挿入利得｜Ｓ21｜2 の
向上は見られない。 ｜Ｓ21｜2 ＝［｛２Ｚ0 ／（ｒbb′＋ｒe ＋Ｚ0 ）｝×
｛２πｆT ／２πｆ（１＋２πｆT ＣC Ｚ0 ）｝］2 但し、Ｚ0 ：特性インピーダンス（通常５０Ω） ｒe ：エミッタ抵抗 ＣC ：コレクタ−ベース間容量
【０００７】この従来例で挿入利得｜Ｓ21｜2 の改善が
見られないのは、ベース抵抗が大きいことによる。上記
従来例では遮断周波数ｆT を高くするべくベース領域と
なるｐ型エピタキシャル層を３０〜５０ｎｍと薄層化し
たため、ベース抵抗ｒbb′は約１ｋΩと高くなってしま
い、その結果、挿入利得が下がってしまったのである。
ここで、ベース領域を構成するｐ型エピタキシャル層４
０４の不純物濃度を高くすればベース抵抗を下げること
はできるもののそのようにした場合にはｈFE等のトラン
ジスタ特性が低下してしまう。即ち、図６に示したトラ
ンジスタ構造では、遮断周波数ｆT と挿入利得｜Ｓ21｜
2 とを同時に向上させることが困難であった。
見られないのは、ベース抵抗が大きいことによる。上記
従来例では遮断周波数ｆT を高くするべくベース領域と
なるｐ型エピタキシャル層を３０〜５０ｎｍと薄層化し
たため、ベース抵抗ｒbb′は約１ｋΩと高くなってしま
い、その結果、挿入利得が下がってしまったのである。
ここで、ベース領域を構成するｐ型エピタキシャル層４
０４の不純物濃度を高くすればベース抵抗を下げること
はできるもののそのようにした場合にはｈFE等のトラン
ジスタ特性が低下してしまう。即ち、図６に示したトラ
ンジスタ構造では、遮断周波数ｆT と挿入利得｜Ｓ21｜
2 とを同時に向上させることが困難であった。
【０００８】バイポーラトランジスタのベース抵抗
ｒbb′を低減化する手段として、自己整合技術を駆使し
たＳＩＣＯＳ（sidewall base contact structure ）や
ＳＳＴ（super self-aligned technology ）が提案さ
れ、実用化されている（例えば、永田 穣編「超高速バ
イポーラ・デバイス」、１９８５年培風館発行、pp．27
2 −285 ）。例えば、ＳＳＴ構造によれば、ベース抵抗
ｒbb′を３００Ω程度に低減化することができる。
ｒbb′を低減化する手段として、自己整合技術を駆使し
たＳＩＣＯＳ（sidewall base contact structure ）や
ＳＳＴ（super self-aligned technology ）が提案さ
れ、実用化されている（例えば、永田 穣編「超高速バ
イポーラ・デバイス」、１９８５年培風館発行、pp．27
2 −285 ）。例えば、ＳＳＴ構造によれば、ベース抵抗
ｒbb′を３００Ω程度に低減化することができる。
【０００９】図７の（ａ）〜（ｃ）乃至図８の（ａ）〜
（ｃ）は、ＳＳＴによるｎｐｎトランジスタの製造工程
を示す工程断面図である。まず、ｐ型半導体基板５００
上に選択的に砒素（Ａｓ）を高濃度に打ち込んでｎ+ 型
埋込み層５０１を形成する。その上に、ｎ型エピタキシ
ャル層５０２を形成し、該ｎ型エピタキシャル層５０２
を分離するＬＯＣＯＳ酸化膜とｎ型エピタキシャル層５
０２の表面を覆う酸化膜を形成する（両酸化膜を合わせ
て選択酸化膜５０３とする）。
（ｃ）は、ＳＳＴによるｎｐｎトランジスタの製造工程
を示す工程断面図である。まず、ｐ型半導体基板５００
上に選択的に砒素（Ａｓ）を高濃度に打ち込んでｎ+ 型
埋込み層５０１を形成する。その上に、ｎ型エピタキシ
ャル層５０２を形成し、該ｎ型エピタキシャル層５０２
を分離するＬＯＣＯＳ酸化膜とｎ型エピタキシャル層５
０２の表面を覆う酸化膜を形成する（両酸化膜を合わせ
て選択酸化膜５０３とする）。
【００１０】選択酸化膜５０３上に化学気相成長法によ
りシリコン窒化膜５０４を成長させ、コレクタ引き出し
のための窓明けを行った後、ＣＶＤ法によりノンドープ
多結晶シリコン層５０５ａおよびシリコン窒化膜５０６
を堆積し、シリコン窒化膜５０６を選択的にエッチング
除去し、残されたシリコン窒化膜５０６をマスクにノン
ドープ多結晶シリコン層５０５ａを選択的に酸化してシ
リコン酸化膜５０７を形成する［図７の（ａ）］。
りシリコン窒化膜５０４を成長させ、コレクタ引き出し
のための窓明けを行った後、ＣＶＤ法によりノンドープ
多結晶シリコン層５０５ａおよびシリコン窒化膜５０６
を堆積し、シリコン窒化膜５０６を選択的にエッチング
除去し、残されたシリコン窒化膜５０６をマスクにノン
ドープ多結晶シリコン層５０５ａを選択的に酸化してシ
リコン酸化膜５０７を形成する［図７の（ａ）］。
【００１１】次に、コレクタ取り出し領域上のシリコン
窒化膜５０６のみを残し他のシリコン窒化膜を除去し、
露出したノンドープ多結晶シリコン層５０５ａにボロン
をイオン注入してベースリードとなるｐ+ 型多結晶シリ
コン層５０５を形成し、フォトリソグラフィ技術および
ＲＩＥ法を適用してエミッタ形成領域上の多結晶シリコ
ン層を部分的に除去する。次いで、ｐ+ 型多結晶シリコ
ン層５０５の表面を酸化する（新たに形成された酸化膜
と既に形成されている酸化膜とを合わせてシリコン酸化
膜５０７とする）［図７の（ｂ）］。
窒化膜５０６のみを残し他のシリコン窒化膜を除去し、
露出したノンドープ多結晶シリコン層５０５ａにボロン
をイオン注入してベースリードとなるｐ+ 型多結晶シリ
コン層５０５を形成し、フォトリソグラフィ技術および
ＲＩＥ法を適用してエミッタ形成領域上の多結晶シリコ
ン層を部分的に除去する。次いで、ｐ+ 型多結晶シリコ
ン層５０５の表面を酸化する（新たに形成された酸化膜
と既に形成されている酸化膜とを合わせてシリコン酸化
膜５０７とする）［図７の（ｂ）］。
【００１２】続いて、将来エミッタ領域が形成される領
域上のシリコン窒化膜５０４をウェットエッチング法に
より選択的に除去する。このとき適当な量のサイドエッ
チングを行う。露出したシリコン酸化膜５０３をソフト
エッチングにより除去する［図７の（ｃ）］。次に、全
面にノンドープ多結晶シリコンを成長させ、これをウェ
ットエッチング法により除去する。これによりｐ+ 多結
晶シリコン層５０５のオーバハング部が多結晶シリコン
で埋め込まれる。図中、新たに形成された多結晶シリコ
ン層をｐ+ 型多結晶シリコン層５０５に含めて示す［図
８の（ａ）］。熱酸化によりシリコン基板表面およびｐ
+ 型多結晶シリコン層５０５の側面に酸化膜を形成した
後（図中、新たに形成された酸化膜をシリコン酸化膜５
０７に含めて示す）、ボロンをイオン注入し熱処理を行
って真性ベース領域となるｐ型拡散層５１０とグラフト
ベース領域となるｐ+ 型拡散層５１２を形成する［図８
の（ｂ）］。
域上のシリコン窒化膜５０４をウェットエッチング法に
より選択的に除去する。このとき適当な量のサイドエッ
チングを行う。露出したシリコン酸化膜５０３をソフト
エッチングにより除去する［図７の（ｃ）］。次に、全
面にノンドープ多結晶シリコンを成長させ、これをウェ
ットエッチング法により除去する。これによりｐ+ 多結
晶シリコン層５０５のオーバハング部が多結晶シリコン
で埋め込まれる。図中、新たに形成された多結晶シリコ
ン層をｐ+ 型多結晶シリコン層５０５に含めて示す［図
８の（ａ）］。熱酸化によりシリコン基板表面およびｐ
+ 型多結晶シリコン層５０５の側面に酸化膜を形成した
後（図中、新たに形成された酸化膜をシリコン酸化膜５
０７に含めて示す）、ボロンをイオン注入し熱処理を行
って真性ベース領域となるｐ型拡散層５１０とグラフト
ベース領域となるｐ+ 型拡散層５１２を形成する［図８
の（ｂ）］。
【００１３】次に、ＲＩＥ法により半導体基板表面のシ
リコン酸化膜を除去し、砒素を含むｎ+ 型多結晶シリコ
ン層５０８を全面に形成し、エミッタ開口部付近にのみ
残すようにパターニングする。次いで、熱処理を行って
エミッタ領域となるｎ+ 型拡散層５０９を形成する。最
後に、金属膜を被着し、これをパターニングして電極５
１１を形成する［図８の（ｃ）］。
リコン酸化膜を除去し、砒素を含むｎ+ 型多結晶シリコ
ン層５０８を全面に形成し、エミッタ開口部付近にのみ
残すようにパターニングする。次いで、熱処理を行って
エミッタ領域となるｎ+ 型拡散層５０９を形成する。最
後に、金属膜を被着し、これをパターニングして電極５
１１を形成する［図８の（ｃ）］。
【００１４】
【発明が解決しようとする課題】上述した第１の従来例
では、ベース抵抗ｒbb′が大きく、アナログ用に用いる
には挿入利得｜Ｓ21｜2 が不十分であった。一方、上述
した第２の従来例であるＳＳＴ構造の高周波トランジス
タ（ＳＩＣＯＳの場合もほぼ同様である）では、製造す
るための工程が非常に長く、かつプロセス制御条件が極
めて厳格であるため、高い歩留りを望むことができな
い。従って、一般民生用に使用するには価格面および製
品供給上に問題がある。
では、ベース抵抗ｒbb′が大きく、アナログ用に用いる
には挿入利得｜Ｓ21｜2 が不十分であった。一方、上述
した第２の従来例であるＳＳＴ構造の高周波トランジス
タ（ＳＩＣＯＳの場合もほぼ同様である）では、製造す
るための工程が非常に長く、かつプロセス制御条件が極
めて厳格であるため、高い歩留りを望むことができな
い。従って、一般民生用に使用するには価格面および製
品供給上に問題がある。
【００１５】また、ベース抵抗ｒbb′は３００Ωにまで
低減されたものの、この構造では、エミッタ領域が基板
表面で幅が広くなっているのに対し、真性ベース領域
（ｐ型拡散層５１０）は基板表面側で幅が狭くなってお
り、エミッタ領域（ｎ+ 型拡散層５０９）とグラフトベ
ース領域（ｐ+ 型拡散層５１２）との間隔が数１０ｎｍ
と極小化されているため、トランジスタの特性であるベ
ース−エミッタ間耐圧ＢＶEBO が低く、かつリークが大
きくなりやすく、やはり歩留りが低下する要因となって
いた。
低減されたものの、この構造では、エミッタ領域が基板
表面で幅が広くなっているのに対し、真性ベース領域
（ｐ型拡散層５１０）は基板表面側で幅が狭くなってお
り、エミッタ領域（ｎ+ 型拡散層５０９）とグラフトベ
ース領域（ｐ+ 型拡散層５１２）との間隔が数１０ｎｍ
と極小化されているため、トランジスタの特性であるベ
ース−エミッタ間耐圧ＢＶEBO が低く、かつリークが大
きくなりやすく、やはり歩留りが低下する要因となって
いた。
【００１６】上記耐圧問題があるため、これ以上の小型
化は困難な状況にあり、そして多結晶シリコンは抵抗値
が高いため（同一不純物濃度の単結晶シリコンと比較し
て面積抵抗が１桁高い）、ベース抵抗ｒbb′をさらに低
減することは困難である。また、ベース領域を拡散によ
り形成するものであるため、薄層化および不純物濃度プ
ロファイルの制御が困難であり、従って、遮断周波数ｆ
T 等のトランジスタ特性をさらに向上させることができ
ないという問題があった。さらに、ＳＳＴやＳＩＣＯＳ
では、エミッタを複数本に構成することが構造上困難で
あるため、電流容量を大きくすることができず、アナロ
グ用回路に使用するには容量不足となっていた。
化は困難な状況にあり、そして多結晶シリコンは抵抗値
が高いため（同一不純物濃度の単結晶シリコンと比較し
て面積抵抗が１桁高い）、ベース抵抗ｒbb′をさらに低
減することは困難である。また、ベース領域を拡散によ
り形成するものであるため、薄層化および不純物濃度プ
ロファイルの制御が困難であり、従って、遮断周波数ｆ
T 等のトランジスタ特性をさらに向上させることができ
ないという問題があった。さらに、ＳＳＴやＳＩＣＯＳ
では、エミッタを複数本に構成することが構造上困難で
あるため、電流容量を大きくすることができず、アナロ
グ用回路に使用するには容量不足となっていた。
【００１７】よって、本発明の目的とするところは、第
１に、遮断周波数ｆT がより高く、ベース抵抗ｒbb′の
より低い、かつベース−エミッタ間耐圧ＢＶEBO が高く
しかも電流容量を大きくすることのできるバイポーラト
ランジスタを提供することであり、第２に、多くの工数
を必要としない、かつ厳格な製造条件を必要としないバ
イポーラ型半導体装置の製造方法を提案し、もって、高
い歩留りでバイポーラ型半導体装置を製造しうるように
することである。
１に、遮断周波数ｆT がより高く、ベース抵抗ｒbb′の
より低い、かつベース−エミッタ間耐圧ＢＶEBO が高く
しかも電流容量を大きくすることのできるバイポーラト
ランジスタを提供することであり、第２に、多くの工数
を必要としない、かつ厳格な製造条件を必要としないバ
イポーラ型半導体装置の製造方法を提案し、もって、高
い歩留りでバイポーラ型半導体装置を製造しうるように
することである。
【００１８】
【課題を解決するための手段】本発明のシリコンバイポ
ーラ型半導体装置の製造方法は、 高濃度に不純物のドー
プされたシリコンからなる第１導電型の半導体層（１０
１、２０１）上に第１導電型のエピタキシャル層（１０
２、２０２）を形成する工程と、 該第１導電型のエピタ
キシャル層上に高不純物濃度の第２導電型半導体層（１
０４、２０４）をエピタキシャル成長させる工程と、 前
記高不純物濃度の第２導電型半導体層上に絶縁膜（１０
５、２０５）を形成し、該絶縁膜を選択的に除去してエ
ミッタ開口（１０６、２０６）を形成する工程と、 前記
エミッタ開口を介して前記高不純物濃度の第２導電型半
導体層（１０４、２０４）に等方性エッチングを施して
前記エピタキシャル層（１０２、２０２）の表面を選択
的に露出させる工程と、 前記エミッタ開口（１０６、２
０６）を介して前記エピタキシャル層上に低不純物濃度
の第２導電型半導体をエピタキシャル成長させて、前記
高不純物濃度の第２導電型半導体層の除去部分を低不純
物濃度の第２導電型のエピタキシャル層（１０７、２０
７）で埋め込む工程と、 前記エミッタ開口（１０６、２
０６）を介して前記低不純物濃度の第２導電型のエピタ
キシャル層の表面領域内に第１導電型不純物を導入して
エミッタ領域（１０９、２０９）を形成する工程と、を
備えるものである。
ーラ型半導体装置の製造方法は、 高濃度に不純物のドー
プされたシリコンからなる第１導電型の半導体層（１０
１、２０１）上に第１導電型のエピタキシャル層（１０
２、２０２）を形成する工程と、 該第１導電型のエピタ
キシャル層上に高不純物濃度の第２導電型半導体層（１
０４、２０４）をエピタキシャル成長させる工程と、 前
記高不純物濃度の第２導電型半導体層上に絶縁膜（１０
５、２０５）を形成し、該絶縁膜を選択的に除去してエ
ミッタ開口（１０６、２０６）を形成する工程と、 前記
エミッタ開口を介して前記高不純物濃度の第２導電型半
導体層（１０４、２０４）に等方性エッチングを施して
前記エピタキシャル層（１０２、２０２）の表面を選択
的に露出させる工程と、 前記エミッタ開口（１０６、２
０６）を介して前記エピタキシャル層上に低不純物濃度
の第２導電型半導体をエピタキシャル成長させて、前記
高不純物濃度の第２導電型半導体層の除去部分を低不純
物濃度の第２導電型のエピタキシャル層（１０７、２０
７）で埋め込む工程と、 前記エミッタ開口（１０６、２
０６）を介して前記低不純物濃度の第２導電型のエピタ
キシャル層の表面領域内に第１導電型不純物を導入して
エミッタ領域（１０９、２０９）を形成する工程と、を
備えるものである。
【００１９】また、もう一つの本発明のシリコンバイポ
ーラ型半導体装置の製造方法は、高濃度に不純物のドー
プされたシリコンからなる第１導電型の半導体層（３０
１）上にコレクタを構成する第１導電型のエピタキシャ
ル層（３０２）を形成する工程と、前記第１導電型のエ
ピタキシャル層上に低不純物濃度の第２導電型のエピタ
キシャル層（３０４）を成長させる工程と、前記第２導
電型のエピタキシャル層上に耐酸化性膜（３０６）を形
成し、将来ベースとなる領域上の前記耐酸化性膜を残し
て他の部分をエッチング除去する工程と、前記耐酸化性
膜（３０６）をマスクに第２導電型不純物を導入して高
不純物濃度の第２導電型半導体層（３０７）を形成する
工程と、前記耐酸化性膜（３０６）をマスクに熱処理を
施して前記高不純物濃度の第２導電型半導体層を部分的
にシリコン酸化膜（３１０）に変換する工程と、前記第
２導電型のエピタキシャル層（３０４）に選択的に第１
導電型不純物を導入してエミッタ領域（３０９）を形成
する工程と、を備えるものである。
ーラ型半導体装置の製造方法は、高濃度に不純物のドー
プされたシリコンからなる第１導電型の半導体層（３０
１）上にコレクタを構成する第１導電型のエピタキシャ
ル層（３０２）を形成する工程と、前記第１導電型のエ
ピタキシャル層上に低不純物濃度の第２導電型のエピタ
キシャル層（３０４）を成長させる工程と、前記第２導
電型のエピタキシャル層上に耐酸化性膜（３０６）を形
成し、将来ベースとなる領域上の前記耐酸化性膜を残し
て他の部分をエッチング除去する工程と、前記耐酸化性
膜（３０６）をマスクに第２導電型不純物を導入して高
不純物濃度の第２導電型半導体層（３０７）を形成する
工程と、前記耐酸化性膜（３０６）をマスクに熱処理を
施して前記高不純物濃度の第２導電型半導体層を部分的
にシリコン酸化膜（３１０）に変換する工程と、前記第
２導電型のエピタキシャル層（３０４）に選択的に第１
導電型不純物を導入してエミッタ領域（３０９）を形成
する工程と、を備えるものである。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｃ）乃至図２（ａ）〜
（ｃ）は、本発明の第１の実施例の製造方法を説明する
ための、主要工程段階を順に示した工程断面図である。
まず、ｎ型不純物として砒素（Ａｓ）を１×１０20ｃｍ
-3程度含むｎ+ 型埋込み層１０１上に、リン（Ｐ）が１
×１０16ｃｍ-3程度ドープされたｎ型エピタキシャル層
１０２を厚さ７００ｎｍに成長させる。このエピタキシ
ャル成長は、原料ガスとしてＳｉＨ4 、ドーピングガス
としてＰＨ3 を用い、１０００℃にて行った。続いて、
周知の２段階選択酸化法（ＬＯＣＯＳ法）により膜厚約
８００ｎｍの選択酸化膜１０３を形成して活性領域を分
離する［図１の（ａ）］。
て説明する。図１（ａ）〜（ｃ）乃至図２（ａ）〜
（ｃ）は、本発明の第１の実施例の製造方法を説明する
ための、主要工程段階を順に示した工程断面図である。
まず、ｎ型不純物として砒素（Ａｓ）を１×１０20ｃｍ
-3程度含むｎ+ 型埋込み層１０１上に、リン（Ｐ）が１
×１０16ｃｍ-3程度ドープされたｎ型エピタキシャル層
１０２を厚さ７００ｎｍに成長させる。このエピタキシ
ャル成長は、原料ガスとしてＳｉＨ4 、ドーピングガス
としてＰＨ3 を用い、１０００℃にて行った。続いて、
周知の２段階選択酸化法（ＬＯＣＯＳ法）により膜厚約
８００ｎｍの選択酸化膜１０３を形成して活性領域を分
離する［図１の（ａ）］。
【００２１】次に、選択酸化膜１０３により分離された
活性領域上に分子線エピタキシャル成長法により、不純
物濃度１×１０20〜１×１０21ｃｍ-3、膜厚３０〜５０
ｎｍのｐ+ 型エピタキシャル層１０４を成長させる。こ
のエピタキシャル層は後に外部ベース領域として用いら
れる。分子線エピタキシャル成長は、シリコン・ソース
として電子銃式シリコン蒸発源を用い、ＨＢＯ2 を蒸発
させてボロンドーピング源とした。続いて、化学気相成
長法により全面に膜厚２００〜４００ｎｍのシリコン酸
化膜１０５を形成する［図１の（ｂ）］。
活性領域上に分子線エピタキシャル成長法により、不純
物濃度１×１０20〜１×１０21ｃｍ-3、膜厚３０〜５０
ｎｍのｐ+ 型エピタキシャル層１０４を成長させる。こ
のエピタキシャル層は後に外部ベース領域として用いら
れる。分子線エピタキシャル成長は、シリコン・ソース
として電子銃式シリコン蒸発源を用い、ＨＢＯ2 を蒸発
させてボロンドーピング源とした。続いて、化学気相成
長法により全面に膜厚２００〜４００ｎｍのシリコン酸
化膜１０５を形成する［図１の（ｂ）］。
【００２２】次に、フォトレジストをマスクとしたＲＩ
Ｅ法によりシリコン酸化膜１０５を選択的にエッチング
して０．５μｍ×５０μｍのエミッタ開口１０６を形成
し、この開口１０６を通してｐ+ 型エピタキシャル層１
０４を、ＨＦ、ＨＮＯ3 およびＣＨ3 ＣＯＯＨをＨＦ：
ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：３：８の割合で含む混
合液で選択的にエッチングする［図１の（ｃ）］。Y.Su
mitomoらがElectrochemical Sciety Extended Abstract
s 、７２−１、ＮＯ．２５、１９７２、ｐｐ．７４〜７
５で報告しているように、この混合液ではｎ型エピタキ
シャル層１０２はほとんどエッチングされない。
Ｅ法によりシリコン酸化膜１０５を選択的にエッチング
して０．５μｍ×５０μｍのエミッタ開口１０６を形成
し、この開口１０６を通してｐ+ 型エピタキシャル層１
０４を、ＨＦ、ＨＮＯ3 およびＣＨ3 ＣＯＯＨをＨＦ：
ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：３：８の割合で含む混
合液で選択的にエッチングする［図１の（ｃ）］。Y.Su
mitomoらがElectrochemical Sciety Extended Abstract
s 、７２−１、ＮＯ．２５、１９７２、ｐｐ．７４〜７
５で報告しているように、この混合液ではｎ型エピタキ
シャル層１０２はほとんどエッチングされない。
【００２３】ｐ+ 型エピタキシャル層１０４をエッチン
グしてｎ型エピタキシャル層１０２の表面を選択的に露
出させた後、ｐ+ 型エピタキシャル層１０４を形成した
場合と同様の分子線エピタキシャル成長法を用いて、エ
ミッタ開口１０６を通してｎ型エピタキシャル層１０２
の表面にｐ型エピタキシャル層１０７を成長させる［図
２の（ａ）］。このｐ型エピタキシャル層１０７は、ボ
ロンの不純物濃度が、１×１０16〜１×１０17cm-3で、
膜厚が３０〜５０ｎｍであり、真性ベース領域となる。
グしてｎ型エピタキシャル層１０２の表面を選択的に露
出させた後、ｐ+ 型エピタキシャル層１０４を形成した
場合と同様の分子線エピタキシャル成長法を用いて、エ
ミッタ開口１０６を通してｎ型エピタキシャル層１０２
の表面にｐ型エピタキシャル層１０７を成長させる［図
２の（ａ）］。このｐ型エピタキシャル層１０７は、ボ
ロンの不純物濃度が、１×１０16〜１×１０17cm-3で、
膜厚が３０〜５０ｎｍであり、真性ベース領域となる。
【００２４】次に、化学気相成長法により多結晶シリコ
ンを厚さ２００ｎｍに成長させ、ヒ素のイオン注入によ
りｎ型化した後、フォトレジストをマスクとするＲＩＥ
法によりこれをパターニングしてエミッタ開口１０６内
を充填するｎ+ 型多結晶シリコン層１０８を形成する。
次いで、９００〜１０００℃の窒素雰囲気中で熱処理す
ることによりエミッタ領域となるｎ+ 型拡散層１０９を
形成する。次に、フォトレジストをマスクとするＲＩＥ
法によりシリコン酸化膜１０５を選択的に除去してベー
ス開口１１０を開孔する［図２の（ｂ）］。
ンを厚さ２００ｎｍに成長させ、ヒ素のイオン注入によ
りｎ型化した後、フォトレジストをマスクとするＲＩＥ
法によりこれをパターニングしてエミッタ開口１０６内
を充填するｎ+ 型多結晶シリコン層１０８を形成する。
次いで、９００〜１０００℃の窒素雰囲気中で熱処理す
ることによりエミッタ領域となるｎ+ 型拡散層１０９を
形成する。次に、フォトレジストをマスクとするＲＩＥ
法によりシリコン酸化膜１０５を選択的に除去してベー
ス開口１１０を開孔する［図２の（ｂ）］。
【００２５】最後に、シリコンを含有するアルミニウム
を真空蒸着しこれをフォトリソグラフィ技術によりパタ
ーニングして電極１１１を形成することにより本実施例
によるバイポーラ型半導体装置の製造が完了する［図２
の（ｃ）］。
を真空蒸着しこれをフォトリソグラフィ技術によりパタ
ーニングして電極１１１を形成することにより本実施例
によるバイポーラ型半導体装置の製造が完了する［図２
の（ｃ）］。
【００２６】このような製法によると、ｐ+ 型エピタキ
シャル層１０４が等方性エッチング法によりエッチング
され、またエミッタ拡散領域１０９が等方性の拡散によ
り形成されるので、真性ベース層となるｐ型エピタキシ
ャル層１０７の断面形状とエミッタ拡散領域１０９の断
面形状とが互いに相似する形となり、耐圧を向上させる
ことができる。また、真性ベース領域と外部ベース領域
とを別のエピタキシャル層で構成するようにしたことに
より、高いｆT を実現できるとともにベース抵抗ｒbb′
を低く抑えることが可能となる。
シャル層１０４が等方性エッチング法によりエッチング
され、またエミッタ拡散領域１０９が等方性の拡散によ
り形成されるので、真性ベース層となるｐ型エピタキシ
ャル層１０７の断面形状とエミッタ拡散領域１０９の断
面形状とが互いに相似する形となり、耐圧を向上させる
ことができる。また、真性ベース領域と外部ベース領域
とを別のエピタキシャル層で構成するようにしたことに
より、高いｆT を実現できるとともにベース抵抗ｒbb′
を低く抑えることが可能となる。
【００２７】次に、図３の（ａ）〜（ｃ）を参照して本
発明の第２の実施例について説明する。第１の実施例に
おいて説明した手法と同様の方法を用いて、ｎ+ 型埋込
み層２０１上にｎ型エピタキシャル層２０２を形成し、
該エピタキシャル層２０２を選択酸化膜２０３によって
分離する。次に、ｎ型エピタキシャル層２０２上に、Ｕ
ＨＶ／ＣＶＤ（Ultra High Vacuum ／Chemical Vapor D
eposition ）法により、膜厚１００ｎｍ、不純物濃度１
×１０20ｃｍ-3のｐ+ 型エピタキシャル層２０４を選択
エピタキシャル成長させる。このＣＶＤ技術について
は、例えばSymposium on VLSI Technology （1992）p
p．62−63に詳細に記述されている。このエピタキシャ
ル成長の成長条件は、基板温度：６０５℃、原料ガス：
Ｓｉ2 Ｈ6 、ドーピングガス：Ｂ2 Ｈ6 、圧力：１０-4
Torrであった。次に、全面に化学気相成長法により膜厚
３００ｎｍのシリコン酸化膜２０５を成長させる［図３
の（ａ）］。
発明の第２の実施例について説明する。第１の実施例に
おいて説明した手法と同様の方法を用いて、ｎ+ 型埋込
み層２０１上にｎ型エピタキシャル層２０２を形成し、
該エピタキシャル層２０２を選択酸化膜２０３によって
分離する。次に、ｎ型エピタキシャル層２０２上に、Ｕ
ＨＶ／ＣＶＤ（Ultra High Vacuum ／Chemical Vapor D
eposition ）法により、膜厚１００ｎｍ、不純物濃度１
×１０20ｃｍ-3のｐ+ 型エピタキシャル層２０４を選択
エピタキシャル成長させる。このＣＶＤ技術について
は、例えばSymposium on VLSI Technology （1992）p
p．62−63に詳細に記述されている。このエピタキシャ
ル成長の成長条件は、基板温度：６０５℃、原料ガス：
Ｓｉ2 Ｈ6 、ドーピングガス：Ｂ2 Ｈ6 、圧力：１０-4
Torrであった。次に、全面に化学気相成長法により膜厚
３００ｎｍのシリコン酸化膜２０５を成長させる［図３
の（ａ）］。
【００２８】次に、ＲＩＥ法により、０．６μｍ×７５
μｍのエミッタ開口２０６を開孔し、続いて、この開口
２０６を通してｐ+ 型エピタキシャル層２０４を、Ｈ
Ｆ、ＨＮＯ3 およびＣＨ3 ＣＯＯＨをＨＦ：ＨＮＯ3 ：
ＣＨ3 ＣＯＯＨ＝１：３：８の割合で含む混合液で選択
的にエッチングする。次に、原料ガスとしてＳｉ2 Ｈ6
とＧｅＨ4 を、ドーピングガスとしてＢ2 Ｈ6 を用いた
ＵＨＶ／ＣＶＤ法により、Ｓｉ.9Ｇｅ.1からなり、不純
物濃度：５×１０17ｃｍ-3のｐ型エピタキシャル層２０
７を成長させる［図３の（ｂ）］。
μｍのエミッタ開口２０６を開孔し、続いて、この開口
２０６を通してｐ+ 型エピタキシャル層２０４を、Ｈ
Ｆ、ＨＮＯ3 およびＣＨ3 ＣＯＯＨをＨＦ：ＨＮＯ3 ：
ＣＨ3 ＣＯＯＨ＝１：３：８の割合で含む混合液で選択
的にエッチングする。次に、原料ガスとしてＳｉ2 Ｈ6
とＧｅＨ4 を、ドーピングガスとしてＢ2 Ｈ6 を用いた
ＵＨＶ／ＣＶＤ法により、Ｓｉ.9Ｇｅ.1からなり、不純
物濃度：５×１０17ｃｍ-3のｐ型エピタキシャル層２０
７を成長させる［図３の（ｂ）］。
【００２９】次に、化学気相成長法により砒素のドーピ
ングされた多結晶シリコンを厚さ３００ｎｍに成長さ
せ、これをＲＩＥ法によりパターニングしてエミッタ開
口２０６付近を覆うｎ+ 型多結晶シリコン層２０８を形
成し、１０００℃のランプアニールを行ってエミッタ領
域となるｎ+ 型拡散層２０９を形成する。シリコン酸化
膜２０５を選択的に除去してベース開口を開孔した後、
アルミニウムを真空蒸着しこれをフォトリソグラフィ技
術によりパターニングして電極２１１を形成することに
より本実施例によるトランジスタの製造を完了する［図
３の（ｃ）］。
ングされた多結晶シリコンを厚さ３００ｎｍに成長さ
せ、これをＲＩＥ法によりパターニングしてエミッタ開
口２０６付近を覆うｎ+ 型多結晶シリコン層２０８を形
成し、１０００℃のランプアニールを行ってエミッタ領
域となるｎ+ 型拡散層２０９を形成する。シリコン酸化
膜２０５を選択的に除去してベース開口を開孔した後、
アルミニウムを真空蒸着しこれをフォトリソグラフィ技
術によりパターニングして電極２１１を形成することに
より本実施例によるトランジスタの製造を完了する［図
３の（ｃ）］。
【００３０】図４（ａ）〜（ｃ）乃至図５（ａ）〜
（ｃ）は、本発明の第３の実施例の製造方法を説明する
ための、主要工程段階を順に示した工程断面図である。
まず、ｎ型不純物として砒素（Ａｓ）を５×１０20ｃｍ
-3程度含むｎ+ 型埋込み層３０１上に、リン（Ｐ）が１
×１０16ｃｍ-3程度ドープされたｎ型エピタキシャル層
３０２を厚さ７００ｎｍに成長させる。このエピタキシ
ャル成長は、原料ガスとしてＳｉＨ4 、ドーピングガス
としてＰＨ3 を用い、１０００℃にて行った。続いて、
周知の２段階選択酸化法により膜厚約８００ｎｍの選択
酸化膜３０３を形成して活性領域を分離する［図４の
（ａ）］。
（ｃ）は、本発明の第３の実施例の製造方法を説明する
ための、主要工程段階を順に示した工程断面図である。
まず、ｎ型不純物として砒素（Ａｓ）を５×１０20ｃｍ
-3程度含むｎ+ 型埋込み層３０１上に、リン（Ｐ）が１
×１０16ｃｍ-3程度ドープされたｎ型エピタキシャル層
３０２を厚さ７００ｎｍに成長させる。このエピタキシ
ャル成長は、原料ガスとしてＳｉＨ4 、ドーピングガス
としてＰＨ3 を用い、１０００℃にて行った。続いて、
周知の２段階選択酸化法により膜厚約８００ｎｍの選択
酸化膜３０３を形成して活性領域を分離する［図４の
（ａ）］。
【００３１】次に、選択酸化膜３０３により分離された
活性領域上に分子線エピタキシャル成長法により、不純
物濃度１×１０16〜１×１０17ｃｍ-3、膜厚５０ｎｍの
ｐ型エピタキシャル層３０４を成長させる。分子線エピ
タキシャル成長は、シリコン・ソースとして電子銃式シ
リコン蒸発源を用い、ＨＢＯ2 を蒸発させてボロンドー
ピング源とした。続いて、化学気相成長法により全面に
膜厚５０ｎｍのシリコン酸化膜３０５、膜厚１００ｎｍ
のシリコン窒化膜３０６を形成する［図４の（ｂ）］。
活性領域上に分子線エピタキシャル成長法により、不純
物濃度１×１０16〜１×１０17ｃｍ-3、膜厚５０ｎｍの
ｐ型エピタキシャル層３０４を成長させる。分子線エピ
タキシャル成長は、シリコン・ソースとして電子銃式シ
リコン蒸発源を用い、ＨＢＯ2 を蒸発させてボロンドー
ピング源とした。続いて、化学気相成長法により全面に
膜厚５０ｎｍのシリコン酸化膜３０５、膜厚１００ｎｍ
のシリコン窒化膜３０６を形成する［図４の（ｂ）］。
【００３２】次に、フォトリソグラフィ法およびＲＩＥ
法を適用して、将来ベース領域となるべき領域上を除い
てシリコン窒化膜３０６およびシリコン酸化膜３０５を
除去する。続いて、シリコン窒化膜をマスクとして、ボ
ロンをイオン注入して外部ベース領域となるｐ+ 型拡散
層３０７を形成する［図４の（ｃ）］。次いで、シリコ
ン窒化膜３０６をマスクとして熱酸化を施してｐ+ 型拡
散層３０７上に膜厚３０〜５０ｎｍのシリコン酸化膜３
１０を形成する。この熱処理によりｐ+ 型拡散層３０７
は下へ延びる［図５の（ａ）］。
法を適用して、将来ベース領域となるべき領域上を除い
てシリコン窒化膜３０６およびシリコン酸化膜３０５を
除去する。続いて、シリコン窒化膜をマスクとして、ボ
ロンをイオン注入して外部ベース領域となるｐ+ 型拡散
層３０７を形成する［図４の（ｃ）］。次いで、シリコ
ン窒化膜３０６をマスクとして熱酸化を施してｐ+ 型拡
散層３０７上に膜厚３０〜５０ｎｍのシリコン酸化膜３
１０を形成する。この熱処理によりｐ+ 型拡散層３０７
は下へ延びる［図５の（ａ）］。
【００３３】次に、残されていたシリコン窒化膜３０６
をウェットエッチング法により除去し、再び化学気相成
長法により全面に膜厚約１００ｎｍのシリコン窒化膜３
１２を成長させる。続いて、フォトエッチング法により
ｐ型エピタキシャル層３０４上のシリコン窒化膜３１２
およびシリコン酸化膜３０５を除去してエミッタ開口を
形成し、全面に砒素を含有するｎ+ 型多結晶シリコン層
３０８を成長させる。フォトリソグラフィ技法およびド
ライエッチング法を適用して、エミッタ開口部にのみ残
すようにｐ+ 型多結晶シリコン層３０８をパターニング
した後、窒素雰囲気中で１０００℃の熱処理を施してエ
ミッタとなるｎ+ 拡散層３０９を形成する［図５の
（ｂ）］。
をウェットエッチング法により除去し、再び化学気相成
長法により全面に膜厚約１００ｎｍのシリコン窒化膜３
１２を成長させる。続いて、フォトエッチング法により
ｐ型エピタキシャル層３０４上のシリコン窒化膜３１２
およびシリコン酸化膜３０５を除去してエミッタ開口を
形成し、全面に砒素を含有するｎ+ 型多結晶シリコン層
３０８を成長させる。フォトリソグラフィ技法およびド
ライエッチング法を適用して、エミッタ開口部にのみ残
すようにｐ+ 型多結晶シリコン層３０８をパターニング
した後、窒素雰囲気中で１０００℃の熱処理を施してエ
ミッタとなるｎ+ 拡散層３０９を形成する［図５の
（ｂ）］。
【００３４】次に、フォトエッチング法を適用して、シ
リコン窒化膜３１２およびシリコン酸化膜３１０を選択
的に除去しｐ+ 拡散層３０７上にベース開口を形成す
る。その後、アルミニウムを蒸着しこれをパターニング
して電極３１１を形成すれば、本実施例の半導体装置の
製造が完了する。
リコン窒化膜３１２およびシリコン酸化膜３１０を選択
的に除去しｐ+ 拡散層３０７上にベース開口を形成す
る。その後、アルミニウムを蒸着しこれをパターニング
して電極３１１を形成すれば、本実施例の半導体装置の
製造が完了する。
【００３５】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の範囲内において適宜
変更が可能である。例えば、活性領域の分離手段として
ＬＯＣＯＳ法以外の分離技術を採用することができ、ま
た第１、第２の実施例においてｐ+ 型エピタキシャル層
１０４、２０４のエッチング手段として当方性のドライ
エッチング法（ＲＩＥ法等）を用いることもできる。さ
らに、ベース領域にシリコン・ゲルマニウム混晶を用い
る場合、ゲルマニウムの比を、コレクタ側からエミッタ
側に向かって徐々に下げるようにしてもよい。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の範囲内において適宜
変更が可能である。例えば、活性領域の分離手段として
ＬＯＣＯＳ法以外の分離技術を採用することができ、ま
た第１、第２の実施例においてｐ+ 型エピタキシャル層
１０４、２０４のエッチング手段として当方性のドライ
エッチング法（ＲＩＥ法等）を用いることもできる。さ
らに、ベース領域にシリコン・ゲルマニウム混晶を用い
る場合、ゲルマニウムの比を、コレクタ側からエミッタ
側に向かって徐々に下げるようにしてもよい。
【００３６】
【発明の効果】以上説明したように、本発明は、真性ベ
ース領域をエピタキシャル層にて構成し、真性ベース領
域を引き出す外部ベース領域を真性ベース領域とは別の
領域として構成したものであるので、薄層化されたベー
ス領域を高精度に形成することができまた真性ベース領
域と外部ベース領域とをそれぞれに最適の不純物濃度に
設定することができるため、高いｆT を実現できるとと
もにベース抵抗ｒbb′を低く抑えることが可能となり、
高い挿入利得｜Ｓ21｜2 を得ることができる。また、本
発明のトランジスタでは、ベースリードに多結晶シリコ
ンを用いておらず、高不純物濃度の外部ベース領域に直
接金属電極をコンタクトさせているので、ベース抵抗ｒ
bb′を１００Ω以下とＳＳＴ構造のトランジスタのもの
よりさらに低減化することができる。
ース領域をエピタキシャル層にて構成し、真性ベース領
域を引き出す外部ベース領域を真性ベース領域とは別の
領域として構成したものであるので、薄層化されたベー
ス領域を高精度に形成することができまた真性ベース領
域と外部ベース領域とをそれぞれに最適の不純物濃度に
設定することができるため、高いｆT を実現できるとと
もにベース抵抗ｒbb′を低く抑えることが可能となり、
高い挿入利得｜Ｓ21｜2 を得ることができる。また、本
発明のトランジスタでは、ベースリードに多結晶シリコ
ンを用いておらず、高不純物濃度の外部ベース領域に直
接金属電極をコンタクトさせているので、ベース抵抗ｒ
bb′を１００Ω以下とＳＳＴ構造のトランジスタのもの
よりさらに低減化することができる。
【００３７】さらに、本発明のトランジスタでは、エミ
ッタ拡散領域の断面形状を真性ベース領域の断面形状と
相似形となるようにするか、あるいは真性ベース領域を
その表面部分において絶縁物にて囲繞するようにしてい
るので、エミッタ領域と高不純物濃度の外部ベース領域
との距離を一定以上に大きくとることが可能となる。し
たがって、本発明によれば、ベース抵抗ｒbb′を低く抑
えつつエミッタ−ベース間耐圧ＢＶEBO が高くすること
が可能となり、かつリーク不良も低減できるため、歩留
りが向上する。
ッタ拡散領域の断面形状を真性ベース領域の断面形状と
相似形となるようにするか、あるいは真性ベース領域を
その表面部分において絶縁物にて囲繞するようにしてい
るので、エミッタ領域と高不純物濃度の外部ベース領域
との距離を一定以上に大きくとることが可能となる。し
たがって、本発明によれば、ベース抵抗ｒbb′を低く抑
えつつエミッタ−ベース間耐圧ＢＶEBO が高くすること
が可能となり、かつリーク不良も低減できるため、歩留
りが向上する。
【００３８】また、本発明による製造方法では、厳格な
工程管理を必要とする工程が含まれておらず、比較的容
易な工程の繰り返しによりバイポーラ型半導体装置の製
造が可能であり、かつ工程数も少ないため、この意味に
おいても歩留りの向上に寄与することができる。
工程管理を必要とする工程が含まれておらず、比較的容
易な工程の繰り返しによりバイポーラ型半導体装置の製
造が可能であり、かつ工程数も少ないため、この意味に
おいても歩留りの向上に寄与することができる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程断面図の一部。
めの工程断面図の一部。
【図２】本発明の第１の実施例の製造方法を説明するた
めの工程断面図の一部。
めの工程断面図の一部。
【図３】本発明の第２の実施例の製造方法を説明するた
めの工程断面図。
めの工程断面図。
【図４】本発明の第３の実施例の製造方法を説明するた
めの工程断面図の一部。
めの工程断面図の一部。
【図５】本発明の第３の実施例の製造方法を説明するた
めの工程断面図の一部。
めの工程断面図の一部。
【図６】第１の従来例の製造方法を説明するための工程
断面図。
断面図。
【図７】第２の従来例の製造方法を説明するための工程
断面図の一部。
断面図の一部。
【図８】第２の従来例の製造方法を説明するための工程
断面図の一部。
断面図の一部。
４００、５００ ｐ型シリコン基板 １０１、２０１、３０１、４０１、５０１ ｎ+ 型埋込
み層 １０２、２０２、３０２、４０２、５０２ ｎ型エピタ
キシャル層 １０３、２０３、３０３、４０３、５０３ 選択酸化膜 １０４、２０４ ｐ+ 型エピタキシャル層 ３０４、４０４ ｐ型エピタキシャル層 ５０４ シリコン窒化膜 １０５、２０５、３０５、４０５ シリコン酸化膜 ５０５ ｐ+ 型多結晶シリコン層 ５０５ａ ノンドープ多結晶シリコン層 １０６、２０６ エミッタ開口 ３０６、５０６ シリコン窒化膜 １０７、２０７ ｐ型エピタキシャル層 ３０７ ｐ+ 型拡散層 ５０７ シリコン酸化膜 １０８、２０８、３０８、４０８、５０８ ｎ+ 型多結
晶シリコン層 １０９、２０９、３０９、４０９、５０９ ｎ+ 型拡散
層 １１０ ベース開口 ３１０ シリコン酸化膜 ５１０ ｐ型拡散層 １１１、２１１、３１１、４１１、５１１ 電極 ３１２ シリコン窒化膜 ４１２ コレクタ引き出し拡散層 ５１２ ｐ+ 型拡散層 ４１３ ｐ+ 型拡散層 ４１４ チャネルストッパ層
み層 １０２、２０２、３０２、４０２、５０２ ｎ型エピタ
キシャル層 １０３、２０３、３０３、４０３、５０３ 選択酸化膜 １０４、２０４ ｐ+ 型エピタキシャル層 ３０４、４０４ ｐ型エピタキシャル層 ５０４ シリコン窒化膜 １０５、２０５、３０５、４０５ シリコン酸化膜 ５０５ ｐ+ 型多結晶シリコン層 ５０５ａ ノンドープ多結晶シリコン層 １０６、２０６ エミッタ開口 ３０６、５０６ シリコン窒化膜 １０７、２０７ ｐ型エピタキシャル層 ３０７ ｐ+ 型拡散層 ５０７ シリコン酸化膜 １０８、２０８、３０８、４０８、５０８ ｎ+ 型多結
晶シリコン層 １０９、２０９、３０９、４０９、５０９ ｎ+ 型拡散
層 １１０ ベース開口 ３１０ シリコン酸化膜 ５１０ ｐ型拡散層 １１１、２１１、３１１、４１１、５１１ 電極 ３１２ シリコン窒化膜 ４１２ コレクタ引き出し拡散層 ５１２ ｐ+ 型拡散層 ４１３ ｐ+ 型拡散層 ４１４ チャネルストッパ層
Claims (3)
- 【請求項１】 高濃度に不純物のドープされたシリコン
からなる第１導電型の半導体層上にコレクタを構成する
第１導電型のエピタキシャル層を形成する工程と、 該第１導電型のエピタキシャル層上に高不純物濃度の第
２導電型半導体層をエピタキシャル成長させる工程と、 前記高不純物濃度の第２導電型半導体層上に絶縁膜を形
成し該絶縁膜を選択的に除去してエミッタ開口を形成す
る工程と、 前記エミッタ開口を介して前記高不純物濃度の第２導電
型半導体層に等方性エッチングを施して前記第１導電型
のエピタキシャル層の表面を選択的に露出させる工程
と、 前記エミッタ開口を介して前記第１導電型のエピタキシ
ャル層上に低不純物濃度の第２導電型半導体をエピタキ
シャル成長させて、前記高不純物濃度の第２導電型半導
体層の除去部分を埋める第２導電型のエピタキシャル層
を形成する工程と、 前記エミッタ開口を介して前記第２導電型のエピタキシ
ャル層の表面領域内に第１導電型不純物を導入してエミ
ッタ領域を形成する工程と、 を備えるシリコンバイポーラ型半導体装置の製造方法。 - 【請求項２】 前記高不純物濃度の第２導電型半導体層
にエッチングを施して前記第１導電型のエピタキシャル
層の表面を選択的に露出させる工程において、エッチン
グがＨＦ、ＨＮＯ3 およびＣＨ3 ＣＯＯＨを含みそれら
がＨＦ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：３：８の比で
混合されているエッチング液を用いた湿式エッチングで
行われることを特徴とする請求項１記載のシリコンバイ
ポーラ型半導体装置の製造方法。 - 【請求項３】 高濃度に不純物のドープされたシリコン
からなる第１導電型の半導体層上にコレクタを構成する
第１導電型のエピタキシャル層を形成する工程と、 前記第１導電型のエピタキシャル層上に低不純物濃度の
第２導電型のエピタキシャル層を成長させる工程と、 前記第２導電型のエピタキシャル層上に耐酸化性膜を形
成し、将来ベースとなる領域上の前記耐酸化性膜を残し
て他の部分をエッチング除去する工程と、 前記耐酸化性膜をマスクに第２導電型不純物を導入して
高不純物濃度の第２導電型半導体層を形成する工程と、 前記耐酸化性膜をマスクに熱処理を施して前記高不純物
濃度の第２導電型半導体層を部分的にシリコン酸化膜に
変換する工程と、 前記第２導電型のエピタキシャル層に選択的に第１導電
型不純物を導入してエミッタ領域を形成する工程と、 を備えるシリコンバイポーラ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5119023A JP2531341B2 (ja) | 1993-04-22 | 1993-04-22 | シリコンバイポ―ラ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5119023A JP2531341B2 (ja) | 1993-04-22 | 1993-04-22 | シリコンバイポ―ラ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318604A JPH06318604A (ja) | 1994-11-15 |
| JP2531341B2 true JP2531341B2 (ja) | 1996-09-04 |
Family
ID=14751077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5119023A Expired - Fee Related JP2531341B2 (ja) | 1993-04-22 | 1993-04-22 | シリコンバイポ―ラ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531341B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008226896A (ja) * | 2007-03-08 | 2008-09-25 | Hitachi Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381855A (ja) * | 1986-09-25 | 1988-04-12 | Mitsubishi Electric Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JPH04312927A (ja) * | 1991-03-18 | 1992-11-04 | Mitsubishi Electric Corp | 半導体装置，およびその製造方法 |
| JP3149470B2 (ja) * | 1991-09-12 | 2001-03-26 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-04-22 JP JP5119023A patent/JP2531341B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06318604A (ja) | 1994-11-15 |
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