KR100244812B1 - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100244812B1 KR100244812B1 KR1019960009885A KR19960009885A KR100244812B1 KR 100244812 B1 KR100244812 B1 KR 100244812B1 KR 1019960009885 A KR1019960009885 A KR 1019960009885A KR 19960009885 A KR19960009885 A KR 19960009885A KR 100244812 B1 KR100244812 B1 KR 100244812B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor
- layer
- region
- semiconductor region
- film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 210
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 71
- 238000005530 etching Methods 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 202
- 238000000034 method Methods 0.000 claims description 66
- 239000000463 material Substances 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 23
- 239000011229 interlayer Substances 0.000 claims description 14
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 5
- 238000003475 lamination Methods 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 57
- 229910045601 alloy Inorganic materials 0.000 abstract description 39
- 239000000956 alloy Substances 0.000 abstract description 39
- 238000001312 dry etching Methods 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 26
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 25
- 239000013078 crystal Substances 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 230000012010 growth Effects 0.000 description 10
- 238000001459 lithography Methods 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000007773 growth pattern Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/933—Germanium or silicon or Ge-Si on III-V
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
진성 베이스층보다 높은 농도의 전기적으로 활성의 불순물을 포함하는 SiGe 합금막이 베이스 전극용 처마 구조의 다결정 실리콘막 상에 형성된다. 이후, 개구부 바로 아래의 SiGe 만이, SiGe의 에칭 속도가 Si의 속도보다 빠른 조건하에서, 건식 에칭에 의해 완전히 제거되어, 결과적으로 진성 베이스층이 형성된다.
Description
제 1a도 내지 제 1e 도는 종전 기술을 설명하기 위한 제조 단계의 순서를 도시하는 단면도.
제 2 도는 본 발명에 따른 제 1 실시예의 반도체 장치를 도시하는 단면도.
제 3a 도 내지 제 3f 도는 본 발명의 따른 제 1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 제조 단계의 순서를 도시하는 단면도.
제 4 도는 본 발명에 따른 제 2 실시예를 설명하기 위한 반도체 장치의 단면도.
제 5 도는 본 발명에 따른 제 3 실시예를 설명하기 위한 반도체 장치의 단면도.
제 6 도는 본 발명에 따른 제 4 실시예를 설명하기 위한 반도체 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 3 : 에피택셜층
4 : 절연막 6 : 층간 절연막
7 : 다결정 실리콘막
본 발명은 반도체 장치와 그 제조 방법에 관한 것이고, 특히 바이폴라 트랜지스터와 그 제조 방법에 관한 것이다.
보다 얇은 베이스를 갖는 바이폴라 트랜지스터가 고속 수행을 가능케 하는 높은 컷오프(cut-off) 주파수(fT)를 제공하는 것은 이미 공지된 사실이다. 베이스 페치(fetch) 저항의 감소가 트랜지스터의 고속 동작에 유리하다는 사실 또한 공지된 사실이다. 고속 동작 수행 능력을 갖고 또한 자기 정렬된 베이스와 에미터층이 형성된 바이폴라 트랜지스터를 제조하기 위한 종전 기술의 제조 공정을 간략히 설명한다. 우선 N형 콜렉터층이 반도체 기판 상에 형성된다. 그 후 콜렉터층을 노출시키기 위한 개구부를 갖는 절연층이 반도체 기판 상에 형성된다. 한쪽 단부(end)가 상기 개구부로 돌출(projecting)되는 베이스 전극이 절연막 상에 형성된다. 다음엔 P형의 제 1 및 제 2 반도체층이 개구부 내의 콜렉터층 위와, 콜렉터와 전극 사이의 전기적 접합을 형성하기 위해 개구부로 돌출된 베이스 전극의 종단의 바닥 표면 상에서 각각 성장된다. 그 후, 콜렉터층을 노출시키기 위해 제 1 반도체층을 선택적으로 제거한다. 잔류하는 제 1 및 제 2 반도체층은 상기 제거에 의해 외부 베이스층이 된다. P형 내부 베이스층이 상기 노출된 콜렉터층 상에 형성되고, N형의 에미터층이 상기 내부 베이스층 상에 형성된다. 종전의 바이폴라 트랜지스터의 주요 부분은 상기의 설명과 같이 제조된다.
바이폴라 트랜지스터의 제조에서, 내부 및 외부 베이스층은 별도의 성장으로 형성된다. 분리 형성은 제 1 및 제 2 반도체층의 외부 베이스층을 높은 불순물 농도로 형성시킴으로써 감소된 베이스 페치(fetch) 저항을 야기하고, 또한 외부 베이스층 보다 얇은 내부 베이스층을 초래한다. 이에 의해 고속의 수행 능력을 갖는 자기 정렬된 바이폴라 트랜지스터가 얻어진다.
그러나, 이 종전의 바이폴라 트랜지스터에서 개선할 여지가 있음이 알려져 있다. 제 1 반도체층을 형성한 후, 콜렉터층의 표면을 노출시키기 위해 제 1 반도체층을 선택적으로 제거하는데. 그 제거 공정에서, 후에 내부 베이스층이 형성될 영역에서는 제 1 반도체층을 완벽히 제거해야 하는 반면에, 콜렉터층의 표면은 제거되지 않도록 하는 것이 필요하다. 왜냐하면 제 1 반도체층이 내부 베이스 영역내에 잔류하면, 잔류하는 제 1 반도체층이 실제적으로 베이스층으로 작용하기 때문이다. 그러므로 얇은 내부 베이스층이 후에 형성된다 할지라도, 잔류하는 제 1 반도체층과 얇은 내부 베이스층을 포함하는 두꺼운 베이스 영역이 필연적으로 형성된다. 콜렉터층의 표면이 초과되어 제거되면, 베이스 전극과 콜렉터 상에 형성될 내부 베이스층 사이의 거리는 너무 멀어지게 되고, 먼 거리는 베이스 저항의 증가를 초래한다. 이 같은 두꺼운 베이스 영역 및 높은 베이스 저항은 바이폴라 트랜지스터의 고속 동작에 단점이 된다.
보다 고속의 동작이 가능한 바이폴라 트랜지스터와 그 제조 방법을 제공하는 것이 본 발명의 목적이다.
본 발명에 따른 반도체 장치는,
반도체 기판 상에 형성되는 제 1 도전형의 콜렉터와,
반도체 기판 상에 형성되고 콜렉터층을 노출시키기 위한 개구부를 갖는 절연막과,
절연막 상에 형성되고 한쪽 단부에선 개구부 영역으로 돌출되는 베이스 전극과,
개구부 내에서 상기 콜렉터층의 주위를 덮고, 상기 콜렉터층의 중앙 영역을 노출시키며, 상기 콜렉터와 다른 구성 요소를 갖고, 또한 상기 베이스 전극으로 확장하는 제 2 도전형의 제 1 반도체층과,
상기 개구부 영역으로 확장하는 베이스 전극의 한 단부 상에 형성되고, 또한 상기 제 1 반도체층과 전기적으로 접속하기 위해 상기 베이스 전극의 한쪽 단부로부터 상기 제 1 반도체층으로 확장하는 제 2 도전형의 제 2 반도체층과,
콜렉터층의 중앙 영역에 형성되는 제 2 도전형의 내부 베이스층과,
상기 내부 베이스층에 형성되는 제 1 도전형의 에미터층을 구비한다.
본 발명에 따른 반도체 장치의 제조 방법은,
반도체 가판 상에 제 1 도전형의 콜렉터층을 형성시키는 단계와,
반도체 기판 상에서 상기 콜렉터층을 노출시키기 위한 개구부를 갖는 절연층을 형성시키는 단계와,
상기 절연층 상에서 한쪽 단부가 상기 개구부로 돌출되는 베이스 전극을 형성시키는 단계와,
개구부 영역 내에서 콜렉터 위로 또한 전기적 접속을 위해 개구부로 돌출되는 베이스 전극의 한쪽 단부에서 제 2 도전형의 제 1 및 제 2 반도체층을 성장시키는 단계와,
잔류하는 제 1 및 제 2 반도체층이 외부 베이스층이 되도록 콜렉터층에서보다 제 1 반도체층에서의 에칭률이 높은 에천트(etchant)를 사용하여 콜렉터층을 노출시키기 위한 제 1 반도체층의 선택적 제거 단계와,
상기 노출된 콜렉터층에 제 2 도전형이 내부 베이스층을 형성시키는 단계와,
상기 내부 베이스층에 제 1 도전형의 에미터층을 형성시키는 단계를 포함한다.
상술한 구성에 따라서, 제 1 반도체층은 내부 베이스층이 형성될 영역에서 잔류하지 않게 되고, 그러므로 구성은 베이스층이 효과적으로 얇게 되게 할뿐만 아니라 콜렉터층의 표면이 제거되지 않도록 하고, 내부 베이스층과 베이스 전극 사이의 거리가 짧게 된다. 따라서 베이스의 저항은 감소되고 더 빠른 속도의 수행 능력을 갖는 바이폴라 트랜지스터가 실현된다.
본 발명의 실시예를 설명하기 전에, 도면을 참조하여 종래의 기술을 상세하게 설명한다. 제 1 종전 기술을 일본의 특허 공개 공보(평6-168952)를 참고하여 설명한다. 제 1a 도에 도시한 것과 같이, P-형의 실리콘 기판(1)상에서 임의의 하나가 다른 것 상에 위치하는 N＋형의 매립층(2)과 N-형의 실리콘 에피택셜층(3)과, 상기 에피택셜층과 N＋형 콜렉터 페치 영역(5)을 분리시키기 위한 로코스(LOCOS) 산화막(4)이 제공된다. 베이스 전극용 P＋형의 다결정 실리콘막(7)이 산화실리콘막(6)상에 형성되고, N＋형의 콜렉터 전극용 다결정 실리콘(8)이 콜렉터 페치 영역(5) 상에 형성된다.
콜렉터 전극용 다결정 실리콘막(8)과 베이스 전극용 다결정 실리콘막(7)은 개별적으로 질화실리콘막(9)으로 덮히게 된다. 베이스 전극용 다결정 실리콘막(7)의 바닥 표면은 노출되어 N-형의 에피택셜층(3)의 상부 표면에 부분적으로 마주하게 된다. 상기 구조의 제조 공정은 일본 특허 공개 공보(평6-168952)에 상세하게 설명되었다.
제 1b 도에 도시된 바와 같이, 높은 농도의 붕소(Boron)로 도핑된 실리콘막이 선택적 에피택셜 성장 방법에 의해 성장된다. 선택적 성장은 절연막에서는 아무것도 성장하지 않고 단결정 또는 다결정 실리콘막에서만 실리콘막이 성장하는 성장 형태를 의미한다. 이 경우에서, P＋＋형의 다결정 실리콘막(62a)이 베이스 전극용 다결정 실리콘막(7)의 표면 바닥에 성장되고, 동시에 P＋＋형의 단결정 실리콘막(61a)이 N-형의 에피택셜층(3)상에 형성된다.
제 1c 도에 도시된 바와 같이, 선택적 에피택셜 성장이 진행됨에 따라, P＋＋형의 단결정 실리콘막(61a)과 P＋＋형의 다결정 실리콘막(62a)이 성장을 계속하여 서로 접하게 된다.
그 후, 제 1d 도에 도시된 바와 같이, 질화실리콘막(9)에 형성된 개구부 바로 밑의 영역의 P＋＋형의 단결정 실리콘막(61a)이 제거된다. 그 후, P＋＋형의 다결정 실리콘막(62a)이 베이스 전극용 다결정 실리콘막(7)의 바닥 표면에 잔류하는 층으로 남게 되고, P＋＋형의 단결정 실리콘막(61a)의 일부분이 에피택셜층(3)에 잔류하는 층의 제거와 함께 제거된다. 실리콘막(61a)을 제거하기 위해, 이방성 에칭이 우선적으로 사용된다. 에칭으로 인해 손상받은 부분의 제거를 위해서는, 에칭된 표면을 산화시키고 산화막을 습식 에칭에 의해 제거하는 것이 바람직하다.
그 후, 제 1e 도에 도시된 바와 같이, 진성(intrinsic) 베이스층(63)은, P＋＋형의 단결정 실리콘막이 제거된 에피택셜층(3)의 영역에 선택적 에피택셜 성장 방법에 의해 형성된다. 그 후, 도면에 도시되지 않은 에미터가 형성되어 바이폴라 트랜지스터가 완성된다. 이 바이폴라 트랜지스터에서, 베이스 연결 영역의 시트(sheet) 저항은 진성 베이스층(63)의 경우보다 낮은 레벨로 감소하고, 따라서 바이폴라 트랜지스터는 높은 속도의 수행 능력을 갖게 된다.
그러나, 제 1 의 종래의 기술에서는, 다음에 설명하는 문제를 야기한다. 이 기술에서, P＋＋형의 단결정 실리콘막(61a)은 부분적으로 에칭되어 P＋＋형의 다결정 실리콘막(62a)과 P＋＋형의 단결정 실리콘막(61a)은 제거되고 반면 베이스 전극용 다결정 실리콘막(7)의 바닥 표면 아래의 영역에만 잔류하는 층을 남겨놓는 것이 필요하다. 게다가, P＋＋형의 단결정 실리콘막(61a)은, 개구부 아래의 에피택셜층(3)의 영역에 어떠한 잔류막도 없이, 완벽하게 제거되는 것이 필요하다. 더욱이, 진성 베이스층(63)은, N-형 에피택셜층(3)의 상부 표면이 가능한 한 거의 제거되지 않도록 형성되어야 한다. 그 이유는 다음에 설명된다. 만약 P＋＋형의 단결정 실리콘막(61a)이 일부분이 에칭 후에도 개구부 아래의 에피택셜층(3) 상에 남게 되면, 잔류한 P＋＋형의 단결정 실리콘막(61a)은 실질적으로 베이스층으로 작용한다. 따라서, 얇은 진성 베이스층(63)이 이후에 형성된다할지라도, 잔류된 P＋＋형의 단결정 실리콘막과 진성 베이스층(63)을 포함하는 두꺼운 베이스층이 형성되게 된다. 반대로, N-형의 에피택셜층(3)의 표면이 에칭에 의해 너무 많이 제거되면, 에피택셜층(3)의 표면 상에 형성되는 진성 베이스층(63)과 P＋형의 다결정 실리콘막(7) 사이의 거리가 멀어지게 된다. 거리가 멀어지면 베이스 저항이 증가하게 된다. 상기의 설명과 같이, P＋＋형의 단결정 실리콘막(61a) 사이의 경계에서 멈춰야 됨을 의미한다. 그러나, 실리콘막의 실제 에칭에서, 전기적으로 활성인 불순물의 농도차를 이용하여 선택적인 에칭률을 증가시키는 것은 불가능하다. 실제로, 다른 베이스 저항을 갖고, 웨이퍼 내에서 유효 두께가 다른 베이스층을 갖는 트랜지스터를 포함하는 제품이 나오게 된다.
제 2 의 종래 기술은 게르마늄(Ge)의 선택적인 에칭 기술을 설명하는 일본 특허 공개 공보(소63-25924)를 참조하여 설명한다. 이 기술에서, GeCl4또는 가스를 포함하는 GeCl4가 에칭 가스로 사용되고, 기판이 가열되어, Ge층은 선택적으로 기상 에칭(vapor phase-etched)된다. 이 기술을 본 발명의 트랜지스터에 적용하기 위해서는, 베이스 전극을 위해 다결정 실리콘막(7)의 바닥 표면 아래에서만 다음의 방법에 의해 오버행(overhang) 구조를 갖고 잔류물을 남겨 놓을 수 있다. 그 방법은 제 1 도에 도시된 바와 같이 오버행 구조를 갖는 베이스 전극용 다결정 실리콘막(7)에서 Ge층이 선택적으로 성장하는 것이고, 이어서 기판이 가열되고, GeCl4계(GeCl4-based) 에칭 가스가 사용된다. 에칭에 대해 보다 선호되는 것은 Ge와 Si가 다르게 에칭되고, 따라서 N-형의 에피택셜 실리콘층(3)은 거의 제거되지 않고 에칭이 종료된 후 웨이퍼 상에서의 상기 영역을 통한 개구부 바로 밑의 N-형의 에피택셜층(3)에는 Ge가 전혀 남지 않게 되는 것이다. 상기의 설명과 같이, 이 기술은 진성 베이스층(63)을 형성하기 위해 기본 구조로서의 이상적인 구조를 실현시킨다.
그러나, 일본 특허 공개 공보(소63-25924)에서 공개된 반도체 장치의 제조 방법은 다음과 같은 문제를 야기한다. Ge와 Si는 격자 상수에서 상당히 다르다. 자세하게, Ge의 격자 상수(aGe) = 5.65Å 이고 Si의 격자 상수(aSi) = 5.43Å 이다. 격자 상수에서의 차이가 너무 커 베이스 콜렉터 접합을 형성시킬 때 결함을 야기한다.
R.People 등이 서술한 ＆quot;Calculation of critical layer thickeness versus lattice mismatch for GexSiL-x/Si strained-layer heterostructures＆quot;(Vol 47, 1985, p.322)에서, 불일치 없이 성장할 수 있는 Ge의 최대 두께는 10Å 정도인 것으로 제시되었다.
상기의 설명과 같은 결과에 기초하여, 콜렉터용 N-형의 에피택셜층(3)과 베이스 전극용 다결정 실리콘막(7) 사이의 거리가 종래의 사용되는 것과 동일하게 설계되면, 오버행 구조를 갖는 베이스 전극용 다결정 실리콘막(7)의 바닥 표면 아래에 형성되는 Ge층은 단층(dislocation)을 포함하는 결정이 될 것이다. 단층을 포함한다는 것은 콜렉터-베이스 접합 사이의 결합을 포함하는 것을 의미하고, 결합을 포함하는 것은 접합 사이의 누설 전류를 야기한다. 따라서 베이스 전극용 다결정 실리콘막(7)과 콜렉터용 N-형의 에피택셜층(3)사이의 거리는 종래에 사용되는 두께와 동일하게 설계될 수 있다.
베이스 전극용 다결정 실리콘막(7)과 콜렉터용 N-형의 에피택셜층(3) 사이의 거리를 종래 기술에 비해 작게 설계하면, 양 접합 사이의 캐패시턴스가 증가한다.
기생 정전 용량을 낮은 레벨로 억제하면서 베이스 저항을 감소시킬 수 없는 것이 제 2 의 종래 기술의 문제점이다.
제 2 도 내지 제 6 도를 참조하여 본 발명에 따른 실시예가 구체적으로 설명된다.
본 발명은 NPN형 바이폴라 트랜지스터를 참조하여 설명된다. 물론 본 발명은 PNP형 바이폴라 트랜지스터에도 적용될 수 있다.
제 2 도에서, 본 발명에 따른 반도체 장치는 제 1 반도체 영역(3), 층간 절연막(6), 제 2 반도체 영역(10 및 11), 제 3 반도체 영역(12 및 13), 측벽 절연막(14) 및 기본 구조로서 제 4 반도체 영역(15)을 포함하고, 제 1 반도체 영역(3)은 섬과 같은 구조를 형성하기 위해 절연막(4)에 의해 둘러 쌓인다.
층간 절연막(6)은 제 1 반도체 영역(3)에 형성되고, 제 1 반도체 영역(3)으로 확장되는 개구부(101)를 갖고, 제 2 반도체 영역(10 및 11)은 층간 절연막(6)과 대략 동일한 막두께를 갖고 층간 절연막(6)의 개구부(101)의 측벽을 덮는다. 제 3 반도체 영역(12 및 13)은 제 2 반도체 영역(10 및 11)보다 낮은 불순물 농도의 반도체 재료로 구성되고 층간 절연막(6)보다 얇은 두께를 갖고, 제 1 반도체 영역의 상부 표면과 제 2 반도체 영역(10 및 11)의 측면을 덮는다. 측벽 절연막(14)은 제 3 반도체 영역(12 및 13)의 측면 표면을 덮으면서 형성되고, 제 4 반도체 영역(15)은 측벽 절연막에 의해 둘러쌓이는 제 3 반도체 영역과 함께 형성된다.
제 2 반도체 영역(10 및 11)은 제 1 반도체 영역(3)과 불순물 농도에서 다른 높은 불순물 농도의 반도체 재료로 이루어질 수 있다.
제 2 반도체 영역(10 및 11)은 네 개의 구성 요소로 얇은 판 구조를 포함할 수 있다. 즉, 제 1 반도체 영역(3)의 것과 상이한 반도체 재료(10)와, 제 1 반도체 영역과 동일한 질의 반도체 재료(31 및 32)와, 제 1 반도체 영역의 것과 상이한 반도체 재료(11)이다. 실리콘(Si) 재료는 제 1 반도체 재료이고, 실리콘 게르마늄(SiGe) 합금은 제 1 반도체 재료와 상이한 재료이다. 두 재료의 격자 상수는 각각 다르므로, 실리콘(Si) 상에 SiGe의 두꺼운 층을 결함없이 형성하기는 어렵다. 그러나, 실리콘 게르마늄/실리콘/실리콘 게르마늄(SiGe/Si/SiGe)의 제 2 반도체 영역의 얇은 판 구조는 두껍게 성장할 수 있다. 결과적으로, 층간 절연막을 두껍게 설계 가능하고, 베이스 전극용 다결정 실리콘막과 콜렉터 영역 사이의 기생 정전 용량이 감소될 수 있다.
제 2 반도체 영역(10 및 11)에서, 제 1 반도체 영역(3)과 접하는 영역에서 재료의 특성은 제 1 반도체 영역의 재료의 특성과 다를 수 있고, 특성에서의 차이는 제 1 반도체 영역에 근접한 제 2 반도체 영역의 부분에서 보다 명확해질 것이다. 이 단계적인 특성은 상술한 재료를 참조로 설명된다. 제 2 반도체 영역의 SiGe 영역에서, Ge성분은 제 1 및 제 2 반도체 영역 사이의 경계에서 가장 높고, 제 2 반도체의 수직 방향으로, 일부 위치의 Ge의 성분은 경계로부터 멀어지면서 감소한다. 따라서, 제 1 및 제 2 반도체 영역 사이의 인터페이스에서 굉장히 선택적이 되고, 전에 언급한 배열보다 다결정 실리콘막과 콜렉터 사이의 보다 넓은 공간이 실현될 수 있고, 그 사이의 기생 정전 용량은 감소된다.
제 3 반도체 영역(12 및 13)의 밴드 갭(Band Gap)은 제 1 반도체 영역(3) 및 제 4 반도체 영역(15)의 것보다 좁게 된다. 따라서, 높은 전류 증폭도 (hFE)가 실현된다.
제 3 반도체 영역(12 및 13)의 밴드 갭은 제 1 반도체 영역(3)으로부터 위치가 멀어질수록 점차 넓어지고, 제 2 반도체 영역(10 및 11)의 반도체 재료는 SiGe 합금으로 구성된다. 따라서, 베이스 영역을 통과하는 소수 캐리어의 주행을 가속시키는 전계가 생성되고, 이 전계는 베이스 주행 시간을 줄이고, 따라서 고속 동작이 실현된다.
제 3 반도체 영역(12 및 13)에서, 전기적으로 활성의 불순물 농도는 제 1 및 제 4 반도체 영역(3 및 15)에 접한 영역에서 낮게 된다.
상세한 것은 다음의 실시예를 참조하여 설명한다. 제 2 도에서, N＋형의 매립층(2-1) 및 P＋형의 매립층(2-2)은 P-형 실리콘 기판(1)의 표면 상에 형성되고, 상기 층의 표면 상에 N-형 에피택셜층(3)이 제 1 반도체 영역으로 형성된다. 에피택셜층(3)은 바이폴라 트랜지스터의 콜렉터 영역으로 작용한다.
에피텍셜층(3)은 통상의 LOCOS 산화 기술에 따른 선택적인 산화막(4)에 의해 나뉘어진다. 산화막(4)은 매립층(2-1 및 2-2)으로 확장된다. 트랜지스터의 콜렉터 영역으로 작용하지 않는 전체 에피택셜층(3) 중 에피택셜층의 일부 영역은 높은 농도의 불순물로 도핑되고, 상기 일부 영역은 N＋형의 콜렉터 리딩 영역(collector leading region : 5)으로 동작한다.
에피택셜층(3) 및 콜렉터 리딩 영역(5)의 표면에서, 층간 절연막이 되는 산화실리콘막(6)이 형성되고, 상기 산화실리콘막(6)의 부분적인 표면 영역에서 P＋＋형의 베이스 전극용 다결정 실리콘막(7)과 콜렉터 리딩 영역(5)과 접하는 콜렉터 전극용 다결정 실리콘막(8)이 형성된다. 이들 다결정 실리콘막(7 및 8)은 질화실리콘막(9)으로 덮힌다.
베이스 전극용 다결정 실리콘막(7)으로 구성된 오버행부, 산화실리콘막(6), 및 N-형의 에피택셜층(3)에서, P＋형의 단결정 SiGe 합금막(10)과 P＋형의 다결정 SiGe 합금막(11)이 제 2 반도체 영역을 형성하기 위해 얇은 판구조로 된다. P＋형의 실리콘 진성 베이스층(12)은 N-형의 에피택셜층(3)과 P＋형 단결정의 SiGe 합금막(10)의 표면과 접하게 된다.
제 3 반도체 영역으로 작용하는 P＋형의 다결정 실리콘막(13)은 P＋형 다결정 SiGe 합금막(11)의 표면과 접하게 된다. 질화실리콘막(9)에 제공되는 개구부는 측벽 절연막으로 작용하는 산화실리콘막(14)을 포함하는 측벽을 갖고, 제 4 반도체 영역으로 작용하는 에미터 영역(15)은 애미터 전극용 다결정 실리콘막(16)으로부터 가해지는 불순물에 의해 형성된다. 모든 이들 요소는 산화실리콘막(17)에 의해 덮힌다. Al계 에미터 전극(18-1), Al계 베이스 전극(18-2) 및 Al계 콜렉터 전극(18-3)은 각 전극(16, 7 및 8)용 다결정 실리콘막에 접하도록 제공된다.
다음엔, 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 이후에 설명한다. 본 발명에 따른 반도체 장치의 제조 방법을 기본적으로 적층 단계, 개구부 형성 단계, 제 2 반도체 영역 형성 단계, 제 3 반도체 영역 형성 단계, 측벽 절연막 형성 단계, 및 제 4 반도체 영역 형성 단계를 포함한다. 각 공정별 자세한 설명은 이후에 설명한다.
적층 단계에서, 반도체막(7 및 8)은 절연막(6)에 덮여 제 1 반도체 영역(3)상에 적층되어 형성된다.
개구부 형성 단계에서, 개구가 절연막(6) 및 반도체막(7 및 8)을 통해 제 1 반도체 영역(3)으로 확장하고, 반도체막(7)의 바닥 표면의 부분적인 영역이 처마(eave) 구조를 갖는 오버행 개구부(overhang opening)가 형성된다.
제 2 반도체 영역 형성 단계에서, 제 2 반도체 영역(10 및 11)이 개구부의 측벽에 형성된다.
제 3 반도체 영역 형성 단계에서, 제 3 반도체 영역(12 및 13)은 개구부 내에서 제 1 반도체 영역(3)과 제 2 반도체 영역(10 및 11)을 덮으면서 형성된다.
측벽 절연막 형성 단계에서, 측벽 절연막(14)은 제 3 반도체 영역(12 및 13)의 측면 표면을 덮으면서 형성된다.
제 4 반도체 영역 형성 단계에서, 제 4 반도체 영역(15)은 측벽 절연막(14)에 의해 들러쌓인 제 3 반도체 영역(12 및 13)과 접하면서 형성된다.
다음엔, 본 발명이 제 1 실시예에 따른 방법이 제 3a 도 내지 제 3f 도를 참조하여 설명된다.
(100)의 평면 방위(plane bearing)와, 10 내지 20 Ω·cm의 저항률을 갖는 P-형의 실리콘 기판(1)의 표면이 대략 6000Å의 깊이까지 산화 처리된다. 포토레지스트막이 종래의 리소그래피 기술로 상기 산화막에 패턴되고, 포토레지스트막이 덮히지 않은 SiO2막을 부분적으로 제거하기 위해 포토레지스트를 마스크로 사용한 HF계 에칭 용액으로 SiO2막이 선택적으로 에칭된다. 그 후, 포토레지스트막이 제거된다.
다음 단계에서 이온 주입법에 의해 야기되는 결함을 완화시키기 위해, 또한 다음 단계 이후의 리소그래피 공정에서 정렬을 위한 패턴을 형성하기 위해, SiO2패턴이 인가되는 P-형의 실리콘 기판(1)은 대략 500Å의 두께까지 산화 처리된다. 그 후 이온 주입으로 대략 6000Å 두께의 SiO2막이 제거된 영역에서만 선택적으로 N+형의 매립층(2-1)을 형성한다. 예컨대, 이온 주입은 70KeV, 5×1015cm-2의 조건 하에서 수행되고, 이온 주입 후 이온 주입에 따른 손상을 제거하고 주입된 비소를 확산시켜 콜렉터 저항을 감소시키기 위해 1100℃에서 3시간동안 열처리한다. 다음엔, 표면의 SiO2막이 HF계 에칭 용액으로 완전히 제거된다. 상기의 공정에서, 이온 주입 기술이 사용되었지만, 높은 농도의 비소를 함유하는 코팅막으로부터 비소를 확산시키는 열처리에 의해서도 동일한 N-형의 매립층이 형성되고, 불순물로서 안티몬이 사용될 수도 있다.
채널 스토퍼용 P+형의 매립층(2-2)은 소자 분리를 위해 형성된 선택적인 산화층(4)의 바닥 표면 아래의 영역에서 반전층(inversion layer)의 형성으로부터 P-형 실리콘 기판(1)을 보호하기 위하여 형성된다. 예컨대, 표면이 대략 400Å의 깊이로 산화되는 조건하에서 형성되고, 포토레지스트막은 리소그래피 공정에서 원하는 영역에만 남게 되고, 포토레지스트를 마스크로 사용하여 붕소가 이온 주입된다.
예컨대 이온 주입이 110KeV, 1×1014cm-2의 조건에서 수행되고, 이어서 질소 분위기에서 1000℃로 한 시간동안 열처리가 행해진다.
그 후, 표면의 산화막은 HF계 에칭 용액을 사용하여 완전히 제거되고, 이후 N-형의 에피택셜층(3)이 성장된다. SiH4또는 SiH2Cl2가 소스 가스로 사용되고 성장온도는 1000℃ 내지 1100℃이다. PH3는 도핑 가스로 사용된다. 상기 설명과 같이 에피택셜층(제 1 반도체 영역)(3)이 얻어지고, 이 층은 대략 0.7 미크론의 두께로, 농도 1×1010cm-3의 영역을 갖고, 또한 표면으로부터 매립층까지의 평균 N형의 농도가 대략 1×1016m-3인 천이 영역을 갖는다.
그 후, 표면에 대략 500Å 두께의 SiO2막이 형성되고, 이후, 1000Å 두께의 질화실리콘막이 LPCVD법에 의해 증착된다. SiH2Cl2＋3 NH3의 반응 개스를 사용하여 700℃ 내지 900℃의 조건하에서 막이 형성된다. 그 후, 질화막에 대한 패턴이 리소그래피 공정에 의해 이루어지고, 질화실리콘막은 레지스트를 마스크 재료로 사용하여 건식 에칭에 의해 선택적으로 제거된다. 건식 에칭은, 질화실리콘막 아래의 대략 500Å 두께의 SiO2막 중 100Å 내지 200Å의 표면층이 제거되었을 때, 정지하고, 이에 따라 질화실리콘막은 하부층에 대한 손상없이 완전히 제거된다. 포토레지스트막이 제거된다. 그 후, 선택적인 산화막(4)이 패턴된 질화실리콘막을 마스크 재료로 사용하여 형성된다. 예컨대, 선택적인 산화막(4)의 형성은 100℃의 증기로 4시간 동안의 조건으로 수행되고, 이 경우에서, 대략 8000Å 두께의 산화막이 형성된다.
그 후, 마스크 재료로 사용되는 질화실리콘막이 대략 130℃의 인산(H3PO4)에 적셔(soaking) 완전히 제거된다. 그 후, 층간 절연막으로 작용하는 대략 2000Å 두께의 산화실리콘막(6)이 에피택셜층(3) 및 선택적인 산화막(4)의 표면 상에 증착된다. 산화실리콘막(6)은 이전의 선택적인 산화 공정에서 사용된 동일한 방법에서의 리소그래피와 건식 에칭 기술에 의해 콜렉터 전극이 이후에 형성될 산화실리콘층의 영역에서만 패턴된다. 그 후 대략 2000Å 두께의 베이스 전극용 다결정 실리콘막(7)이 LPCVD 방법에 의해 증착된다. 증착은 SiH4를 소스 재료로 사용하여 대략 620℃의 조건하에서 수행된다. 폴리실리콘막은 리소그래피와 건식 에칭에 의해 패턴되고, 레지스트막을 제거하는 단계가 뒤따른다.
그 후, 포토레지스트막이 리소그래피 기술에 의해 형성되고 패턴되어, 베이스 전극용 다결정 실리콘막(7)의 영역에서만 개구부를 갖게 한다. 레지스트를 마스크로 사용하여 20KeV 및 5×1015cm-3의 조건하에서 붕소가 이온 주입되고, 레지스트는 제거된다.
그 후, 500Å의 두께를 갖는 산화실리콘막과 1000Å의 두께를 갖는 질화실리콘막이 CVD법에 의해 순서대로 증착되고, 산화막과 질화막으로 이루어진 두 개층의 막은 리소그래피와 건식 에칭 방법에 의해 콜렉터 전극용 다결정 실리콘막(8)의 영역에서만 개방된다. 그 후, 인을 개방된 영역으로만 확산시키기 위해 POCl3로 900℃에서 20분간 열처리한다. 이에 의해 인은 콜렉터 전극용 다결정 실리콘층(8)뿐만 아니고, N+형의 콜렉터 리딩 영역(5)을 형성하기 위한 하부층으로도 확산된다. 상부 두 개 층인 질화 실리콘과 산화실리콘막은 인산과 HF계 에칭 용액을 각각 사용하여 제거된다. 후에, 대량 1500Å 두께의 질화실리콘막(9)이 CVD 방법에 의해 전체적으로 증착된다.
그 후, 질화실리콘막(9)의 상부 표면에 포토레지스트를 형성하기 위해 포토레지스트가 코팅되고, 포토레지스트막은 리소그래피 기술에 의해 선택적으로 제거되어 에미터 영역이 형성될 영역에서만 개구부를 형성한다. 그 후, 포토레지스트막의 개구부 내에서 노출된 질화실리콘막(9)은 포토레지스트를 마스크로 사용하는 이방성 건식 에칭 기술에 의해 제거된다. 건식 에칭은 계속하여 다결정 실리콘막(7)을 열게 되며, 부수적으로 레지스트막은 제거된다. 그 후 다른 질화실리콘막이 전체적으로 LPCVD법에 의해 증착된다. 도면의 쉬운 이해를 위하여, 후에 증착된 질화실리콘막에 질화실리콘막(9)이 포함된 도면이 도시되었다.
그 후, 산화실리콘막(6)은 HF계 용액을 사용하여 습식 에칭 기술에 의해 질화실리콘막(9)의 개구부로부터 규정된 거리를 제거하기 위해 측면이 에칭된다. 이에 따라, N-형의 실리콘 에피택셜층(3)의 상부 표면에서 베이스 영역이 형성될 영역만 노출된다. 베이스 전극용 다결정 실리콘막(7)은 이후에 베이스를 형성하기 위한 영역 위로 덮히는 형태로 변한다. 이 처마(eave) 구조에서, 베이스 전극용 다결정 실리콘막(7)의 바닥 표면이 대략 2000Å의 폭으로 노출된다. 상기의 설명과 같이, 제 3a 도에 도시된 구조가 형성된다. 상기의 공정을 통하여, 제 1 반도체 영역(3) 상에 절연막(6)을 덮음으로써 반도체막(7 및 8)을 형성시키고 적층시키는 적층 단계와, 절연막(6)과 반도체막(7 및 8)을 통하여 제 1 반도체 영역(3)으로 확장하는 또한 반도체막(7)의 바닥 표면의 한 부분의 처마 구조를 갖는 오버행 구조를 갖는 개구부를 형성시키는 단계가 완성된다.
그 후, 제 3b 도에 도시되었듯이, P+형의 단결정 실리콘 게르마늄(SiGe) 합금막(10a)이 처마(eave) 구조에 노출된 N-형의 에피택셜층(3)에 형성되고, P＋형의 다결정 실리콘 게르마늄(SiGe) 합금막(11a)이 처마 구조의 베이스 전극용 P＋형의 다결정 실리콘막(7)의 바닥 표면 아래에 형성된다. 성장한 P＋형의 단결정의 SiGe 합금막(10a)은 성장한 P＋형의 다결정 SiGe 합금막(11a)과 접하게 된다. 이와 같은 특별한 구조에 선택적 성장 기술은 본 발명의 발명자가 서술한 문헌인, F.Sato 등이 저술한 ＆quot;A Super Self-Aligned Selectively Grown SiGe Base(SSSB) Bipolar Transistor Fabricated by Cold-Wall Type UHV/CVD Technology＆quot;(IEEE Trans. Electron Devices, Vol41, No.8. pp. 1373∼1378, 1994)에 자세하게 설명되어 있다. 여기에서, 이 공정은 UHF/CVD 기술을 참조하여 설명되어지만, MBE 기술, LPCVD 및 AP(대기압) CVD 기술 등과 같은 다른 기술도 적용할 수 있다. Cold-Wall 형태의 UHV/CVD 장치에서, Ge을 10%의 구성 요소로 포함하는 SiGe 합금막(즉 Si0.9Ge0.1)은 기판의 온도는 605℃, Si2H6의유동률(flow rate)은 3sccm, GeH4는 2sccm, 및 Cl2는 0.03sccm의 조건하에서 형성된다. 이 경우에서, P+형의 단결정 SiGe막(10a)의 두께는 대략 1700Å이고 P+형의 다결정 SiGe막(11a)의 두께는 대략 400Å이다. 명확하게 도시하지는 않았지만 도면에서, P+형의 단결정의 SiGe 합금막(10a)의 두께는 P+형 단결정 SiGe 합금막(10a)이 P+형의 다결정 SiGe 합금막(11a)은 성장중에 B2H6을 공급하면서 붕소로 도핑된다. 이 경우에서, 두 막에 도핑되는 붕소의 농도는 대략 4×1019cm-3이다.
그 후, 제 3c 도에 도시된 것과 같이, 질화실리콘막(9)의 개구부에서 노출된 P＋형의 단결정 SiGe 합금막(10a)의 부분적인 영역만이 제거되어 P＋형의 단결정 SiGe 합금막(10)과 제 2 반도체 영역으로 작용하는 P＋형의 다결정 SiGe 합금막(11)을 형성한다. 제거는 SiGe 합금막의 에칭 속도가 실리콘막에서의 속도보다 빠른 조건하에서 수행된다. 이 같은 에칭에 다양한 조건을 적용할 수 있으나, 여기에선 다음의 경우에 대한 조건이 설명된다. 즉, UHV/CVD 장치에서 P형의 단결정 및 다결정 SiGe 합금막(10a 및 11a)의 형성을 완료한 후, 부분적으로 제작된 장치는 설비로부터 꺼내어지지 않고, 선택적인 에칭을 계속한다.
예컨대, 에칭은 기판의 온도가 대략 710℃, Cl2의 유동률은 0.05sccm의 조건에서 수행된다. 이 조건하에서 Si0.9Ge0.1의 에칭 속도와 Si의 에칭 속도의 비는 대략 30 이다. 기판의 온도가 높게 상승하면 에칭 속도의 선택비는 낮아진다. 반대로 기판의 온도가 낮아지면 에칭이 힘든 상황이 발생한다.
동일한 설비에서 성장과 에칭의 연속 공정의 방법은 진성 베이스 영역의 다음의 성장 단계에 우선한 기초 처리가 필요하지 않다는 장점이 있다. 그러나 에칭 단계가 다른 설비에서 수행되는 방법 역시 원리적으로 가능하고, 이 방법 역시 본 발명의 범주안에 포함된다. 상기 공정이 종료될 때, 제 2 반도체 영역(10 및 11)을 상기의 개구부 형성 단계에서 형성된 오버행 구조의 개구부의 측벽에 형성시키기 위한 제 2 반도체 영역 형성 단계는 완성된다.
그 후, 제 3d 도에 도시된 것과 같이, 대략 600Å의 두께를 갖고, 대략 6×1018cm-3의 붕소 농도를 갖는 P+형의 단결정 실리콘 진성 베이스층(제 3 반도체 영역)(12)이 에피택셜층(3) 및 동일한 UHV/CVD 장치에서 SiGe 합금막(10a)의 노출된 표면 상에 형성된다. 그후, P+형의 다결정 실리콘막(제 3 반도체 영역)(13)이 P+형의 다결정 SiGe 합금막(11)과 동시에 접하면서 형성된다. 상기 언급한 공정이 종료될 때, 제 1 반도체 영역(3)과 제 2 반도체 영역(10 및 11)을 덮는 상기 언급한 돌출 구조의 개구부에서 제 3 반도체 영역(12 및 13)을 형성하기 위한 제 3 반도체 영역 형성 단계가 완성된다.
그 후, 제 3e 도에 도시되었듯이, 산화실리콘막이 LPCVD 기술과 뒤따르는 에칭 기술에 의해 질화실리콘막(9)의 상부 표면과 질화실리콘막(9)의 개구부를 덮으면서 증착된다. 이에 따라 측벽의 절연막으로 작용하는 산화실리콘막(14)이 질화실리콘막(9)의 개구부의 내부에 형성된다. 상기 언급한 공정이 종료되면, 제 3 반도체 영역(12 및 13)의 측면을 덮는 측벽 절연막(14)을 형성하기 위한 측벽 절연막 형성 단계는 완성된다.
N형의 불순물(예컨대 비소 또는 인)을 대략 1×1020내지 5×1021cm-3의 농도로 포함하는 다결정 실리콘막이 질화실리콘막(9)과 산화실리콘막(14)에 증착되어 측벽 절연막(14)에 의해 둘러 쌓인 공간을 채운다. 질화실리콘막(9)의 개구부에서 산화실리콘막(14)과 접하는 에미터 전극(제 4 반도체 영역)용 N+형의 다결정 실리콘막(16)이 포토리소그래피 기술과 건식 에칭 기술에 의해 실리콘막으로부터 형성된다. 상기의 공정이 끝날 때, 측벽의 절연막(14)에 의해 둘러 쌓인 제 3 반도체 영역(12 및 13)과 접하는 제 4 반도체 영역(15)을 형성하기 위한 제 4 반도체 영역 형성 단계가 완성된다.
그 후, 제 3f 도에 도시된 것과 같이, N+형의 에미터 영역(15)이, 예컨대 950℃에서 5초간의 조건하에서 빠른 열 어닐링(rapid thermal annealing : RTA)에 의해 N＋형의 다결정 실리콘막(16) 아래에 형성된다. 제 2 도에 도시된 바와 같이, 상부 표면은 산화실리콘막(17)으로 덮히고, 독립적으로 전극(16, 7 및 8)용 다결정 실리콘막과 접하기 위하여 산화실리콘막(17)에서 개구부가 형성된다. Al계 에미터 전극(18-1), Al계 베이스 전극(18-2) 및 Al계 콜렉터 전극(18-3)은 에미터 전극용 N＋형의 다결정 실리콘막(16), 베이스 전극용 P+형의 다결정 실리콘막(7) 및 콜렉터 전극용 N＋형의 다결정 실리콘막(8)과 각각 접하기 위해 제공된다.
제 1 의 실시예에서, Ge의 농도가 깊이 방향으로 일정한 P+형의 단결정 SiGe합금막(10)을 참조하여 실시예가 설명되었다. 반면 Ge의 농도가 기판(1)에 대한 깊이 방향에서 증가하는 경우에서, 에칭은 SiGe 합금막(10a)과 Si 에피택셜층(3)의 경계에서도 멈추게 된다.
다음엔, 본 발명의 제 2 의 실시예로 제 4 도를 참조하여 설명한다. 제 2 의 실시예는 처마 구조(제 3a 도)를 형성하기 위해, P+형의 단결정 SiGe 합금막(10a)과 P+형의 단결정 Si막(31a)(도면에는 도시되지 않음)이 순서적으로 성장된다는 사실에서 제 1 실시예와 다르다. 즉, 단결정 SiGe 합금막(10a) 및 다결정 SiGe막(11a)이 에피택셜층(3)의 표면 및 다결정 실리콘막(7)의 바닥 표면에 각각 얇게 형성된다. 이 경우엔 SiGe막(10a 및 11a)은 둘 다 서로 접하지 않는다. 그 후 단결정 Si막(31a)과 다결정 Si막(32a)이 SiGe 합금막(10a 및 11a) 사이에 형성되어 서로 접한다. 이에 의해 단결정 Si막(31a)과 다결정 Si막(32a)을 통하여 SiGe막(10a 및 11a)을 서로 접속시킨다. 이후, 에피택셜층(3)에 대한 단결정 SiGe 합금막(10a)과 단결정 Si막(31a)의 선택적 에칭은 P+형의 단결정 SiGe 합금막(10a)과 P+형의 단결정 Si막(31)을 형성한다. 따라서, P+형의 단결정 SiGe 합금막(10), P+형의 단결정 실리콘막(31), P+형의 다결정 실리콘막(32) 및 제 2 반도체 영역으로 작용하는 P+형의 다결정 SiGe 합금막(11a)은 SiGe/Si의 선택 에칭에 의해 바닥으로부터 순서대로 처마 영역 아래에 형성된다. 이 구조는 SiGe 합금막(10 및 11)의 막 두께가 제 1 의 실시예에서의 두께보다 얇게 해주고, SiGe 베이스 영역과 Si 콜렉터 영역 사이의 격자 상수에서의 차이로 인한 공정중의 결함의 발ㅇ생과 베이스-콜렉터 접합에서 전류 누설은 제 1 의 실시예와 비교하여 감소된다.
다음엔, 본 발명의 제 3 의 실시예를 제 5 도를 참조하여 설명한다. 다른 영역의 상세한 것은 제 1 및 제 2 의 실시예의 것과 동일하다. 이 실시예는 진성 베이스 영역이 SiGe 합금으로 구성되기 때문에 트랜지스터의 수행을 개선시킨다. 자세하게, 진성 베이스 영역용 P형의 단결정 SiGe 합금막(41), P+형의 단결정 실리콘막(42), 및 P+형의 다결정 실리콘막(44)이 형성되고 이들은 제 3 반도체 영역으로 작용한다. 즉, 단결정 실리콘막(42)은 단결정의 SiGe 합금막(41)과 다결정 실리콘막(16) 사이에 형성된다. 게다가 N형의 에미터 영역이 단결정의 실리콘막(42)에 형성된다. SiGe 합금막(41) 내에서 Ge의 농도는 일정할 수 있다. 반면에 역으로 (Ge 농도가 에피택셜층(3)에 대한 깊이 방향으로 증가) 될 수도 있다. 이와 같은 Ge의 특성은 개선된 hFE와 fT를 야기한다. 특성의 한 예에서, Ge의 농도는 진성 베이스 영역용 P+형의 단결정 SiGe 합금막(41)내에 깊이 방향으로 0%에서 10%까지 일정하게 증가한다. 붕소의 농도는 대략 8×1018cm-3정도로 일정하고 두께는 질화실리콘막(9)의 개구부의 바로 아래 영역에서 대략 400Å가 된다. P+형의 단결정 실리콘막(4)에 대해 붕소의 농도는 대략 1×1018cm-3, 두께는 개구부 아래의 영역에서 250Å 정도가 된다. P+형의 단결정 실리콘막(42)은 상기의 설명과 같이 형성되고, 이에 따라 에미터/베이스 접합은 헤테로 접합으로 형성되고, 전류 증폭도 hFE는 더 개선된다.
다음에는, 본 발명의 제 4 의 실시예가 제 6 도를 참조하여 설명된다. 다른 영역의 상세한 사항은 제 1 및 제 2 실시예의 것과 동일하다. 제 6 도에 도시된 이 실시예는 P+형의 단결정의 SiGe 합금막(51)과 P+형의 다결정 SiGe 합금막(52)이 처마 구조 아래의 SiGe를 제거하기 위한 에칭에서 측면 에칭이 안 되는 점이 독특하다. 즉, 다결정 실리콘막(13)은 베이스 전극으로 작용하는 다결정 실리콘막(7)과 직접 접하지 않는다. 이 구조는 베이스 저항을 효과적으로 감소시킨다.
이전에 설명한 것과 같이, 본 발명에 따라서, 베이스가 선택적 에피택셜 기술에 의해 형성된 자기 정렬된 형태의 바이폴라 트랜지스터의 제조 공정에서, 베이스 전극용 다결정 실리콘막을 진성(intrinsic) 베이스 영역에 접속하기 위한 영역을 형성하는 방법으로, SiGe를 선택적으로 성장시키고, SiGe가 SiGe/Si의 선택적 건식 에칭을 사용하여 원하는 영역에서만 SiGe를 제거할 수 있다. 이 같이 베이스 저항은 감소되고 베이스와 콜렉터 사이의 기생 정전 용량은 효과적으로 감소된다.
제 3 반도체 영역의 밴드 갭이 제 1 및 제 4 반도체 영역의 것보다 좁아질수록 전류 증폭도가 증가한다. 제 3 반도체 영역의 밴드갭은, 밴드갭 부분이 제 1 반도체 영역으로부터 멀어질수록 밴드갭이 점진적으로 넓어지도록 형성되어, 베이스를 통과하는 소수 캐리어의 주행을 가속시키는 전계가 발생되고, 베이스 주행 시간의 감소를 야기하여, 고속 동작이 실현된다.
Claims (23)
- 제 1 반도체 영역과, 층간 절연막과, 제 2 반도체 영역과, 제 3 반도체 영역과, 측벽 절연막과, 제 4 반도체 영역을 포함하는 반도체 장치로서,상기 제 1 반도체 영역은, 절연막을 둘러 쌓인 섬 구조를 형성하고,상기 층간 절연막은, 상기 제 1 반도체 영역 상에 형성되고, 상기 제 1 반도체 영역으로 확장(extending)하는 개구부(opening)를 가지며,상기 제 2 반도체 영역은, 상기 층간 절연막과 동일한 막 두께를 갖고, 상기 층간 절연막의 개구부 측면을 덮으며,상기 제 3 반도체 영역은, 상기 제 2 반도체 영역보다 낮은 불순물 농도를 갖는 반도체 재료로 구성되고, 상기 층간 절연막보다 얇은 막 두께를 갖고, 상기 제 1 반도체 영역의 상부 표면과 상기 제 2 반도체 영역의 측면을 덮으며,상기 측벽 절연막은, 상기 제 3 반도체 영역의 측면을 덮고,제 4 반도체 영역은 , 상기 측벽 절연막으로 둘러 쌓인 상기 제 3 반도체 영역에 접한, 반도체 장치.
- 제 1 항에 있어서,상기 제 2 반도체 영역은, 상기 제 1 반도체 영역과는 다른 높은 농도의 불순물을 포함하는 반도체 재료로 만들어진 반도체 장치.
- 상기 제 2 반도체 영역은, 상기 제 1 반도체 영역에 사용된 것과 다른 반도체 재료층과, 상기 제 1 반도체 영역에 사용된 것과 동일한 반도체 재료층과, 상기 제 1 반도체 영역에 사용된 것과 다른 반도체 재료층의, 세 층의 적층을 포함하는 반도체 장치.
- 제 3 항에 있어서,상기 제 1 반도체 영역과 접하는 영역에서 상기 제 2 반도체 영역의 재료 특성이, 상기 제 1 반도체 영역에 근접한 영역일수록 상기 제 1 반도체 영역의 것과 더 상이한 반도체 장치.
- 제 1 항에 있어서,상기 제 3 반도체 영역의 밴드갭은, 상기 제 1 반도체 영역 및 상기 제 4 반도체 영역의 것보다 좁은 반도체 장치.
- 제 1 항에 있어서,상기 제 3 반도체 영역의 밴드갭은, 상기 제 1 반도체 영역으로부터 멀어질수록 점차적으로 넓어지는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 반도체 영역의 반도체 재료는, 실리콘 게르마늄(SiGe)인 반도체 장치.
- 제 1 항에 있어서,상기 제 1 및 제 4 반도체 영역에 접하는 상기 제 3 반도체 영역의 일부 영역은, 낮은 농도의 전기적으로 활성인(active) 불순물을 포함하는 반도체 장치.
- 반도체 장치로서,반도체 기판 상에 형성된 제 1 도전형의 콜렉터층과,상기 반도체 기판 상에 형성되고, 상기 콜렉터층을 노출시키는 개구부를 갖는 절연막과,상기 절연막 상에, 한쪽 단부(end)가 상기 개구부로 돌출(projecting)되어 형성되는 베이스 전극과,상기 개구부에서 상기 콜렉터층의 주변 영역을 덮고, 상기 콜렉터층의 중앙 영역을 노출시키며, 상기 콜렉터층과 다른 구성(composition)을 갖고, 상기 베이스 전극으로 확장하는, 제 2 도전형의 제 1 반도체층과,상기 개구부로 확장하는 상기 베이스 전극의 상기 한쪽 단부에 형성되고, 상기 베이스 전극의 상기 한쪽 단부로부터 상기 제 1 반도체층으로 확장되어, 상기 제 1 반도체층과 전기적으로 접속한, 제 2 도전형의 제 2 반도체층과,상기 콜렉터층의 상기 중앙 영역에 형성되고, 상기 제 1 반도체층과 접속하며, 상기 제 1 및 제 2 반도체층보다 불순물 농도가 낮은, 상기 제 2 도전형의 내부 베이스층과,상기 내부 베이스층에 형성된 상기 제 1 도전형의 에미터층을 포함하는 반도체 장치.
- 제 9 항에 있어서,상기 제 1 반도체층은 실리콘 게르마늄(SiGe)으로 구성된 반도체 장치.
- 제 9 항에 있어서,상기 내부 베이스층은 실리콘 또는 실리콘 게르마늄으로 구성된 그룹으로부터 선택된 재료로 구성된 반도체 장치.
- 제 9 항에 있어서,상기 제 2 도전형의 제 3 및 제 4 의 반도체층은, 각각 상기 제 1 및 제 2 반도체층에 부가적으로 제공되고, 상기 제 1 및 제 2 반도체층은 상기 제 3 및 제 4 반도체층을 통하여 전기적으로 접속된 반도체 장치.
- 제 9 항에 있어서,상기 내부 베이스층은 실리콘 게르마늄(SiGe)으로 구성되고, 상기 에미터층은 실리콘(Si)으로 구성된 반도체 장치.
- 반도체 장치 제조 방법으로서,반도체 기판 상에 제 1 도전형의 콜렉터층을 형성하는 단계와,상기 반도체 기판 상에 상기 콜렉터층을 노출시키기 위한 개구부를 갖는 절연층을 형성하는 단계와,상기 절연층 상에, 한쪽 단부가 상기 개구부로 돌출된 베이스 전극을 형성하는 단계와,상기 콜렉터층 상에 제 2 도전형의 제 1 반도체층을 성장시키고, 상기 제 1 반도체층과 상기 베이스 전극의 상기 단부 사이에 상기 제 2 도전형의 제 2 반도체 층을 성장시켜, 상기 개구부 내에서 상기 제 1 및 제 2 반도체층을 전기적으로 접속시키는 단계와,상기 제 1 반도체층을 선택적으로 제거하여, 상기 콜렉터층을 노출시킴으로써, 상기 제 1 반도체층의 잔존 부위가 외부 베이스층으로 작용하도록 하는 단계와,상기 노출된 콜렉터층 및 상기 외부 베이스층 상에, 제 1 및 제 2 반도체층보다 더 낮은 불순물 농도를 갖는, 상기 제 2 도전형의 내부 베이스층을 형성하는 단계와,상기 내부 베이스층 상에 상기 제 1 도전형의 에미터층을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 14 항에 있어서,상기 콜렉터층과 상기 제 1 반도체층의 반도체 재료는, 상기 재료들의 조합(combination)이 동일한 에천트(etchant)에 대한 에칭 선택도(etching selectivity)를 갖도록 선택된 반도체 장치 제조 방법.
- 제 14 항에 있어서,상기 콜렉터층은 실리콘으로 만들어지고, 상기 제 1 반도체층은 실리콘 게르마늄으로 만들어진 반도체 장치 제조 방법.
- 제 14 항에 있어서,상기 내부 베이스층은 실리콘 또는 실리콘 게르마늄으로 구성된 그룹으로부터 선택된 재료로 만들어진 반도체 장치 제조 방법.
- 제 14 항에 있어서,상기 제 1 및 제 2 반도체층을 형성한 후, 상기 제 3 및 제 4 반도체층이 상기 제 1 및 제 2 반도체층의 표면 상에 각각 성장되어, 상기 제 3 및 제 4 반도체층을 통하여 상기 제 1 및 제 2 반도체층을 전기적으로 접속하는 반도체 장치 제조 방법.
- 제 14 항에 있어서,상기 내부 베이스층은 실리콘 게르마늄으로 만들어지고, 상기 에미터는 실리콘으로 만들어진 반도체 장치 제조 방법.
- 제 9 항에 있어서,상기 콜렉터층은 소자 분리 영역으로 둘러 쌓이고, 상기 절연막은 상기 소자 분리 영역 상에 형성되며, 상기 개구부는 단지 상기 콜렉터층의 일부분만을 노출시키는 반도체 장치.
- 제 9 항에 있어서,상기 내부 베이스층은 또한 제 2 반도체층을 덮는 반도체 장치.
- 제 14 항에 있어서,상기 콜렉터층은 소자 분리 영역으로 둘러 쌓이고, 상기 절연막은 상기 소자 분리 영역 상에 형성되며, 상기 개구부는 단지 상기 콜렉터층의 일부분만을 노출시키는 반도체 장치 제조 방법.
- 제 14 항에 있어서,상기 내부 베이스층은 또한 제 2 반도체층을 덮는 반도체 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069520A JP2914213B2 (ja) | 1995-03-28 | 1995-03-28 | 半導体装置及びその製造方法 |
| JP95-69520 | 1995-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960036122A KR960036122A (ko) | 1996-10-28 |
| KR100244812B1 true KR100244812B1 (ko) | 2000-02-15 |
Family
ID=13405089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960009885A KR100244812B1 (ko) | 1995-03-28 | 1996-03-28 | 반도체 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5766999A (ko) |
| JP (1) | JP2914213B2 (ko) |
| KR (1) | KR100244812B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10643858B2 (en) | 2017-10-11 | 2020-05-05 | Samsung Electronics Co., Ltd. | Method of etching substrate |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2756100B1 (fr) * | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| KR100233834B1 (ko) * | 1996-12-09 | 1999-12-01 | 한흥섭 | 규소/규소게르마늄 쌍극자 트랜지스터 제조방법 |
| FR2757683B1 (fr) * | 1996-12-20 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire et capacite |
| JP3409618B2 (ja) * | 1996-12-26 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
| US6121126A (en) | 1998-02-25 | 2000-09-19 | Micron Technologies, Inc. | Methods and structures for metal interconnections in integrated circuits |
| US6492694B2 (en) | 1998-02-27 | 2002-12-10 | Micron Technology, Inc. | Highly conductive composite polysilicon gate for CMOS integrated circuits |
| US6815303B2 (en) * | 1998-04-29 | 2004-11-09 | Micron Technology, Inc. | Bipolar transistors with low-resistance emitter contacts |
| JP3658745B2 (ja) | 1998-08-19 | 2005-06-08 | 株式会社ルネサステクノロジ | バイポーラトランジスタ |
| JP3346348B2 (ja) * | 1999-08-19 | 2002-11-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| FR2805923B1 (fr) | 2000-03-06 | 2002-05-24 | St Microelectronics Sa | Procede de fabrication d'un transistor bipolaire double- polysilicium auto-aligne |
| JP2001338930A (ja) * | 2000-05-29 | 2001-12-07 | Nec Corp | 半導体装置および半導体製造方法 |
| US6552374B2 (en) * | 2001-01-17 | 2003-04-22 | Asb, Inc. | Method of manufacturing bipolar device and structure thereof |
| JP2003045884A (ja) * | 2001-07-31 | 2003-02-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6927476B2 (en) * | 2001-09-25 | 2005-08-09 | Internal Business Machines Corporation | Bipolar device having shallow junction raised extrinsic base and method for making the same |
| WO2003088362A1 (fr) * | 2002-04-16 | 2003-10-23 | Renesas Technology Corp. | Dispositif semi-conducteur et procede de fabrication correspondant |
| JP2004111852A (ja) * | 2002-09-20 | 2004-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6940151B2 (en) * | 2002-09-30 | 2005-09-06 | Agere Systems, Inc. | Silicon-rich low thermal budget silicon nitride for integrated circuits |
| US6960820B2 (en) * | 2003-07-01 | 2005-11-01 | International Business Machines Corporation | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same |
| US7002221B2 (en) * | 2003-08-29 | 2006-02-21 | International Business Machines Corporation | Bipolar transistor having raised extrinsic base with selectable self-alignment and methods of forming same |
| US6979884B2 (en) * | 2003-12-04 | 2005-12-27 | International Business Machines Corporation | Bipolar transistor having self-aligned silicide and a self-aligned emitter contact border |
| US7425754B2 (en) * | 2004-02-25 | 2008-09-16 | International Business Machines Corporation | Structure and method of self-aligned bipolar transistor having tapered collector |
| US8278176B2 (en) * | 2006-06-07 | 2012-10-02 | Asm America, Inc. | Selective epitaxial formation of semiconductor films |
| US8435873B2 (en) * | 2006-06-08 | 2013-05-07 | Texas Instruments Incorporated | Unguarded Schottky barrier diodes with dielectric underetch at silicide interface |
| US7759199B2 (en) * | 2007-09-19 | 2010-07-20 | Asm America, Inc. | Stressor for engineered strain on channel |
| US8367528B2 (en) | 2009-11-17 | 2013-02-05 | Asm America, Inc. | Cyclical epitaxial deposition and etch |
| US8809170B2 (en) | 2011-05-19 | 2014-08-19 | Asm America Inc. | High throughput cyclical epitaxial deposition and etch process |
| US8610174B2 (en) * | 2011-11-30 | 2013-12-17 | International Business Machines Corporation | Bipolar transistor with a raised collector pedestal for reduced capacitance |
| US8716096B2 (en) | 2011-12-13 | 2014-05-06 | International Business Machines Corporation | Self-aligned emitter-base in advanced BiCMOS technology |
| US9093269B2 (en) | 2011-12-20 | 2015-07-28 | Asm America, Inc. | In-situ pre-clean prior to epitaxy |
| US9171715B2 (en) | 2012-09-05 | 2015-10-27 | Asm Ip Holding B.V. | Atomic layer deposition of GeO2 |
| US9330899B2 (en) | 2012-11-01 | 2016-05-03 | Asm Ip Holding B.V. | Method of depositing thin film |
| US9099423B2 (en) | 2013-07-12 | 2015-08-04 | Asm Ip Holding B.V. | Doped semiconductor films and processing |
| US9218963B2 (en) | 2013-12-19 | 2015-12-22 | Asm Ip Holding B.V. | Cyclical deposition of germanium |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
| JP2855908B2 (ja) * | 1991-09-05 | 1999-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3132101B2 (ja) * | 1991-11-20 | 2001-02-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5321301A (en) * | 1992-04-08 | 1994-06-14 | Nec Corporation | Semiconductor device |
| EP0577200B1 (en) * | 1992-07-02 | 1996-07-03 | Laboratorios Cusi, S.A. | Pharmaceutical product container for two separate substances, having a device for mixing and dosed dispensation |
| JPH0793315B2 (ja) * | 1992-11-27 | 1995-10-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3156436B2 (ja) * | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP2551353B2 (ja) * | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2606141B2 (ja) * | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5484737A (en) * | 1994-12-13 | 1996-01-16 | Electronics & Telecommunications Research Institute | Method for fabricating bipolar transistor |
-
1995
- 1995-03-28 JP JP7069520A patent/JP2914213B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-28 US US08/623,573 patent/US5766999A/en not_active Expired - Fee Related
- 1996-03-28 KR KR1019960009885A patent/KR100244812B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10643858B2 (en) | 2017-10-11 | 2020-05-05 | Samsung Electronics Co., Ltd. | Method of etching substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960036122A (ko) | 1996-10-28 |
| US5766999A (en) | 1998-06-16 |
| JPH08264555A (ja) | 1996-10-11 |
| JP2914213B2 (ja) | 1999-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100244812B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US5504018A (en) | Process of fabricating bipolar transistor having epitaxially grown base layer without deterioration of transistor characteristics | |
| US5599723A (en) | Method for manufacturing bipolar transistor having reduced base-collector parasitic capacitance | |
| US6436781B2 (en) | High speed and low parasitic capacitance semiconductor device and method for fabricating the same | |
| JP2679639B2 (ja) | 半導体装置及びその製造方法 | |
| US5008207A (en) | Method of fabricating a narrow base transistor | |
| US7105415B2 (en) | Method for the production of a bipolar transistor | |
| US5963822A (en) | Method of forming selective epitaxial film | |
| US5668396A (en) | Bipolar transistor having thin intrinsic base with low base resistance and method for fabricating the same | |
| JP2000031156A (ja) | 粗さを抑えた外因性ベ―スを有するたて形バイポ―ラトランジスタとその製造方法 | |
| JP2629644B2 (ja) | 半導体装置の製造方法 | |
| JPH05182980A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH0785476B2 (ja) | エミッタ埋め込み型バイポーラ・トランジスタ構造 | |
| US5089428A (en) | Method for forming a germanium layer and a heterojunction bipolar transistor | |
| JP2705344B2 (ja) | 半導体装置及びその製造方法 | |
| US5523614A (en) | Bipolar transistor having enhanced high speed operation through reduced base leakage current | |
| KR100745858B1 (ko) | 반도체 디바이스 제조 방법 | |
| JPH0482180B2 (ko) | ||
| JPH05175222A (ja) | 半導体装置及びその製造方法 | |
| JP2531341B2 (ja) | シリコンバイポ―ラ型半導体装置の製造方法 | |
| KR100275537B1 (ko) | 컬렉터 단결정 박막의 과성장을 이용한 쌍극자 트랜지스터 제조방법 | |
| JP3219796B2 (ja) | バイポーラ型半導体装置の製造方法 | |
| JP3206514B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000269230A (ja) | 半導体装置及びその製造方法 | |
| JPH10125691A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20021107 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |