JP3346348B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3346348B2 JP3346348B2 JP23268599A JP23268599A JP3346348B2 JP 3346348 B2 JP3346348 B2 JP 3346348B2 JP 23268599 A JP23268599 A JP 23268599A JP 23268599 A JP23268599 A JP 23268599A JP 3346348 B2 JP3346348 B2 JP 3346348B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- base
- formation region
- polysilicon film
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 48
- 229920005591 polysilicon Polymers 0.000 claims description 44
- 230000015572 biosynthetic process Effects 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 16
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に自己整合型バイポーラトランジスタを含む半
導体装置の製造方法に関するものである。
方法、特に自己整合型バイポーラトランジスタを含む半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】自己整合型バイポーラトランジスタを含
む半導体装置の製造方法が特開平７−３０７０４７号公
報に開示されている。
む半導体装置の製造方法が特開平７−３０７０４７号公
報に開示されている。
【０００３】特開平７−３０７０４７号公報に開示され
た従来例に係る半導体装置の製造方法は、素子分離領域
によって囲まれたコレクタ層上に、第１の絶縁膜、第２
導電型のべース電極用多結晶シリコン層および前記第１
の絶縁膜とはエッチング性を異にする第２の絶縁膜をこ
の順に堆積する工程と、前記第２の絶縁膜および前記べ
ース電極用多結晶シリコン層を選択的にエッチングし
て、前記コレクタ層のほぼ中央に位置するエミッタ開口
を形成する工程と、前記第１の絶縁膜とはエッチング性
を異にする絶縁膜を堆積し、これをエッチバックして前
記エミッタ開口の側壁に第１のサイドウォールを形成す
る工程と、前記コレクタ層の一部表面を露出させ、さら
にサイドエッチにより前記べース電極用多結晶シリコン
層の下に所定の深さの空洞が形成されるように、前記第
１の絶縁膜を選択的にエッチングする工程と、非選択性
成長法により多結晶シリコンのみまたはアモルファスシ
リコンのみを堆積し、これを前記空洞内のみに残るよう
に等方性エッチングによりエッチング除去する工程と、
前記露出している前記コレクタ層上に、第２導電型のべ
ース層を選択的にエビタキシャル成長させる工程を含ん
でいる。
た従来例に係る半導体装置の製造方法は、素子分離領域
によって囲まれたコレクタ層上に、第１の絶縁膜、第２
導電型のべース電極用多結晶シリコン層および前記第１
の絶縁膜とはエッチング性を異にする第２の絶縁膜をこ
の順に堆積する工程と、前記第２の絶縁膜および前記べ
ース電極用多結晶シリコン層を選択的にエッチングし
て、前記コレクタ層のほぼ中央に位置するエミッタ開口
を形成する工程と、前記第１の絶縁膜とはエッチング性
を異にする絶縁膜を堆積し、これをエッチバックして前
記エミッタ開口の側壁に第１のサイドウォールを形成す
る工程と、前記コレクタ層の一部表面を露出させ、さら
にサイドエッチにより前記べース電極用多結晶シリコン
層の下に所定の深さの空洞が形成されるように、前記第
１の絶縁膜を選択的にエッチングする工程と、非選択性
成長法により多結晶シリコンのみまたはアモルファスシ
リコンのみを堆積し、これを前記空洞内のみに残るよう
に等方性エッチングによりエッチング除去する工程と、
前記露出している前記コレクタ層上に、第２導電型のべ
ース層を選択的にエビタキシャル成長させる工程を含ん
でいる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たように特開平７−３０７０４７号公報に開示された従
来例に係る半導体装置の製造方法は、ＳＩＣリン注入後
シリコン表面をエッチングしてしまい、ベース表面とＮ
+基板との間隔が変化するような工程を含んでいるた
め、エッチング量が少ない場合、ベース幅はＷＢからＷ
Ｂ“に、またエッチング量が多い場合はベース幅はＷＢ
‘に小さくなり高周波特性はばらつくという問題があ
る。
たように特開平７−３０７０４７号公報に開示された従
来例に係る半導体装置の製造方法は、ＳＩＣリン注入後
シリコン表面をエッチングしてしまい、ベース表面とＮ
+基板との間隔が変化するような工程を含んでいるた
め、エッチング量が少ない場合、ベース幅はＷＢからＷ
Ｂ“に、またエッチング量が多い場合はベース幅はＷＢ
‘に小さくなり高周波特性はばらつくという問題があ
る。
【０００５】本発明の目的は、ベース幅の変動を抑制し
て、高周波特性のバラつきを少なくする半導体装置の製
造方法を提供することにある。
て、高周波特性のバラつきを少なくする半導体装置の製
造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、素子分離領
域により画成されたエピ成長膜上に、第１の酸化膜，ベ
ース電極用ポリシリコン膜，絶縁膜をこの順に堆積する
工程と、前記ベース電極用ポリシリコン膜及び絶縁膜を
選択的にエッチングして、真性ベース形成領域を開口し
て形成する工程と、前記真性ベース形成領域内のエピ成
長膜にイオン注入を行って、コレクタを形成する工程
と、前記真性ベース形成領域内に露出した前記第１の酸
化膜を熱処理により除去した後、前記真性ベース形成領
域の側壁にサイドウォールを形成し、該サイドウォール
をランプアニール法により酸化処理する工程と、前記サ
イドウォールを希沸酸液により除去した後、前記真性ベ
ース形成領域の底部及び側壁に第２の酸化膜を形成し、
前記コレクタ上のエピ成長膜にイオン注入を行って、コ
レクタ上にベースを形成する工程と、前記真性ベース形
成領域内にエミッタポリシリコン膜を形成し、前記ベー
ス上のエピ成長膜に向けてイオン注入する工程と、 前記
エミッタポリシリコン膜内に含まれるイオンを熱処理に
より、ベース上のエピ成長膜に導入してエミッタを形成
する工程とを含み、製造過程での真性ベース幅の変動を
抑制するものである。
め、本発明に係る半導体装置の製造方法は、素子分離領
域により画成されたエピ成長膜上に、第１の酸化膜，ベ
ース電極用ポリシリコン膜，絶縁膜をこの順に堆積する
工程と、前記ベース電極用ポリシリコン膜及び絶縁膜を
選択的にエッチングして、真性ベース形成領域を開口し
て形成する工程と、前記真性ベース形成領域内のエピ成
長膜にイオン注入を行って、コレクタを形成する工程
と、前記真性ベース形成領域内に露出した前記第１の酸
化膜を熱処理により除去した後、前記真性ベース形成領
域の側壁にサイドウォールを形成し、該サイドウォール
をランプアニール法により酸化処理する工程と、前記サ
イドウォールを希沸酸液により除去した後、前記真性ベ
ース形成領域の底部及び側壁に第２の酸化膜を形成し、
前記コレクタ上のエピ成長膜にイオン注入を行って、コ
レクタ上にベースを形成する工程と、前記真性ベース形
成領域内にエミッタポリシリコン膜を形成し、前記ベー
ス上のエピ成長膜に向けてイオン注入する工程と、 前記
エミッタポリシリコン膜内に含まれるイオンを熱処理に
より、ベース上のエピ成長膜に導入してエミッタを形成
する工程とを含み、製造過程での真性ベース幅の変動を
抑制するものである。
【０００７】
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【０００９】図１〜図５は、本発明の一実施形態に係る
半導体装置の製造方法を製造工程順に示す断面図であ
る。
半導体装置の製造方法を製造工程順に示す断面図であ
る。
【００１０】図１（ａ）に示すように、Ｎ+型半導体基
板１上にＮ-型のエピ成長膜２を、０．５Ω・ｃｍ〜３
Ω・ｃｍの比抵抗値をもつ０．５μｍ〜２μｍの膜厚に
エピタキシャル成長法により成長させる。
板１上にＮ-型のエピ成長膜２を、０．５Ω・ｃｍ〜３
Ω・ｃｍの比抵抗値をもつ０．５μｍ〜２μｍの膜厚に
エピタキシャル成長法により成長させる。
【００１１】引続いて、基板１上の素子形成領域以外の
領域に図示しない素子分離用の第１酸化膜を１μｍ程度
の膜厚に形成するとともに、エピ成長膜２上に酸化膜
（ＳｉＯ2）３を成膜する。
領域に図示しない素子分離用の第１酸化膜を１μｍ程度
の膜厚に形成するとともに、エピ成長膜２上に酸化膜
（ＳｉＯ2）３を成膜する。
【００１２】さらに、酸化膜（ＳｉＯ2）３上にベース
ポリシリコン膜４を１０００Å〜２０００Åの膜厚に成
長させる。この場合、ベースポリシリコン膜４の比抵抗
値を低下させるために、例えばボロン等の不純物をベー
スポリシリコン膜４にイオン注入する。
ポリシリコン膜４を１０００Å〜２０００Åの膜厚に成
長させる。この場合、ベースポリシリコン膜４の比抵抗
値を低下させるために、例えばボロン等の不純物をベー
スポリシリコン膜４にイオン注入する。
【００１３】引続いて、ベースポリシリコン膜４上に第
１窒化膜（ＳｉＮ）５を２０００Åの膜厚に成長させ、
次に図１（ｂ）に示すようにフォトリソグラフィー（Ｐ
Ｒ）法を用いて、真性ベースを形成する領域（真性ベー
ス形成領域）のみの第１窒化膜５及びベースポリシリコ
ン膜４をパターニングして除去する。その際、酸化膜
（ＳｉＯ2）３も若干エッチングされるが、そのエッチ
ング量は２００Å〜３００Å位であり、真性ベース形成
領域のエピ成長膜２の表面が露出することはないことと
なる。
１窒化膜（ＳｉＮ）５を２０００Åの膜厚に成長させ、
次に図１（ｂ）に示すようにフォトリソグラフィー（Ｐ
Ｒ）法を用いて、真性ベースを形成する領域（真性ベー
ス形成領域）のみの第１窒化膜５及びベースポリシリコ
ン膜４をパターニングして除去する。その際、酸化膜
（ＳｉＯ2）３も若干エッチングされるが、そのエッチ
ング量は２００Å〜３００Å位であり、真性ベース形成
領域のエピ成長膜２の表面が露出することはないことと
なる。
【００１４】次に図１（ｂ）に示すように、パターニン
グされた真性ベース形成領域を中心にリン（Ｐ2+）イオ
ン６を３００ｋｅＶ〜４００ｋｅＶの加速エネルギーで
注入量が１ｅ１２ｃｍ-2から１ｅ１３ｃｍ-2の範囲で注
入し、真性ベース形成領域のエピ成長膜２中にコレクタ
としてのＮ+型ＳＩＣ７を形成する。
グされた真性ベース形成領域を中心にリン（Ｐ2+）イオ
ン６を３００ｋｅＶ〜４００ｋｅＶの加速エネルギーで
注入量が１ｅ１２ｃｍ-2から１ｅ１３ｃｍ-2の範囲で注
入し、真性ベース形成領域のエピ成長膜２中にコレクタ
としてのＮ+型ＳＩＣ７を形成する。
【００１５】次に図２（ａ）に示すように、フォトレジ
ストを除去した後、真性ベース形成領域に露出している
酸化膜（ＳｉＯ２）３を熱処理により除去する。
ストを除去した後、真性ベース形成領域に露出している
酸化膜（ＳｉＯ２）３を熱処理により除去する。
【００１６】その際、図２（ｂ）に示すように真性ベー
ス形成領域から横方向に一定幅の酸化膜（ＳｉＯ2）３
を侵食除去する。この工程にて、ベースポリシリコン膜
４の下面一部に庇部４ａが形成され、その真下に空洞が
形成される。
ス形成領域から横方向に一定幅の酸化膜（ＳｉＯ2）３
を侵食除去する。この工程にて、ベースポリシリコン膜
４の下面一部に庇部４ａが形成され、その真下に空洞が
形成される。
【００１７】次に図３（ａ）に示すように、ベースポリ
シリコン膜４の庇部４ａの真下に位置する空洞内にポリ
シリコン膜８ａを成長させ、かつ真性ベース形成領域に
露出したエピ成長膜２の上面，第１窒化膜（ＳｉＮ）５
及びベースポリシリコン膜４の側壁，第１窒化膜（Ｓｉ
Ｎ）５の上面にポリシリコン膜８を４００Åの膜厚に形
成し、その後、図３（ｂ）に示すようにランプアニール
処理を行い、酸素雰囲気中で１０５０℃，３０秒間、ポ
リシリコン膜８を酸化処理する。この熱処理により、ベ
ースポリシリコン膜４中に含まれる不純物をポリシリコ
ン膜８ａ中に拡散し、ポリシリコン膜８ａの低抵抗化を
図る。
シリコン膜４の庇部４ａの真下に位置する空洞内にポリ
シリコン膜８ａを成長させ、かつ真性ベース形成領域に
露出したエピ成長膜２の上面，第１窒化膜（ＳｉＮ）５
及びベースポリシリコン膜４の側壁，第１窒化膜（Ｓｉ
Ｎ）５の上面にポリシリコン膜８を４００Åの膜厚に形
成し、その後、図３（ｂ）に示すようにランプアニール
処理を行い、酸素雰囲気中で１０５０℃，３０秒間、ポ
リシリコン膜８を酸化処理する。この熱処理により、ベ
ースポリシリコン膜４中に含まれる不純物をポリシリコ
ン膜８ａ中に拡散し、ポリシリコン膜８ａの低抵抗化を
図る。
【００１８】次に図４（ａ）に示すように、さらに希沸
酸液を用い、ポリシリコン膜８ａを残して、真性ベース
形成領域に露出したエピ成長膜２の上面，及びベースポ
リシリコン膜４の側壁上の酸化膜（ＳｉＯ2）８を除去
し、その後、真性ベース形成領域に露出したエピ成長膜
２の上面及びベースポリシリコン膜４の側壁上に第１の
酸化膜（ＳｉＯ2）９を１００Åの膜厚に成長させて被
覆する。
酸液を用い、ポリシリコン膜８ａを残して、真性ベース
形成領域に露出したエピ成長膜２の上面，及びベースポ
リシリコン膜４の側壁上の酸化膜（ＳｉＯ2）８を除去
し、その後、真性ベース形成領域に露出したエピ成長膜
２の上面及びベースポリシリコン膜４の側壁上に第１の
酸化膜（ＳｉＯ2）９を１００Åの膜厚に成長させて被
覆する。
【００１９】次に図４（ｂ）に示すように、真性ベース
形成領域にＢＦ２＋イオンを１０ｋｅＶから３０ｋｅＶ
程度で、ドーズ量を１ｅ１３ｃｍ−２から５ｅ１３ｃｍ
−２の範囲で注入し、Ｎ＋型ＳＩＣ（コレクタ）７上の
エピ成長膜２中にベース領域（ベース）１０を形成す
る。
形成領域にＢＦ２＋イオンを１０ｋｅＶから３０ｋｅＶ
程度で、ドーズ量を１ｅ１３ｃｍ−２から５ｅ１３ｃｍ
−２の範囲で注入し、Ｎ＋型ＳＩＣ（コレクタ）７上の
エピ成長膜２中にベース領域（ベース）１０を形成す
る。
【００２０】次に図５（ａ）に示すように、基板全面
に、膜厚１００Å〜３００Åの第２酸化膜１１と膜厚１
２００Å〜２０００Åの第２窒化膜１２をそれぞれ積層
形成し、引続いてドライエッチ工程により不要な及び第
２酸化膜１１と第２窒化膜１２をエッチバックし、真性
ベース形成領域に露出した第１の窒化膜（ＳｉＮ）５及
びベースポリシリコン膜４の側壁に、第２酸化膜１１と
第２窒化膜１２の２層構造のサイドウォールを形成す
る。
に、膜厚１００Å〜３００Åの第２酸化膜１１と膜厚１
２００Å〜２０００Åの第２窒化膜１２をそれぞれ積層
形成し、引続いてドライエッチ工程により不要な及び第
２酸化膜１１と第２窒化膜１２をエッチバックし、真性
ベース形成領域に露出した第１の窒化膜（ＳｉＮ）５及
びベースポリシリコン膜４の側壁に、第２酸化膜１１と
第２窒化膜１２の２層構造のサイドウォールを形成す
る。
【００２１】次に図５（ｂ）に示すように、真性ベース
形成領域にエミッタポリシリコン膜１３を常圧ＣＶＤ法
により２０００Åの膜厚に形成し、ベース領域１０上の
エピ成長膜２に向けてヒ素を加速エネルギー６０ｋｅＶ
で注入量１ｅ１６ｃｍ-2をイオン注入する。
形成領域にエミッタポリシリコン膜１３を常圧ＣＶＤ法
により２０００Åの膜厚に形成し、ベース領域１０上の
エピ成長膜２に向けてヒ素を加速エネルギー６０ｋｅＶ
で注入量１ｅ１６ｃｍ-2をイオン注入する。
【００２２】引続いて熱処理により、ベース領域１０上
のエピ成長膜２中に前記ヒ素を導入し、エミッタ領域
（エミッタ）１４を形成するとともに、ポリシリコン膜
８ａ中に含まれる不純物を、ベース領域１０とポリシリ
コン膜８ａとを接続する接続部８ｂに拡散し、接続部８
ｂの低抵抗化を図る（図５（ｃ））。
のエピ成長膜２中に前記ヒ素を導入し、エミッタ領域
（エミッタ）１４を形成するとともに、ポリシリコン膜
８ａ中に含まれる不純物を、ベース領域１０とポリシリ
コン膜８ａとを接続する接続部８ｂに拡散し、接続部８
ｂの低抵抗化を図る（図５（ｃ））。
【００２３】次に図５（ｃ）に示すように、エミッタポ
リシリコン膜１３をフォトリソグラフィー工程にてパタ
ーニングし、その後、同様にフォトリソグラフィー工程
にて第１の窒化膜５上にベースポリシリコン膜４とベー
ス１０とを接続するコンタクトホール１５を形成する。
リシリコン膜１３をフォトリソグラフィー工程にてパタ
ーニングし、その後、同様にフォトリソグラフィー工程
にて第１の窒化膜５上にベースポリシリコン膜４とベー
ス１０とを接続するコンタクトホール１５を形成する。
【００２４】最後に、パターニングしたエミッタポリシ
リコン膜１３と、コンタクトホール１５との領域に電極
金属をＡｌ−Ｃｕのスパッタリング法等で製膜し、その
後、リソグラフィー工程にてパターニングして、エミッ
タ電極１６とベース電極１７を形成する。ここに、エミ
ッタ電極１６は、エミッタポリシリコン膜１３を介して
エミッタ１４に電気的に接続され、ベース電極１７は、
コンタクトホール１５，ベースポリシリコン膜４，ポリ
シリコン膜８ａ及び接続部（ポリシリコン膜）８ｂを介
してベース１０に電気的に接続される。
リコン膜１３と、コンタクトホール１５との領域に電極
金属をＡｌ−Ｃｕのスパッタリング法等で製膜し、その
後、リソグラフィー工程にてパターニングして、エミッ
タ電極１６とベース電極１７を形成する。ここに、エミ
ッタ電極１６は、エミッタポリシリコン膜１３を介して
エミッタ１４に電気的に接続され、ベース電極１７は、
コンタクトホール１５，ベースポリシリコン膜４，ポリ
シリコン膜８ａ及び接続部（ポリシリコン膜）８ｂを介
してベース１０に電気的に接続される。
【００２５】次に本発明の一実施形態に係る半導体装置
の製造方法と、特開平７−３０７０４７号公報に開示さ
れた従来例（以下、従来例という）に係る半導体装置の
製造方法とを比較して説明する。
の製造方法と、特開平７−３０７０４７号公報に開示さ
れた従来例（以下、従来例という）に係る半導体装置の
製造方法とを比較して説明する。
【００２６】図６（ａ）は本発明を適用した場合の不純
物プロファイル、図６（ｂ）は従来例における不純物プ
ロファイルを示す特性図である。
物プロファイル、図６（ｂ）は従来例における不純物プ
ロファイルを示す特性図である。
【００２７】本発明の一実施形態によれば、ベースポリ
シリコン膜４を成長させた後、酸化膜３に対するばらつ
きが極めて少ないランプアニール法により酸化し（５イ
ンチウエハ中、４００Åのポリシリコン膜４を酸化した
場合、ばらつき５Å）、酸化膜３とポリシリコン膜４と
の選択比が大きいバッファードフッ酸を用いて、真性ベ
ース形成領域から横方向に一定幅の酸化膜（ＳｉＯ２）
３をエッチング除去し、ベース不純物ＢＦ２注入、及び
エミッタポリシリコン膜１３の形成を行うため、Ｎ＋基
板１とＮ＋ＳＩＣ７との間隔の変化が少なく、したがっ
て図６（ａ）に示すようにベース１０の幅ＷＢは変化す
ることがなく、高周波特性のバラつきを少なくすること
ができる。
シリコン膜４を成長させた後、酸化膜３に対するばらつ
きが極めて少ないランプアニール法により酸化し（５イ
ンチウエハ中、４００Åのポリシリコン膜４を酸化した
場合、ばらつき５Å）、酸化膜３とポリシリコン膜４と
の選択比が大きいバッファードフッ酸を用いて、真性ベ
ース形成領域から横方向に一定幅の酸化膜（ＳｉＯ２）
３をエッチング除去し、ベース不純物ＢＦ２注入、及び
エミッタポリシリコン膜１３の形成を行うため、Ｎ＋基
板１とＮ＋ＳＩＣ７との間隔の変化が少なく、したがっ
て図６（ａ）に示すようにベース１０の幅ＷＢは変化す
ることがなく、高周波特性のバラつきを少なくすること
ができる。
【００２８】これに対し、特開平７−３０７０４７号公
報に開示された従来の方法によれば、ＳＩＣリン注入後
にシリコン表面をエッチングしてしまい、ベース表面と
Ｎ＋基板との間隔が変化するため、エッチング量が少な
い場合、図６（ｂ）に示すようにベース１０の幅はＷＢ
からＷＢ‘’に、またエッチング量が多い場合、図６
（ａ）に示すようにベース１０の幅はＷＢ‘に小さくな
り、高周波特性はばらつくことがわかる。
報に開示された従来の方法によれば、ＳＩＣリン注入後
にシリコン表面をエッチングしてしまい、ベース表面と
Ｎ＋基板との間隔が変化するため、エッチング量が少な
い場合、図６（ｂ）に示すようにベース１０の幅はＷＢ
からＷＢ‘’に、またエッチング量が多い場合、図６
（ａ）に示すようにベース１０の幅はＷＢ‘に小さくな
り、高周波特性はばらつくことがわかる。
【００２９】半導体装置における主な高周波特性である
ｆＴは次式で示される。 ｆＴ＝１／２π（τｅ＋τｂ＋τｃ＋τｘ） ここに、τｅ＝ｋＴＣｔｅ／ｑＩｃ τｂ＝ＷＢ２／ＮＤｎ Ｄｎ＝ｋＴμＢ τｃ＝ｒｃｓ＊Ｃｃｂ τｘ＝Ｘｓ／２ｖｘ として表される。また、ｋ：ボルツマン定数，Ｔ：絶対
温度，Ｃｔｅ：エミッタ容量，ｑ：電子の単位電価量，
Ｉｃ：コレクタ電流，ＷＢ：ベース幅，Ｎ：定数，μ
Ｂ：電子の移動度，ｒｃｓ：コレクタ対抗，Ｃｃｂ：コ
レクタ容量，Ｘｓ：コレクタ空乏層幅，ｖｘ：コレクタ
空乏層走行飽和速度を示す。
ｆＴは次式で示される。 ｆＴ＝１／２π（τｅ＋τｂ＋τｃ＋τｘ） ここに、τｅ＝ｋＴＣｔｅ／ｑＩｃ τｂ＝ＷＢ２／ＮＤｎ Ｄｎ＝ｋＴμＢ τｃ＝ｒｃｓ＊Ｃｃｂ τｘ＝Ｘｓ／２ｖｘ として表される。また、ｋ：ボルツマン定数，Ｔ：絶対
温度，Ｃｔｅ：エミッタ容量，ｑ：電子の単位電価量，
Ｉｃ：コレクタ電流，ＷＢ：ベース幅，Ｎ：定数，μ
Ｂ：電子の移動度，ｒｃｓ：コレクタ対抗，Ｃｃｂ：コ
レクタ容量，Ｘｓ：コレクタ空乏層幅，ｖｘ：コレクタ
空乏層走行飽和速度を示す。
【００３０】したがって、従来例の場合、ドライエッチ
量の変化によりＷＢが１０００Åから７００Åに変化す
ると、τｂは約半分に、また１３００Åになったとする
と、１．７倍に増加してしまい、ｆＴが変化することと
なる。
量の変化によりＷＢが１０００Åから７００Åに変化す
ると、τｂは約半分に、また１３００Åになったとする
と、１．７倍に増加してしまい、ｆＴが変化することと
なる。
【００３１】本発明は上述の理由により、ＷＢが５Åし
か変わらないため、ｆＴはほとんど変化しない。
か変わらないため、ｆＴはほとんど変化しない。
【００３２】なお、本発明の実施形態では、ＮＰＮ型ト
ランジスタを対象としたが、極性が反転したＰＮＰ型ト
ランジスタにも同様に適用することができる。またコレ
クタ７をエピ成長膜２中に設ける構成に適用したが、エ
ピ成長膜２を用いずにコレクタ７を基板１の表面に引き
上げた構造にも同様に適用することができる。
ランジスタを対象としたが、極性が反転したＰＮＰ型ト
ランジスタにも同様に適用することができる。またコレ
クタ７をエピ成長膜２中に設ける構成に適用したが、エ
ピ成長膜２を用いずにコレクタ７を基板１の表面に引き
上げた構造にも同様に適用することができる。
【００３３】
【発明の効果】以上説明したように本発明によれば、ベ
ースの幅は変化することがなく、高周波特性のバラつき
を少なくすることができる。
ースの幅は変化することがなく、高周波特性のバラつき
を少なくすることができる。
【図１】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図６】（ａ）は本発明を適用した場合の不純物プロフ
ァイル、（ｂ）は従来例における不純物プロファイルを
示す特性図である。
ァイル、（ｂ）は従来例における不純物プロファイルを
示す特性図である。
１ 半導体基板 ２ エピ成長膜 ３ 酸化膜 ４ ベースポリシリコン膜 ７ ＳＩＣ（コレクタ） ８，８ａ ポリシリコン膜 １０ ベース １４ エミッタ領域
フロントページの続き (56)参考文献 特開 平４−122029（ＪＰ，Ａ) 特開 平２−30144（ＪＰ，Ａ) 特開 平７−161978（ＪＰ，Ａ) 特開 平４−192335（ＪＰ，Ａ) 特開 平７−193075（ＪＰ，Ａ) 特開 平６−69217（ＪＰ，Ａ) 特開 昭64−10668（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 21/22 - 21/24 H01L 21/26 - 21/268 H01L 21/312 - 31/32 H01L 21/322 - 21/326
Claims (1)
- 【請求項１】 素子分離領域により画成されたエピ成長
膜上に、第１の酸化膜，べース電極用ポリシリコン膜，
絶縁膜をこの順に堆積する工程と、 前記べース電極用ポリシリコン膜及び絶縁膜を選択的に
エッチングして、真性ベース形成領域を開口して形成す
る工程と、 前記真性ベース形成領域内のエピ成長膜にイオン注入を
行って、コレクタを形成する工程と、 前記真性ベース形成領域内に露出した前記第１の酸化膜
を熱処理により除去した後、前記真性ベース形成領域の
側壁にサイドウォールを形成し、該サイドウォールをラ
ンプアニール法により酸化処理する工程と、 前記サイドウォールを希沸酸液により除去した後、前記
真性ベース形成領域の底部及び側壁に第２の酸化膜を形
成し、前記コレクタ上のエピ成長膜にイオン注入を行っ
て、コレクタ上にベースを形成する工程と、 前記真性ベース形成領域内にエミッタポリシリコン膜を
形成し、前記ベース上のエピ成長膜に向けてイオン注入
する工程と、 前記エミッタポリシリコン膜内に含まれるイオンを熱処
理により、ベース上のエピ成長膜に導入してエミッタを
形成する工程とを含み、製造過程での真性ベース幅の変
動を抑制すること を特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23268599A JP3346348B2 (ja) | 1999-08-19 | 1999-08-19 | 半導体装置の製造方法 |
| US09/639,726 US6287929B1 (en) | 1999-08-19 | 2000-08-16 | Method of forming a bipolar transistor for suppressing variation in base width |
| DE10039931A DE10039931A1 (de) | 1999-08-19 | 2000-08-16 | Verfahren zur Bildung eines bipolaren Transistors zur Unterdrückung einer Schwankung in der Basisbreite |
| KR1020000047529A KR100346010B1 (ko) | 1999-08-19 | 2000-08-17 | 베이스 폭의 변화를 억제하기 위한 바이폴라 트랜지스터를형성하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23268599A JP3346348B2 (ja) | 1999-08-19 | 1999-08-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001060592A JP2001060592A (ja) | 2001-03-06 |
| JP3346348B2 true JP3346348B2 (ja) | 2002-11-18 |
Family
ID=16943196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23268599A Expired - Fee Related JP3346348B2 (ja) | 1999-08-19 | 1999-08-19 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6287929B1 (ja) |
| JP (1) | JP3346348B2 (ja) |
| KR (1) | KR100346010B1 (ja) |
| DE (1) | DE10039931A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552374B2 (en) * | 2001-01-17 | 2003-04-22 | Asb, Inc. | Method of manufacturing bipolar device and structure thereof |
| JP2002343803A (ja) * | 2001-05-17 | 2002-11-29 | Rohm Co Ltd | 半導体装置の製造方法 |
| KR100400860B1 (ko) * | 2001-09-13 | 2003-10-08 | 페어차일드코리아반도체 주식회사 | 폴리실리콘 전극을 가지는 반도체 소자의 제조 방법 |
| DE10160511A1 (de) * | 2001-11-30 | 2003-06-12 | Ihp Gmbh | Bipolarer Transistor |
| US6586307B1 (en) * | 2002-02-14 | 2003-07-01 | Newport Fab, Llc | Method for controlling an emitter window opening in an HBT and related structure |
| US6960820B2 (en) * | 2003-07-01 | 2005-11-01 | International Business Machines Corporation | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same |
| US7002221B2 (en) * | 2003-08-29 | 2006-02-21 | International Business Machines Corporation | Bipolar transistor having raised extrinsic base with selectable self-alignment and methods of forming same |
| US8716096B2 (en) | 2011-12-13 | 2014-05-06 | International Business Machines Corporation | Self-aligned emitter-base in advanced BiCMOS technology |
| WO2014203881A1 (ja) * | 2013-06-21 | 2014-12-24 | 富士電機株式会社 | 炭化珪素半導体素子の製造方法 |
| CN104637810A (zh) * | 2013-11-14 | 2015-05-20 | 北大方正集团有限公司 | 晶体管发射区的制造方法 |
| CN111029247B (zh) * | 2019-12-13 | 2022-12-09 | 中国科学院微电子研究所 | 一种降低暗电流的氧化层制备方法及复合结构 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206621A (ja) * | 1990-01-09 | 1991-09-10 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JP3124538B2 (ja) | 1990-07-10 | 2001-01-15 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JPH05243507A (ja) * | 1992-02-28 | 1993-09-21 | Oki Electric Ind Co Ltd | 相補型バイポーラトランジスタの製造方法 |
| US5234846A (en) * | 1992-04-30 | 1993-08-10 | International Business Machines Corporation | Method of making bipolar transistor with reduced topography |
| JP3156436B2 (ja) | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP2551353B2 (ja) | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2550906B2 (ja) * | 1993-12-15 | 1996-11-06 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2720793B2 (ja) | 1994-05-12 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2606141B2 (ja) | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2914213B2 (ja) * | 1995-03-28 | 1999-06-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2748898B2 (ja) | 1995-08-31 | 1998-05-13 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100233834B1 (ko) * | 1996-12-09 | 1999-12-01 | 한흥섭 | 규소/규소게르마늄 쌍극자 트랜지스터 제조방법 |
| JPH10335343A (ja) | 1997-05-30 | 1998-12-18 | Nec Corp | 半導体装置の製造方法 |
| US6130136A (en) * | 1997-11-20 | 2000-10-10 | Texas Instruments Incorporated | Bipolar transistor with L-shaped base-emitter spacer |
-
1999
- 1999-08-19 JP JP23268599A patent/JP3346348B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-16 US US09/639,726 patent/US6287929B1/en not_active Expired - Fee Related
- 2000-08-16 DE DE10039931A patent/DE10039931A1/de not_active Withdrawn
- 2000-08-17 KR KR1020000047529A patent/KR100346010B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE10039931A1 (de) | 2001-05-17 |
| KR20010021338A (ko) | 2001-03-15 |
| JP2001060592A (ja) | 2001-03-06 |
| KR100346010B1 (ko) | 2002-07-24 |
| US6287929B1 (en) | 2001-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5488004A (en) | SOI by large angle oxygen implant | |
| JP3346348B2 (ja) | 半導体装置の製造方法 | |
| JP2925008B2 (ja) | 半導体装置の製造方法 | |
| JPH01274470A (ja) | バイポーラ・トランジスタ装置及びその製造方法 | |
| JP2940492B2 (ja) | 半導体装置およびその製造方法 | |
| JP2001332561A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPH02153534A (ja) | 半導体装置の製造方法 | |
| JPS6022506B2 (ja) | 半導体装置の製法 | |
| JPS5933271B2 (ja) | 半導体装置の製造方法 | |
| JP3317289B2 (ja) | 半導体装置の製造方法 | |
| JP3063122B2 (ja) | 半導体装置およびその製造方法 | |
| JPH03163832A (ja) | 半導体装置 | |
| JP2812298B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP3196716B2 (ja) | 半導体装置の製造方法 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JP3189722B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2836393B2 (ja) | 半導体装置およびその製造方法 | |
| JP2546650B2 (ja) | バイポ−ラトランジスタの製造法 | |
| JPH05235009A (ja) | 半導体集積回路装置の製造方法 | |
| JPH01112770A (ja) | 半導体装置の製造方法 | |
| JPH06104271A (ja) | バイポーラトランジスタの製造方法 | |
| JPH0845952A (ja) | バイポーラトランジスタの製造方法 | |
| JPH04346232A (ja) | 半導体装置の製造方法 | |
| JPS61198778A (ja) | 半導体装置の製造方法 | |
| JPH04152530A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |