JPH04152530A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04152530A JPH04152530A JP27671490A JP27671490A JPH04152530A JP H04152530 A JPH04152530 A JP H04152530A JP 27671490 A JP27671490 A JP 27671490A JP 27671490 A JP27671490 A JP 27671490A JP H04152530 A JPH04152530 A JP H04152530A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、より詳しくはバ
イポーラトランジスタの製造方法に関する。
イポーラトランジスタの製造方法に関する。
従来のバイポーラトランジスタにおいては、高速化、高
密度化を実現するために、多結晶クリフン・エミッタ(
場合によっては、これをウォッシュド・エミッタと言う
)構造が多く採用されている。この種のバイポーラトラ
ンジスタの構造例を第2図に示す。
密度化を実現するために、多結晶クリフン・エミッタ(
場合によっては、これをウォッシュド・エミッタと言う
)構造が多く採用されている。この種のバイポーラトラ
ンジスタの構造例を第2図に示す。
第2図において、バイポーラトランジスタはNPN縦型
であり、P型S1基板1の主表面上に形成されたn型エ
ピタキシャル成長81層s内に形成されている。n型エ
ピタキシャル成長S1層3はコレクタ領域をなし、その
下にn+型埋込み層2が形成されている。また、このn
型エピタキシャル成長S1層3にP型ベース領域6が、
さらにその上にS10.膜9が形成されている。P型ベ
ース領域6上のS10.膜9の一領域には、ドライエツ
チング法により開孔部13が設けられ、この上に堆積さ
れたn+型型詰結晶81層10らの拡散により、n++
エミッタ領域11が形成されている。
であり、P型S1基板1の主表面上に形成されたn型エ
ピタキシャル成長81層s内に形成されている。n型エ
ピタキシャル成長S1層3はコレクタ領域をなし、その
下にn+型埋込み層2が形成されている。また、このn
型エピタキシャル成長S1層3にP型ベース領域6が、
さらにその上にS10.膜9が形成されている。P型ベ
ース領域6上のS10.膜9の一領域には、ドライエツ
チング法により開孔部13が設けられ、この上に堆積さ
れたn+型型詰結晶81層10らの拡散により、n++
エミッタ領域11が形成されている。
なお、図中、4は素子絶縁分離膜、15はドライエツチ
ング時のダメージ層であり、コレクタ及びペース電極引
出し領域は省略しである。
ング時のダメージ層であり、コレクタ及びペース電極引
出し領域は省略しである。
しかしながら、前述のような従来の半導体装置において
は、第5図に示すようにn 型エミッタ領域11を形成
するために、Sin、膜9の一領域にドライエツチング
法により開孔部13が設けられる。なお、図中、12は
フォトレジスト膜である。この際S i O,展開孔部
に露出した81表面はドライエツチングによるダメージ
を受け、81表面にダメージ層15が形成される。その
結果、多結晶Si層堆積時にこのダーメージ層に起因し
た多結晶Si層の異常成長が起こる場合があり、加工及
び素子特性上問題となっている。また、この開孔部には
n++エミッタ領域が形成されるため、このダメージ層
を核とした欠陥起因のリーク電流が高信頼性のバイポー
ラトランジスタを実現する上での障害となっていた。さ
らに、通常堆積したS10.膜には膜厚ばらつきがある
ため、S10.膜の残膜がないように、Sin、膜のエ
ツチング時間は、Sin、膜の最大膜厚よりも多くエツ
チングするように設定され、Sin、膜が最小膜厚の領
域のS1基板は大幅にエツチングされてしまう。また、
Sin、/Siのエツチング選択比はパターン、エツチ
ング装置状態(チャンバー等)等に強(依存するため、
Siのエツチング量の制御は困難である。その結果、ベ
ース領域の81エツチング量がばらつ(ため、エミッタ
拡散長が一定でも、ベース幅が太き(ばらついてしまう
。したがって、電流増幅率hFEや遮断周波数/T等の
バイポーラトランジスタの特性を安定的に製造すること
が困難であった。
は、第5図に示すようにn 型エミッタ領域11を形成
するために、Sin、膜9の一領域にドライエツチング
法により開孔部13が設けられる。なお、図中、12は
フォトレジスト膜である。この際S i O,展開孔部
に露出した81表面はドライエツチングによるダメージ
を受け、81表面にダメージ層15が形成される。その
結果、多結晶Si層堆積時にこのダーメージ層に起因し
た多結晶Si層の異常成長が起こる場合があり、加工及
び素子特性上問題となっている。また、この開孔部には
n++エミッタ領域が形成されるため、このダメージ層
を核とした欠陥起因のリーク電流が高信頼性のバイポー
ラトランジスタを実現する上での障害となっていた。さ
らに、通常堆積したS10.膜には膜厚ばらつきがある
ため、S10.膜の残膜がないように、Sin、膜のエ
ツチング時間は、Sin、膜の最大膜厚よりも多くエツ
チングするように設定され、Sin、膜が最小膜厚の領
域のS1基板は大幅にエツチングされてしまう。また、
Sin、/Siのエツチング選択比はパターン、エツチ
ング装置状態(チャンバー等)等に強(依存するため、
Siのエツチング量の制御は困難である。その結果、ベ
ース領域の81エツチング量がばらつ(ため、エミッタ
拡散長が一定でも、ベース幅が太き(ばらついてしまう
。したがって、電流増幅率hFEや遮断周波数/T等の
バイポーラトランジスタの特性を安定的に製造すること
が困難であった。
そこで、本発明はこのような課題を解決するものであり
、その目的とするところは、多結晶S1の異常成長を回
避し、トランジスタのリーク電流を大幅に低減し、さら
に特性の安定した高信頼性に適する半導体装置の製造方
法を提供するところにある。
、その目的とするところは、多結晶S1の異常成長を回
避し、トランジスタのリーク電流を大幅に低減し、さら
に特性の安定した高信頼性に適する半導体装置の製造方
法を提供するところにある。
本発明の半導体装置の製造方法は、半導体基板の主表面
上の一領域に絶縁膜を介して所望の形状に窒化シリコン
膜を形成する工程と、前記窒化シリコン膜をマスクとし
て選択酸化する工程と、眉間絶縁膜を堆積後、前記窒化
シリコン膜上の前記層間絶縁膜にドライエツチング法に
より開孔部も設ける工程と、前記窒化シリコン膜及び絶
縁膜を除去し、前記開孔部の半導体基板表面を露出する
工程と、多結晶シリコン層を堆積後、前記多結晶シリコ
ン層からの不純物拡散により前記開孔部の半導体基板表
面に不純物拡散層を形成する工程とを具備することを特
徴とする。
上の一領域に絶縁膜を介して所望の形状に窒化シリコン
膜を形成する工程と、前記窒化シリコン膜をマスクとし
て選択酸化する工程と、眉間絶縁膜を堆積後、前記窒化
シリコン膜上の前記層間絶縁膜にドライエツチング法に
より開孔部も設ける工程と、前記窒化シリコン膜及び絶
縁膜を除去し、前記開孔部の半導体基板表面を露出する
工程と、多結晶シリコン層を堆積後、前記多結晶シリコ
ン層からの不純物拡散により前記開孔部の半導体基板表
面に不純物拡散層を形成する工程とを具備することを特
徴とする。
以下、本発明の代表的な実施例を図面を用いて具体的に
説明する。
説明する。
第1図(α)〜(=)は本発明をバイポーラトランジス
タに適用した場合の一実施例を示す工程別断面図である
。
タに適用した場合の一実施例を示す工程別断面図である
。
(1) 第1図(a)は、従来の技術で予備加工された
半導体基板の一部を示す。図において、P型S1基板1
にn++埋込み層2が形成され、その上にn型エピタキ
シャル成長81層5及びフィールド酸化膜からなる素子
絶縁分離膜4が形成されている。さらに、n型エピタキ
シャル成長81層にはP型ベース領域6が形成され、そ
の上の所望のエミッタ拡散層形成領域にはs i o、
膜5を介して窒化シリコン膜7が形成されている。ここ
で、素子絶縁分離膜の膜厚は4000〜10000X程
度であり、S10.膜5及び窒化シリコン膜7の膜厚は
それぞれ100〜400X及び500〜2000X程度
に設定される。
半導体基板の一部を示す。図において、P型S1基板1
にn++埋込み層2が形成され、その上にn型エピタキ
シャル成長81層5及びフィールド酸化膜からなる素子
絶縁分離膜4が形成されている。さらに、n型エピタキ
シャル成長81層にはP型ベース領域6が形成され、そ
の上の所望のエミッタ拡散層形成領域にはs i o、
膜5を介して窒化シリコン膜7が形成されている。ここ
で、素子絶縁分離膜の膜厚は4000〜10000X程
度であり、S10.膜5及び窒化シリコン膜7の膜厚は
それぞれ100〜400X及び500〜2000X程度
に設定される。
(2) 第1図(h)は、前記窒化シリコン膜をマスク
として、900〜1000”0の選択酸化法ニヨリ、ベ
ース拡散層上に1ooo−5oooX程度の膜厚のS1
0.膜8を形成した状態を示す(5) 第1図(c)は
、化学気相成長(OVD)法によりS10.膜よりなる
層間絶縁膜9を1500〜6000X程度堆積後、前記
窒化シリコン膜7上のS10.膜9をフォトエツチング
法により選択的に除去し、開孔部13を設けた状態を示
す。なお、図中、12はフォトレジスト膜である。
として、900〜1000”0の選択酸化法ニヨリ、ベ
ース拡散層上に1ooo−5oooX程度の膜厚のS1
0.膜8を形成した状態を示す(5) 第1図(c)は
、化学気相成長(OVD)法によりS10.膜よりなる
層間絶縁膜9を1500〜6000X程度堆積後、前記
窒化シリコン膜7上のS10.膜9をフォトエツチング
法により選択的に除去し、開孔部13を設けた状態を示
す。なお、図中、12はフォトレジスト膜である。
(4) 第1図Cd)は、前記フォトレジスト膜12を
除去後、熱リン酸溶液により窒化シリコン膜を除去し、
さらに、基板表面をバクファード沸酸(BHF)(例え
ば1:20)等により洗浄し前記5102膜5を除去後
、OVD法により多結晶Si/i14を1ooo 〜g
oooX程度堆積した状態を示す。
除去後、熱リン酸溶液により窒化シリコン膜を除去し、
さらに、基板表面をバクファード沸酸(BHF)(例え
ば1:20)等により洗浄し前記5102膜5を除去後
、OVD法により多結晶Si/i14を1ooo 〜g
oooX程度堆積した状態を示す。
(5) 第1図(t)は、多結晶Si層14へひ素(A
s )もしくはす7(P)の60〜1o。
s )もしくはす7(P)の60〜1o。
KeV 、 5 X 1015〜I X 10”cym
″″2のイオン打込み後、950〜1000℃、20〜
30分間の熱処理により、n 型多結晶S1層10から
の不純物拡散でn 型エミッタ拡散層11を形成した状
態を示す。
″″2のイオン打込み後、950〜1000℃、20〜
30分間の熱処理により、n 型多結晶S1層10から
の不純物拡散でn 型エミッタ拡散層11を形成した状
態を示す。
以下、従来法によりアルミニウム等による電極の引き出
しが行なわれ、バイポーラトランジスタが得られる。
しが行なわれ、バイポーラトランジスタが得られる。
上記実施例によれば、従来問題になったSin。
膜9に開孔部15を形成する際に81基板表面に形成さ
れるダメージ層15は、開孔部形成領域に窒化シリコン
膜7が配設されているために形成されることがない。し
たがって、多結晶si層堆積時に31基板表面にはダメ
ージ層がな(、多結晶81層の異常成長やそれ以後の゛
工程での欠陥の核となることがないため、リーク電流が
なく、高信頼性を有するバイポーラトランジスタが実現
できる。
れるダメージ層15は、開孔部形成領域に窒化シリコン
膜7が配設されているために形成されることがない。し
たがって、多結晶si層堆積時に31基板表面にはダメ
ージ層がな(、多結晶81層の異常成長やそれ以後の゛
工程での欠陥の核となることがないため、リーク電流が
なく、高信頼性を有するバイポーラトランジスタが実現
できる。
また、ドライエツチング時に窒化シリコン膜7はエツチ
ングストッパーとなり、81基板がエツチングされない
ため、ベース幅を安定的に加工制御することができ、ば
らつきが少ない特性の安定したバイポーラトランジスタ
が得られる。
ングストッパーとなり、81基板がエツチングされない
ため、ベース幅を安定的に加工制御することができ、ば
らつきが少ない特性の安定したバイポーラトランジスタ
が得られる。
さらに、選択酸化法によりペース領域上に厚いS10.
膜8を設けることにより、エミッターベース間寄生容量
OEbを大幅に低減することができ、トランジスタの高
速化が達成される。
膜8を設けることにより、エミッターベース間寄生容量
OEbを大幅に低減することができ、トランジスタの高
速化が達成される。
以上述べたように、本発明の半導体装置の製造方法によ
れば、開孔部形成領域に窒化シリコン膜を配設し、層間
絶縁膜に開孔部をドライエツチング法で設ける際のエツ
チングストッパーとしてこの窒化シリコン膜を用いる。
れば、開孔部形成領域に窒化シリコン膜を配設し、層間
絶縁膜に開孔部をドライエツチング法で設ける際のエツ
チングストッパーとしてこの窒化シリコン膜を用いる。
その結果、前述のダメージ層に起因した多結晶Si層の
異常成長やバイポーラトランジスタのリーク電流等の問
題を回避することができる。また、ドライエツチングに
より81基板はエツチングされることがないためベース
幅の制御が容易であり、特性が安定した高信頼性を有す
るバイポーラトランジスタが実理できる。また、選択酸
化法によりエミッターベース間の絶縁膜を厚く設定する
ことができ、OEBを低減でき、高速化に適するバイポ
ーラトランジスタが得られる。
異常成長やバイポーラトランジスタのリーク電流等の問
題を回避することができる。また、ドライエツチングに
より81基板はエツチングされることがないためベース
幅の制御が容易であり、特性が安定した高信頼性を有す
るバイポーラトランジスタが実理できる。また、選択酸
化法によりエミッターベース間の絶縁膜を厚く設定する
ことができ、OEBを低減でき、高速化に適するバイポ
ーラトランジスタが得られる。
さらに、製造工程が簡易であるため、0MO3との複合
素子であるB10MO8素子等への応用が可能であり、
高歩留りの製品が安定的に得られるという効果がある。
素子であるB10MO8素子等への応用が可能であり、
高歩留りの製品が安定的に得られるという効果がある。
第1図(a)〜(−)は本発明の半導体装置の製造方法
の一実施例を示す断面図、第2図は従来の半導体装置を
示す断面図、第5図は従来の半導体装置の製造方法を示
す工程断面図である。 1・・・・・・・・・P型S1基板 2・・・・・・・・・n+型埋込み層 5・・・・・・・・・n型エピタキシャル成長s1層4
・・・・・・・・・素子絶縁分離膜 5・・・・・・・・・S10.膜 6・・・・・・・・・P型ベース傾健 7・・・・・・・・・窒化シリコン膜 8,9・・・S10.膜 0・・・・・・・・・n+型多結晶Sa層1・・・・・
・・・・n+型エミッタ領域2・・・・・・・・・フォ
トレジスト膜3・・・・・・・・・開孔部 4・・・・・・・・・多結晶Si層 5・・・・・・・・・ダメージ層 出願人 セイコーエプソン株式会社 代理人 弁理士 銘木喜三部(他1名)舘 図
の一実施例を示す断面図、第2図は従来の半導体装置を
示す断面図、第5図は従来の半導体装置の製造方法を示
す工程断面図である。 1・・・・・・・・・P型S1基板 2・・・・・・・・・n+型埋込み層 5・・・・・・・・・n型エピタキシャル成長s1層4
・・・・・・・・・素子絶縁分離膜 5・・・・・・・・・S10.膜 6・・・・・・・・・P型ベース傾健 7・・・・・・・・・窒化シリコン膜 8,9・・・S10.膜 0・・・・・・・・・n+型多結晶Sa層1・・・・・
・・・・n+型エミッタ領域2・・・・・・・・・フォ
トレジスト膜3・・・・・・・・・開孔部 4・・・・・・・・・多結晶Si層 5・・・・・・・・・ダメージ層 出願人 セイコーエプソン株式会社 代理人 弁理士 銘木喜三部(他1名)舘 図
Claims (1)
- 半導体基板の主表面上の一領域に絶縁膜を介して所望
の形状に窒化シリコン膜を形成する工程と、前記シリコ
ン窒化膜をマスクとして基板を選択酸化する工程と、層
間絶縁膜を堆積後、前記窒化シリコン膜上の前記層間絶
縁膜にドライエッチング法により開孔部を設ける工程と
、前記窒化シリコン膜及び、前記絶縁膜を除去し、前記
開孔部の半導体基板の前記主表面を露出する工程と、多
結晶シリコン層を堆積後、前記多結晶シリコン層からの
不純物拡散により前記開孔部の前記半導体基板に不純物
拡散層を形成する工程とを具備することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27671490A JPH04152530A (ja) | 1990-10-16 | 1990-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27671490A JPH04152530A (ja) | 1990-10-16 | 1990-10-16 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04152530A true JPH04152530A (ja) | 1992-05-26 |
Family
ID=17573308
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27671490A Pending JPH04152530A (ja) | 1990-10-16 | 1990-10-16 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04152530A (ja) |
-
1990
- 1990-10-16 JP JP27671490A patent/JPH04152530A/ja active Pending
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