JPH10270457A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
- Publication number
- JPH10270457A JPH10270457A JP7566897A JP7566897A JPH10270457A JP H10270457 A JPH10270457 A JP H10270457A JP 7566897 A JP7566897 A JP 7566897A JP 7566897 A JP7566897 A JP 7566897A JP H10270457 A JPH10270457 A JP H10270457A
- Authority
- JP
- Japan
- Prior art keywords
- locos
- bipolar transistor
- region
- semiconductor layer
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 高耐圧・高速のバイポーラトランジスタを少
製造工数で製造する。 【解決手段】 第１導電型の半導体基板上１に、第２導
電型の半導体層４及び第１導電型の素子分離領域３、９
を形成し、その後、その素子分離領域に連結されるよう
にＬＯＣＯＳ形成部７を形成すると共に、半導体層及び
素子分離領域の形成乃至ＬＯＣＯＳ形成部の形成中に、
半導体層中にバイポーラトランジスタを形成するように
した製造方法において、ＬＯＣＯＳ形成部の形成中に、
半導体層上に、ベース領域となるべき部分を取り囲むよ
うに、ＬＯＣＯＳ部からなる環状の外部ベース部を同時
に形成し、その後外部ベース部を選択的に除去して窪み
８ａを形成し、その後半導体層に不純物をイオン注入法
で導入し、その後アニール拡散を行って第１導電型のベ
ース領域１３及び外部ベース領域１３ａを形成する。
製造工数で製造する。 【解決手段】 第１導電型の半導体基板上１に、第２導
電型の半導体層４及び第１導電型の素子分離領域３、９
を形成し、その後、その素子分離領域に連結されるよう
にＬＯＣＯＳ形成部７を形成すると共に、半導体層及び
素子分離領域の形成乃至ＬＯＣＯＳ形成部の形成中に、
半導体層中にバイポーラトランジスタを形成するように
した製造方法において、ＬＯＣＯＳ形成部の形成中に、
半導体層上に、ベース領域となるべき部分を取り囲むよ
うに、ＬＯＣＯＳ部からなる環状の外部ベース部を同時
に形成し、その後外部ベース部を選択的に除去して窪み
８ａを形成し、その後半導体層に不純物をイオン注入法
で導入し、その後アニール拡散を行って第１導電型のベ
ース領域１３及び外部ベース領域１３ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタの製造方法に関する。
スタの製造方法に関する。
【０００２】
【従来の技術】先ず、図４を参照して、従来のバイポー
ラトランジスタ、特に、高耐圧・高速のバイポーラトラ
ンジスタ及びその製造方法を説明する。Ｐ型シリコン基
板１内に、Ｎ+ のコレクタ埋込み領域２を形成し、その
後、その領域２を取り囲むように環状のＰ+ の素子分離
領域３を形成する。その後、コレクタ埋込み領域２、素
子分離領域３及びＰ型基板１上に亘って、Ｎ型シリコン
のエピタキシャル層４を形成する。
ラトランジスタ、特に、高耐圧・高速のバイポーラトラ
ンジスタ及びその製造方法を説明する。Ｐ型シリコン基
板１内に、Ｎ+ のコレクタ埋込み領域２を形成し、その
後、その領域２を取り囲むように環状のＰ+ の素子分離
領域３を形成する。その後、コレクタ埋込み領域２、素
子分離領域３及びＰ型基板１上に亘って、Ｎ型シリコン
のエピタキシャル層４を形成する。
【０００３】その後、エピタキシャル層４上に薄い絶縁
層（酸化膜、即ち、ＳｉＯ2 膜）を形成し、その絶縁層
に選択的に開口を形成し、その開口を通じたエピタキシ
ャル層４内へのＮ型不純物のイオン注入及びその後のア
ニール拡散によって、Ｎ+ のコレクタ導出領域５を形成
する。薄い絶縁層上に酸化防止膜である窒化ケイ素（Ｓ
ｉ3 Ｎ4 ）膜を形成し、環状及び点状のＬＯＣＯＳ形成
部７を形成すべき部分を選択的に除去する。
層（酸化膜、即ち、ＳｉＯ2 膜）を形成し、その絶縁層
に選択的に開口を形成し、その開口を通じたエピタキシ
ャル層４内へのＮ型不純物のイオン注入及びその後のア
ニール拡散によって、Ｎ+ のコレクタ導出領域５を形成
する。薄い絶縁層上に酸化防止膜である窒化ケイ素（Ｓ
ｉ3 Ｎ4 ）膜を形成し、環状及び点状のＬＯＣＯＳ形成
部７を形成すべき部分を選択的に除去する。
【０００４】その後、窒化ケイ素膜の除去部で、ＬＯＣ
ＯＳ形成部７を形成すべき部分における、Ｐ型基板１内
のＰ+ の素子分離領域３に対応する、エピタキシャル層
４内の部分に、Ｐ型不純物を選択的にイオン注入した
後、アニール拡散を行って、素子分離領域３に連結され
るＰ+ の素子分離領域９を形成する。その後、絶縁層
（窒化ケイ素膜）の除去部を通じて、エピタキシャル層
４上を厚く酸化して、環状及び点状のＬＯＣＯＳ形成部
（酸化層、即ち、ＳｉＯ2 層）７を形成する。この場
合、絶縁層（窒化ケイ素膜）の下層にも薄いＬＯＣＯＳ
形成部７が形成される。
ＯＳ形成部７を形成すべき部分における、Ｐ型基板１内
のＰ+ の素子分離領域３に対応する、エピタキシャル層
４内の部分に、Ｐ型不純物を選択的にイオン注入した
後、アニール拡散を行って、素子分離領域３に連結され
るＰ+ の素子分離領域９を形成する。その後、絶縁層
（窒化ケイ素膜）の除去部を通じて、エピタキシャル層
４上を厚く酸化して、環状及び点状のＬＯＣＯＳ形成部
（酸化層、即ち、ＳｉＯ2 層）７を形成する。この場
合、絶縁層（窒化ケイ素膜）の下層にも薄いＬＯＣＯＳ
形成部７が形成される。
【０００５】その後、絶縁層（窒化ケイ素膜）及びその
下層の薄いＬＯＣＯＳ形成部７の中央のベース領域が形
成されるべき部分に点状の開口を、外部ベース領域が形
成されるべき部分に環状の開口をそれぞれ形成し、その
開口を通じて、Ｐ型不純物イオン、即ち、ホウ素（Ｂ）
イオンを、エピタキシャル層４の内側のＰ不純物イオン
注入領域の一部に選択的に注入する。
下層の薄いＬＯＣＯＳ形成部７の中央のベース領域が形
成されるべき部分に点状の開口を、外部ベース領域が形
成されるべき部分に環状の開口をそれぞれ形成し、その
開口を通じて、Ｐ型不純物イオン、即ち、ホウ素（Ｂ）
イオンを、エピタキシャル層４の内側のＰ不純物イオン
注入領域の一部に選択的に注入する。
【０００６】その後、エピタキシャル層４の絶縁層（窒
化ケイ素膜）及びその下層の薄いＬＯＣＯＳ形成部７の
環状の開口の下の部分に対し、ホウ素イオンの比較的長
時間、又は、比較的高い温度でアニール拡散を行って、
Ｐ型領域１３の一部である深さの深い環状の外部ベース
領域を形成する。
化ケイ素膜）及びその下層の薄いＬＯＣＯＳ形成部７の
環状の開口の下の部分に対し、ホウ素イオンの比較的長
時間、又は、比較的高い温度でアニール拡散を行って、
Ｐ型領域１３の一部である深さの深い環状の外部ベース
領域を形成する。
【０００７】その後、エピタキシャル層４の絶縁層（窒
化ケイ素膜）及びその下層の薄いＬＯＣＯＳ形成部７の
点状の開口の下の部分に対し、ホウ素イオンの比較的短
時間、又は、比較的低い温度でアニール拡散を行って、
Ｐ型領域１３の一部である深さの浅い円板状のベース領
域を形成する。尚、このとき、エピタキシャル層４の絶
縁層（窒化ケイ素膜）及びその下層の薄いＬＯＣＯＳ形
成部７の環状の開口の下の部分に対し、重ねてホウ素イ
オンの比較的短時間、又は、比較的低い温度でアニール
拡散を行っても良い。
化ケイ素膜）及びその下層の薄いＬＯＣＯＳ形成部７の
点状の開口の下の部分に対し、ホウ素イオンの比較的短
時間、又は、比較的低い温度でアニール拡散を行って、
Ｐ型領域１３の一部である深さの浅い円板状のベース領
域を形成する。尚、このとき、エピタキシャル層４の絶
縁層（窒化ケイ素膜）及びその下層の薄いＬＯＣＯＳ形
成部７の環状の開口の下の部分に対し、重ねてホウ素イ
オンの比較的短時間、又は、比較的低い温度でアニール
拡散を行っても良い。
【０００８】その後、ＬＯＣＯＳ形成部７及びＰ型領域
１３上に亘って、全面にポリシリコン１４を堆積させ、
そのポリシリコン１４にホウ素（Ｂ）をイオン注入す
る。この場合、Ｐ型領域１３の中央のベース領域に比べ
て、環状の外側ベース領域にホウ素（Ｂ）が大量に注入
されるので、この外側ベース領域はＰ+ となる。そし
て、そのポリシリコン１４を部分的にエッチング除去し
て、それぞれ独立した環状のベースポリシリコン部１４
Ｂ、ベースポリシリコン部１４Ｂに取り囲まれた島状の
エミッタポリシリコン部１４Ｅ及び島状のコレクタポリ
シリコン部１４Ｃが形成される。ベースポリシリコン部
１４Ｂは、Ｐ型領域１３のＰ+ の外側ベース領域１３ａ
上及びその周囲のＬＯＣＯＳ形成部７上に亘って形成さ
れる。エミッタポリシリコン部１４Ｅは、Ｐ型領域１３
の中央のエミッタ領域上及びその周囲のＬＯＣＯＳ形成
部７上に亘って形成される。コレクタポリシリコン部１
４Ｃは、コレクタ導出領域５上及びその周囲のＬＯＣＯ
Ｓ形成部７上に亘って形成される。
１３上に亘って、全面にポリシリコン１４を堆積させ、
そのポリシリコン１４にホウ素（Ｂ）をイオン注入す
る。この場合、Ｐ型領域１３の中央のベース領域に比べ
て、環状の外側ベース領域にホウ素（Ｂ）が大量に注入
されるので、この外側ベース領域はＰ+ となる。そし
て、そのポリシリコン１４を部分的にエッチング除去し
て、それぞれ独立した環状のベースポリシリコン部１４
Ｂ、ベースポリシリコン部１４Ｂに取り囲まれた島状の
エミッタポリシリコン部１４Ｅ及び島状のコレクタポリ
シリコン部１４Ｃが形成される。ベースポリシリコン部
１４Ｂは、Ｐ型領域１３のＰ+ の外側ベース領域１３ａ
上及びその周囲のＬＯＣＯＳ形成部７上に亘って形成さ
れる。エミッタポリシリコン部１４Ｅは、Ｐ型領域１３
の中央のエミッタ領域上及びその周囲のＬＯＣＯＳ形成
部７上に亘って形成される。コレクタポリシリコン部１
４Ｃは、コレクタ導出領域５上及びその周囲のＬＯＣＯ
Ｓ形成部７上に亘って形成される。
【０００９】その後、ベース、エミッタ及びコレクタポ
リシリコン部１４Ｂ、１４Ｅ、１４Ｃ並びにＬＯＣＯＳ
形成部７上に亘って、全面にＣＶＤ法によって、絶縁層
（酸化膜）１６を形成する。その絶縁層１６のベース、
エミッタ及びコレクタポリシリコン部１４Ｂ、１４Ｅ、
１４Ｃ並びにＬＯＣＯＳ形成部７に対応する部分にエッ
チングによって開口を選択的に形成し、導電層（例え
ば、アルミニウムからなる）の選択エッチングによっ
て、ベース、エミッタ及びコレクタ電極１５Ｂ、１５
Ｅ、１５Ｃ及びこれに接続される配線を形成する。
リシリコン部１４Ｂ、１４Ｅ、１４Ｃ並びにＬＯＣＯＳ
形成部７上に亘って、全面にＣＶＤ法によって、絶縁層
（酸化膜）１６を形成する。その絶縁層１６のベース、
エミッタ及びコレクタポリシリコン部１４Ｂ、１４Ｅ、
１４Ｃ並びにＬＯＣＯＳ形成部７に対応する部分にエッ
チングによって開口を選択的に形成し、導電層（例え
ば、アルミニウムからなる）の選択エッチングによっ
て、ベース、エミッタ及びコレクタ電極１５Ｂ、１５
Ｅ、１５Ｃ及びこれに接続される配線を形成する。
【００１０】この従来例では、ポリシリコン層が１層の
場合であるが、ポリシリコン層が２層以上の場合も可能
で、２層以上のトランジスタを形成することができる。
場合であるが、ポリシリコン層が２層以上の場合も可能
で、２層以上のトランジスタを形成することができる。
【００１１】
【発明が解決しようとする課題】ところで、バイポーラ
トランジスタにおいては、表面での外部ベース領域の曲
率が小さいと、表面での電界が大きくなり、コレクタ及
びベース間の耐圧が低下してしまう。そこで、この耐圧
を高くするためには、外部ベース領域を深く形成する必
要があると共に、エピタキシャル層の厚さを厚く、且
つ、その不純物濃度を低くする必要がある。エミッタ領
域の直下のベース領域を深く形成すれば、外部ベース領
域の形成は必要ないが、エミッタ領域及びベース領域共
深くなるので、高速動作が困難となる。従って、上述の
従来例のように、浅いベース領域と、その周囲の深いベ
ース領域を各別に形成するのが普通である。コレクタ及
びベース間耐圧を例えば、１００Ｖとすれば、外部ベー
ス領域の深さは３〜５μｍ、エピタキシャル層の厚さ及
び不純物濃度はそれぞれ１３〜１６μｍ及び５×１０14
〜５×１０15／cm3 となる。
トランジスタにおいては、表面での外部ベース領域の曲
率が小さいと、表面での電界が大きくなり、コレクタ及
びベース間の耐圧が低下してしまう。そこで、この耐圧
を高くするためには、外部ベース領域を深く形成する必
要があると共に、エピタキシャル層の厚さを厚く、且
つ、その不純物濃度を低くする必要がある。エミッタ領
域の直下のベース領域を深く形成すれば、外部ベース領
域の形成は必要ないが、エミッタ領域及びベース領域共
深くなるので、高速動作が困難となる。従って、上述の
従来例のように、浅いベース領域と、その周囲の深いベ
ース領域を各別に形成するのが普通である。コレクタ及
びベース間耐圧を例えば、１００Ｖとすれば、外部ベー
ス領域の深さは３〜５μｍ、エピタキシャル層の厚さ及
び不純物濃度はそれぞれ１３〜１６μｍ及び５×１０14
〜５×１０15／cm3 となる。
【００１２】このように、高耐圧・高速のバイポーラト
ランジスタの上述した従来の製造方法では、ベース領域
の中央部は浅く、その環状の外部ベース領域は深く形成
される必要があり、このため、それぞれアニール拡散に
よる中央の浅いベース領域の形成と、外部の深いベース
領域の形成とを各別に行っているので、製造工数が多く
なると言う欠点がある。
ランジスタの上述した従来の製造方法では、ベース領域
の中央部は浅く、その環状の外部ベース領域は深く形成
される必要があり、このため、それぞれアニール拡散に
よる中央の浅いベース領域の形成と、外部の深いベース
領域の形成とを各別に行っているので、製造工数が多く
なると言う欠点がある。
【００１３】かかる点に鑑み、本発明は、高耐圧・高速
のバイポーラトランジスタを少ない製造工数で製造する
ことのできる製造方法を提案しようとするものである。
のバイポーラトランジスタを少ない製造工数で製造する
ことのできる製造方法を提案しようとするものである。
【００１４】
【課題を解決するための手段】本発明は、第１導電型の
半導体基板上に、第２導電型の半導体層及び第１導電型
の素子分離領域を形成し、その後、その素子分離領域に
連結されるようにＬＯＣＯＳ形成部を形成すると共に、
半導体層及び素子分離領域の形成乃至ＬＯＣＯＳ形成部
の形成中に、半導体層中にバイポーラトランジスタを形
成するようにしたバイポーラトランジスタの製造方法に
おいて、ＬＯＣＯＳ形成部の形成中に、半導体層上に、
バイポーラトランジスタのベース領域となるべき部分を
取り囲むように、ＬＯＣＯＳ部からなる環状の外部ベー
ス部を同時に形成し、その後、外部ベース部を選択的に
除去して窪みを形成し、その後、半導体層に第１導電型
の不純物をイオン注入法で導入し、その後、アニール拡
散を行って、バイポーラトランジスタの第１導電型のベ
ース領域及び外部ベース領域を形成するものである。
半導体基板上に、第２導電型の半導体層及び第１導電型
の素子分離領域を形成し、その後、その素子分離領域に
連結されるようにＬＯＣＯＳ形成部を形成すると共に、
半導体層及び素子分離領域の形成乃至ＬＯＣＯＳ形成部
の形成中に、半導体層中にバイポーラトランジスタを形
成するようにしたバイポーラトランジスタの製造方法に
おいて、ＬＯＣＯＳ形成部の形成中に、半導体層上に、
バイポーラトランジスタのベース領域となるべき部分を
取り囲むように、ＬＯＣＯＳ部からなる環状の外部ベー
ス部を同時に形成し、その後、外部ベース部を選択的に
除去して窪みを形成し、その後、半導体層に第１導電型
の不純物をイオン注入法で導入し、その後、アニール拡
散を行って、バイポーラトランジスタの第１導電型のベ
ース領域及び外部ベース領域を形成するものである。
【００１５】かかる本発明によれば、ベース領域及び外
部ベース領域が同時に形成されるので、高耐圧・高速度
のバイポーラトランジスタの製造工数を低減することが
できる。
部ベース領域が同時に形成されるので、高耐圧・高速度
のバイポーラトランジスタの製造工数を低減することが
できる。
【００１６】
【発明の実施の形態】以下に、図１〜図３を参照して、
本発明の実施例のバイポーラトランジスタ、特に、高耐
圧・高速のバイポーラトランジスタの製造方法の一連の
工程を詳細に説明する。先ず、図１Ａの工程を説明す
る。Ｐ型シリコン基板１の上面を酸化処理して、例え
ば、３００ｎｍの厚みの絶縁層（酸化膜、即ちＳｉＯ2
膜）（図示ぜず）を形成する。その絶縁層をエッチング
によって選択的に開口を形成し、その開口を通じて、Ｐ
型基板１に昇華したＳｂ2 Ｏ3 を選択的に気相ドーピン
グし、その後、アニール拡散を行って、Ｎ+ のコレクタ
埋込み領域２を形成する。
本発明の実施例のバイポーラトランジスタ、特に、高耐
圧・高速のバイポーラトランジスタの製造方法の一連の
工程を詳細に説明する。先ず、図１Ａの工程を説明す
る。Ｐ型シリコン基板１の上面を酸化処理して、例え
ば、３００ｎｍの厚みの絶縁層（酸化膜、即ちＳｉＯ2
膜）（図示ぜず）を形成する。その絶縁層をエッチング
によって選択的に開口を形成し、その開口を通じて、Ｐ
型基板１に昇華したＳｂ2 Ｏ3 を選択的に気相ドーピン
グし、その後、アニール拡散を行って、Ｎ+ のコレクタ
埋込み領域２を形成する。
【００１７】次に、その絶縁層のコレクタ埋込み領域２
用の開口の周囲に、エッチングによって選択的に環状の
開口を形成し、その開口を通じて、Ｐ型基板１にホウ素
（Ｂ）をイオン注入した後、アニール拡散を行って、コ
レクタ埋込み領域２を取り囲むように、Ｐ+ の環状の素
子分離領域３を形成する。
用の開口の周囲に、エッチングによって選択的に環状の
開口を形成し、その開口を通じて、Ｐ型基板１にホウ素
（Ｂ）をイオン注入した後、アニール拡散を行って、コ
レクタ埋込み領域２を取り囲むように、Ｐ+ の環状の素
子分離領域３を形成する。
【００１８】その後、その絶縁層を除去した後、コレク
タ埋込み領域２、素子分離領域３及びＰ型基板１上に亘
って、Ｎ型シリコンのエピタキシャル層４を形成する。
その後、エピタキシャル層４上に、薄い絶縁層( 酸化
膜、即ち、ＳｉＯ2 膜）６を形成する。これは、後述す
るＬＯＣＯＳ（Local Oxidation of Silicon: シリコン
の局部酸化）形成のためのものである。その後、その絶
縁膜６のコレクタ埋込み領域２の端部に対応する部分
に、エッチングによって選択的に開口を形成し、その開
口を通じたエピタキシャル層４内へのＮ型不純物の選択
的イオン注入及びその後のアニール拡散によって、コレ
クタ埋込み領域５に達するＮ+ のコレクタ導出領域（低
抵抗領域）５を形成する。
タ埋込み領域２、素子分離領域３及びＰ型基板１上に亘
って、Ｎ型シリコンのエピタキシャル層４を形成する。
その後、エピタキシャル層４上に、薄い絶縁層( 酸化
膜、即ち、ＳｉＯ2 膜）６を形成する。これは、後述す
るＬＯＣＯＳ（Local Oxidation of Silicon: シリコン
の局部酸化）形成のためのものである。その後、その絶
縁膜６のコレクタ埋込み領域２の端部に対応する部分
に、エッチングによって選択的に開口を形成し、その開
口を通じたエピタキシャル層４内へのＮ型不純物の選択
的イオン注入及びその後のアニール拡散によって、コレ
クタ埋込み領域５に達するＮ+ のコレクタ導出領域（低
抵抗領域）５を形成する。
【００１９】次に、図１Ｂの工程を説明する。図１Ａの
工程の後、絶縁層６上に、減圧ＣＶＤ（Chemical Vapor
Deposition: 化学気相成長) 法によって、耐酸化膜で
ある窒化ケイ素（Ｓｉ3 Ｎ4)膜（絶縁層）６′を形成す
る。その後、絶縁層６′の環状及び点状のＬＯＣＯＳ形
成部７及び環状のＬＯＣＯＳ部からなる外部ベース部８
を形成すべき部分を、エッチングによって除去する。そ
の後、絶縁層６′の除去部で、ＬＯＣＯＳ形成部７を形
成すべき部分における、エピタキシャル層４内のＰ型基
板１内のＰ+ の素子分離領域３に対応する部分に、Ｐ型
不純物を選択的にイオン注入した後、アニール拡散を行
って、素子分離領域３に連結されるＰ+の素子分離領域
９を形成する。その後、絶縁層（窒化ケイ素膜）６′の
除去部を通じて、エピタキシャル層４上を厚く酸化し
て、環状及び点状のＬＯＣＯＳ形成部（酸化層、即ち、
ＳｉＯ2 層）７及び環状のＬＯＣＯＳ部（酸化層、即
ち、ＳｉＯ2 層）からなる外部ベース部８を形成する。
この場合、絶縁層（窒化ケイ素膜）６′の下層にも薄い
ＬＯＣＯＳ形成部７が形成される。絶縁層（窒化ケイ素
膜）６′の欠如部のＬＯＣＯＳ形成部７の厚さは、例え
ば、所望のベース層の深さと、深いＬＯＣＯＳ部からな
る外部ベース部８の深さとの差の２倍程度の深さに設定
する。
工程の後、絶縁層６上に、減圧ＣＶＤ（Chemical Vapor
Deposition: 化学気相成長) 法によって、耐酸化膜で
ある窒化ケイ素（Ｓｉ3 Ｎ4)膜（絶縁層）６′を形成す
る。その後、絶縁層６′の環状及び点状のＬＯＣＯＳ形
成部７及び環状のＬＯＣＯＳ部からなる外部ベース部８
を形成すべき部分を、エッチングによって除去する。そ
の後、絶縁層６′の除去部で、ＬＯＣＯＳ形成部７を形
成すべき部分における、エピタキシャル層４内のＰ型基
板１内のＰ+ の素子分離領域３に対応する部分に、Ｐ型
不純物を選択的にイオン注入した後、アニール拡散を行
って、素子分離領域３に連結されるＰ+の素子分離領域
９を形成する。その後、絶縁層（窒化ケイ素膜）６′の
除去部を通じて、エピタキシャル層４上を厚く酸化し
て、環状及び点状のＬＯＣＯＳ形成部（酸化層、即ち、
ＳｉＯ2 層）７及び環状のＬＯＣＯＳ部（酸化層、即
ち、ＳｉＯ2 層）からなる外部ベース部８を形成する。
この場合、絶縁層（窒化ケイ素膜）６′の下層にも薄い
ＬＯＣＯＳ形成部７が形成される。絶縁層（窒化ケイ素
膜）６′の欠如部のＬＯＣＯＳ形成部７の厚さは、例え
ば、所望のベース層の深さと、深いＬＯＣＯＳ部からな
る外部ベース部８の深さとの差の２倍程度の深さに設定
する。
【００２０】尚、絶縁層（窒化ケイ素膜）６′のエッチ
ングによる開口形成の際、エピタキシャル層４の一部ま
でもエッチングするリセスＬＯＣＯＳも可能であり、こ
の場合には、エピタキシャル層４のエッチング分だけ、
ＬＯＣＯＳの酸化量が減少する。
ングによる開口形成の際、エピタキシャル層４の一部ま
でもエッチングするリセスＬＯＣＯＳも可能であり、こ
の場合には、エピタキシャル層４のエッチング分だけ、
ＬＯＣＯＳの酸化量が減少する。
【００２１】次に、図２Ａの工程を説明する。図１Ｂの
工程の後、ＬＯＣＯＳ部からなる外部ベース部８を、パ
ターニングされたレジスト層１０を用いて、エッチング
によって選択的に除去し、その後、そのパターニングさ
れたレジスト層１０（又は、別のパターニングされたレ
ジスト層も可）を用いて、外部ベース部８の除去された
部分を選択的エッチングによって広げて窪み８ａを形成
する。この状態で、レジスト層１０をマスクとして、Ｐ
型不純物イオン、即ち、ホウ素（Ｂ）イオン１２を、エ
ピタキシャル層４の内側のＰ不純物イオン注入領域１１
に注入する。この場合、ホウ素イオン１２が絶縁層（窒
化ケイ素膜）６′を通過して、エピタキシャル層４内に
侵入し得るように、ホウ素イオン１２に大きなエネルギ
ーが付与される。
工程の後、ＬＯＣＯＳ部からなる外部ベース部８を、パ
ターニングされたレジスト層１０を用いて、エッチング
によって選択的に除去し、その後、そのパターニングさ
れたレジスト層１０（又は、別のパターニングされたレ
ジスト層も可）を用いて、外部ベース部８の除去された
部分を選択的エッチングによって広げて窪み８ａを形成
する。この状態で、レジスト層１０をマスクとして、Ｐ
型不純物イオン、即ち、ホウ素（Ｂ）イオン１２を、エ
ピタキシャル層４の内側のＰ不純物イオン注入領域１１
に注入する。この場合、ホウ素イオン１２が絶縁層（窒
化ケイ素膜）６′を通過して、エピタキシャル層４内に
侵入し得るように、ホウ素イオン１２に大きなエネルギ
ーが付与される。
【００２２】次に、図２Ｂの工程を説明する。図２Ａの
工程後、レジスト層１０を除去し、その後ホウ素イオン
のアニール拡散を行って、円形の中央のベース領域（Ｐ
+ の部分）及びその周囲の環状の外部ベース領域（Ｐ+
の部分）１３ａからなる一体構成のＰ型領域１３が形成
される。その後、レジスト層１０及び絶縁層（窒化ケイ
素膜）６′を除去し、Ｐ型領域１３の中央のベース領域
上のＬＯＣＯＳ形成部７に、エッチングによって開口を
形成する。その後、ＬＯＣＯＳ形成部７及びＰ型領域１
３上に亘って、全面にポリシリコン１４を堆積させ、そ
のポリシリコン１４にホウ素（Ｂ）をイオン注入する。
この場合、Ｐ型領域１３の中央のベース領域に比べて、
環状の外側ベース領域１３ａにホウ素（Ｂ）が大量に注
入されるので、この外側ベース領域１３ａはＰ+ とな
る。
工程後、レジスト層１０を除去し、その後ホウ素イオン
のアニール拡散を行って、円形の中央のベース領域（Ｐ
+ の部分）及びその周囲の環状の外部ベース領域（Ｐ+
の部分）１３ａからなる一体構成のＰ型領域１３が形成
される。その後、レジスト層１０及び絶縁層（窒化ケイ
素膜）６′を除去し、Ｐ型領域１３の中央のベース領域
上のＬＯＣＯＳ形成部７に、エッチングによって開口を
形成する。その後、ＬＯＣＯＳ形成部７及びＰ型領域１
３上に亘って、全面にポリシリコン１４を堆積させ、そ
のポリシリコン１４にホウ素（Ｂ）をイオン注入する。
この場合、Ｐ型領域１３の中央のベース領域に比べて、
環状の外側ベース領域１３ａにホウ素（Ｂ）が大量に注
入されるので、この外側ベース領域１３ａはＰ+ とな
る。
【００２３】そして、そのポリシリコン１４を部分的に
エッチング除去して、それぞれ独立した環状のベースポ
リシリコン部１４Ｂ、ベースポリシリコン部１４Ｂに取
り囲まれた島状のエミッタポリシリコン部１４Ｅ及び島
状のコレクタポリシリコン部１４Ｃが形成される。ベー
スポリシリコン部１４Ｂは、Ｐ型領域１３のＰ+ の外側
ベース領域１３ａ上及びその周囲のＬＯＣＯＳ形成部７
上に亘って形成される。エミッタポリシリコン部１４Ｅ
は、Ｐ型領域１３の中央のエミッタ領域上及びその周囲
のＬＯＣＯＳ形成部７上に亘って形成される。コレクタ
ポリシリコン部１４Ｃは、コレクタ導出領域５上及びそ
の周囲のＬＯＣＯＳ形成部７上に亘って形成される。
エッチング除去して、それぞれ独立した環状のベースポ
リシリコン部１４Ｂ、ベースポリシリコン部１４Ｂに取
り囲まれた島状のエミッタポリシリコン部１４Ｅ及び島
状のコレクタポリシリコン部１４Ｃが形成される。ベー
スポリシリコン部１４Ｂは、Ｐ型領域１３のＰ+ の外側
ベース領域１３ａ上及びその周囲のＬＯＣＯＳ形成部７
上に亘って形成される。エミッタポリシリコン部１４Ｅ
は、Ｐ型領域１３の中央のエミッタ領域上及びその周囲
のＬＯＣＯＳ形成部７上に亘って形成される。コレクタ
ポリシリコン部１４Ｃは、コレクタ導出領域５上及びそ
の周囲のＬＯＣＯＳ形成部７上に亘って形成される。
【００２４】次に、図３の工程を説明する。図２Ｂの工
程の後、ベース、エミッタ及びコレクタポリシリコン部
１４Ｂ、１４Ｅ、１４Ｃ並びにＬＯＣＯＳ形成部７上に
亘って、全面にＣＶＤ法によって、絶縁層（酸化膜）１
６を形成する。その絶縁層１６のベース、エミッタ及び
コレクタポリシリコン部１４Ｂ、１４Ｅ、１４Ｃ並びに
ＬＯＣＯＳ形成部７に対応する部分にエッチングによっ
て開口を選択的に形成し、導電層の選択エッチングによ
って、ベース、エミッタ及びコレクタ電極１５Ｂ、１５
Ｅ、１５Ｃ及びこれに接続される配線を形成する。かく
して、バイポーラトランジスタが完成される。
程の後、ベース、エミッタ及びコレクタポリシリコン部
１４Ｂ、１４Ｅ、１４Ｃ並びにＬＯＣＯＳ形成部７上に
亘って、全面にＣＶＤ法によって、絶縁層（酸化膜）１
６を形成する。その絶縁層１６のベース、エミッタ及び
コレクタポリシリコン部１４Ｂ、１４Ｅ、１４Ｃ並びに
ＬＯＣＯＳ形成部７に対応する部分にエッチングによっ
て開口を選択的に形成し、導電層の選択エッチングによ
って、ベース、エミッタ及びコレクタ電極１５Ｂ、１５
Ｅ、１５Ｃ及びこれに接続される配線を形成する。かく
して、バイポーラトランジスタが完成される。
【００２５】この実施例では、ポリシリコン層が１層の
場合であるが、ポリシリコン層が２層以上の場合も可能
で、２層以上のトランジスタを形成することができる。
場合であるが、ポリシリコン層が２層以上の場合も可能
で、２層以上のトランジスタを形成することができる。
【００２６】
【発明の効果】第１の本発明によれば、第１導電型の半
導体基板上に、第２導電型の半導体層及び第１導電型の
素子分離領域を形成し、その後、その素子分離領域に連
結されるようにＬＯＣＯＳ形成部を形成すると共に、半
導体層及び素子分離領域の形成乃至ＬＯＣＯＳ形成部の
形成中に、半導体層中にバイポーラトランジスタを形成
するようにしたバイポーラトランジスタの製造方法にお
いて、ＬＯＣＯＳ形成部の形成中に、半導体層上に、バ
イポーラトランジスタのベース領域となるべき部分を取
り囲むように、ＬＯＣＯＳ部からなる環状の外部ベース
部を同時に形成し、その後、外部ベース部を選択的に除
去して窪みを形成し、その後、半導体層に第１導電型の
不純物をイオン注入法で導入し、その後、アニール拡散
を行って、バイポーラトランジスタの第１導電型のベー
ス領域及び外部ベース領域を形成するようにしたので、
高耐圧・高速のバイポーラトランジスタを少ない製造工
数で製造することのできるバイポーラトランジスタの製
造方法を得ることができる。
導体基板上に、第２導電型の半導体層及び第１導電型の
素子分離領域を形成し、その後、その素子分離領域に連
結されるようにＬＯＣＯＳ形成部を形成すると共に、半
導体層及び素子分離領域の形成乃至ＬＯＣＯＳ形成部の
形成中に、半導体層中にバイポーラトランジスタを形成
するようにしたバイポーラトランジスタの製造方法にお
いて、ＬＯＣＯＳ形成部の形成中に、半導体層上に、バ
イポーラトランジスタのベース領域となるべき部分を取
り囲むように、ＬＯＣＯＳ部からなる環状の外部ベース
部を同時に形成し、その後、外部ベース部を選択的に除
去して窪みを形成し、その後、半導体層に第１導電型の
不純物をイオン注入法で導入し、その後、アニール拡散
を行って、バイポーラトランジスタの第１導電型のベー
ス領域及び外部ベース領域を形成するようにしたので、
高耐圧・高速のバイポーラトランジスタを少ない製造工
数で製造することのできるバイポーラトランジスタの製
造方法を得ることができる。
【００２７】第２の本発明によれば、第１の本発明のバ
イポーラトランジスタの製造方法において、ベース領域
及び外部ベース領域の形成前において、ＬＯＣＯＳ形成
部時に形成した耐酸化膜を除去し、その後、ＬＯＣＯＳ
形成部及びＬＯＣＯＳ部並びに半導体層上に亘って全面
に多結晶半導体膜を形成し、その後、その多結晶半導体
膜を通じて、半導体層に不純物をイオン注入法で導入す
るようにしたので、第１の本発明と同様の効果が得られ
ると共に、外部ベース領域のアニール拡散の時間を短く
できるか、又は、アニール拡散の温度を低くできるバイ
ポーラトランジスタの製造方法を得ることができる。
イポーラトランジスタの製造方法において、ベース領域
及び外部ベース領域の形成前において、ＬＯＣＯＳ形成
部時に形成した耐酸化膜を除去し、その後、ＬＯＣＯＳ
形成部及びＬＯＣＯＳ部並びに半導体層上に亘って全面
に多結晶半導体膜を形成し、その後、その多結晶半導体
膜を通じて、半導体層に不純物をイオン注入法で導入す
るようにしたので、第１の本発明と同様の効果が得られ
ると共に、外部ベース領域のアニール拡散の時間を短く
できるか、又は、アニール拡散の温度を低くできるバイ
ポーラトランジスタの製造方法を得ることができる。
【図１】本発明の実施例のバイポーラトランジスタの製
造方法（その１）の工程を示す断面図である。
造方法（その１）の工程を示す断面図である。
【図２】本発明の実施例のバイポーラトランジスタの製
造方法（その２）の工程を示す断面図である。
造方法（その２）の工程を示す断面図である。
【図３】本発明の実施例のバイポーラトランジスタの製
造方法（その３）の工程及び完成されたバイポーラトラ
ンジスタを示す断面図である。
造方法（その３）の工程及び完成されたバイポーラトラ
ンジスタを示す断面図である。
【図４】従来のバイポーラトランジスタを示す断面図で
ある。
ある。
１ Ｐ型基板、２ Ｎ+ のコレクタ埋込み領域、３ Ｐ
+ の素子分離領域、４Ｎ型エピタキシャル層、５ Ｎ＋
のコレクタ導出領域、６ 絶縁層、７ ＬＯＣＯＳ形成
部、８ 外部ベース部、９ Ｐ+ の素子分離領域、１０
レジスト層、１１ Ｐ型イオン注入領域、１２ Ｂイ
オン、１３ Ｐ型領域、１４ （１４Ｅ、１４Ｂ、１４
Ｃ） ポリシリコン、１５ （１５Ｅ、１５Ｂ、１５
Ｃ） 電極、１６ 絶縁層、１７ Ｎ＋領域、１８ Ｎ
＋領域。
+ の素子分離領域、４Ｎ型エピタキシャル層、５ Ｎ＋
のコレクタ導出領域、６ 絶縁層、７ ＬＯＣＯＳ形成
部、８ 外部ベース部、９ Ｐ+ の素子分離領域、１０
レジスト層、１１ Ｐ型イオン注入領域、１２ Ｂイ
オン、１３ Ｐ型領域、１４ （１４Ｅ、１４Ｂ、１４
Ｃ） ポリシリコン、１５ （１５Ｅ、１５Ｂ、１５
Ｃ） 電極、１６ 絶縁層、１７ Ｎ＋領域、１８ Ｎ
＋領域。
Claims (2)
- 【請求項１】 第１導電型の半導体基板上に、第２導電
型の半導体層及び第１導電型の素子分離領域を形成し、
その後、該素子分離領域に連結されるようにＬＯＣＯＳ
形成部を形成すると共に、上記半導体層及び上記素子分
離領域の形成乃至上記ＬＯＣＯＳ形成部の形成中に、上
記半導体層中にバイポーラトランジスタを形成するよう
にしたバイポーラトランジスタの製造方法において、 上記ＬＯＣＯＳ形成部の形成中に、上記半導体層上に、
上記バイポーラトランジスタのベース領域となるべき部
分を取り囲むように、ＬＯＣＯＳ部からなる環状の外部
ベース部を同時に形成し、 その後、上記外部ベース部を選択的に除去して窪みを形
成し、 その後、上記半導体層に第１導電型の不純物をイオン注
入法で導入し、その後、アニール拡散を行って、上記バ
イポーラトランジスタの第１導電型のベース領域及び外
部ベース領域を形成することを特徴とするバイポーラト
ランジスタの製造方法。 - 【請求項２】 請求項１に記載のバイポーラトランジス
タの製造方法において、 上記ベース領域及び上記外部ベース領域の形成前におい
て、上記ＬＯＣＯＳ形成部時に形成した耐酸化膜を除去
し、 その後、上記ＬＯＣＯＳ形成部及び上記ＬＯＣＯＳ部並
びに上記半導体層上に亘って全面に多結晶半導体膜を形
成し、 その後、該多結晶半導体膜を通じて、上記半導体層に上
記不純物をイオン注入法で導入することを特徴とするバ
イポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7566897A JPH10270457A (ja) | 1997-03-27 | 1997-03-27 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7566897A JPH10270457A (ja) | 1997-03-27 | 1997-03-27 | バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270457A true JPH10270457A (ja) | 1998-10-09 |
Family
ID=13582828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7566897A Pending JPH10270457A (ja) | 1997-03-27 | 1997-03-27 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436780B1 (en) * | 1998-06-26 | 2002-08-20 | Mitel Semiconductor Limited | Semiconductor device |
-
1997
- 1997-03-27 JP JP7566897A patent/JPH10270457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436780B1 (en) * | 1998-06-26 | 2002-08-20 | Mitel Semiconductor Limited | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4884117A (en) | Circuit containing integrated bipolar and complementary MOS transistors on a common substrate | |
| JPH04266047A (ja) | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 | |
| JPH0669431A (ja) | Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタ | |
| JP2002083876A (ja) | 半導体集積回路装置の製造方法 | |
| JPH10270457A (ja) | バイポーラトランジスタの製造方法 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JPH03262154A (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JP2820465B2 (ja) | 半導体装置の製造方法 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JP2654536B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61218169A (ja) | 半導体装置とその製造法 | |
| JP2000232111A (ja) | 半導体装置の製造方法 | |
| KR100209228B1 (ko) | 바이폴라 접합 트랜지스터 제조방법 | |
| JP2625373B2 (ja) | 半導体装置の製造方法 | |
| KR100388212B1 (ko) | 바이폴라접합트랜지스터의제조방법 | |
| JPH11176836A (ja) | 半導体装置およびその製造方法 | |
| JPS60235460A (ja) | 半導体装置 | |
| JPS61288467A (ja) | 半導体装置及びその製造方法 | |
| JPH05235009A (ja) | 半導体集積回路装置の製造方法 | |
| JPH04152530A (ja) | 半導体装置の製造方法 | |
| JPH0240921A (ja) | バイポーラトランジスタの製造方法 | |
| JPS62111461A (ja) | 半導体装置の製造方法 | |
| JPH01160052A (ja) | 半導体装置 | |
| JPH06232356A (ja) | 半導体装置の製造方法 | |
| JPH10284503A (ja) | 半導体装置およびその製造方法 |