JPH06232356A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06232356A JPH06232356A JP50A JP1994593A JPH06232356A JP H06232356 A JPH06232356 A JP H06232356A JP 50 A JP50 A JP 50A JP 1994593 A JP1994593 A JP 1994593A JP H06232356 A JPH06232356 A JP H06232356A
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Abstract
(57)【要約】
【目的】 同一エピタキシャル層上にＮＰＮおよびＰＮ
Ｐバイポーラトランジスタを形成する半導体装置におい
て、両タイプのトランジスタが共に良好な特性が得られ
る製造方法を提供する。 【構成】 Ｎウェル領域６およびＰウェル領域５の形成
工程あるいは素子間分離領域形成工程においてＮウェル
領域６上に厚い酸化膜１９，１５を形成し、その後除去
する。 【効果】 ＮＰＮバイポーラトランジスタのエピタキシ
ャル層４膜厚を適正に形成することができ、ＮＰＮバイ
ポーラトランジスタの高周波特性および飽和特性の劣化
を防止できる。
Ｐバイポーラトランジスタを形成する半導体装置におい
て、両タイプのトランジスタが共に良好な特性が得られ
る製造方法を提供する。 【構成】 Ｎウェル領域６およびＰウェル領域５の形成
工程あるいは素子間分離領域形成工程においてＮウェル
領域６上に厚い酸化膜１９，１５を形成し、その後除去
する。 【効果】 ＮＰＮバイポーラトランジスタのエピタキシ
ャル層４膜厚を適正に形成することができ、ＮＰＮバイ
ポーラトランジスタの高周波特性および飽和特性の劣化
を防止できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に同一エピタキシャル上にＮＰＮバイポーラ
トランジスタとＰＮＰバイポーラトランジスタとを共存
させた半導体装置の製造方法に関するものである。
に関し、特に同一エピタキシャル上にＮＰＮバイポーラ
トランジスタとＰＮＰバイポーラトランジスタとを共存
させた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の多種化、多様化、高
性能化に伴い、その装置や製造方法もますます複雑なも
のとなってきている。図３、図４は従来のＮＰＮバイポ
ーラトランジスタとＰＮＰバイポーラトランジスタとの
製造方法を示す工程断面図である。図において右側がＮ
ＰＮ、左側がＰＮＰバイポーラトランジスタを示してい
る。
性能化に伴い、その装置や製造方法もますます複雑なも
のとなってきている。図３、図４は従来のＮＰＮバイポ
ーラトランジスタとＰＮＰバイポーラトランジスタとの
製造方法を示す工程断面図である。図において右側がＮ
ＰＮ、左側がＰＮＰバイポーラトランジスタを示してい
る。
【０００３】図３（ａ）に示すように、Ｐ型半導体基板
１上に酸化膜（膜厚１０００〜２０００オンク゛ストローム）パ
ターンを形成し、この酸化膜パターン２０をマスクとし
てＮ型不純物（Ｓｂ、Ａｓ等）をイオン注入してＮ+埋
込層２を形成する。次に図３（ｂ）に示すように酸化膜
パターン２０除去後、全面に酸化膜を形成したのち、レ
ジストパターン２２をマスクとしてＰ型不純物（Ｂ等）
をイオン注入する。レジストパターン２２除去後熱処理
をしてＰ+埋込層３を形成する。次に図３（ｃ）に示す
ように酸化膜２１を全面除去したのちＮ型不純物層４を
エピタキシャル成長法により０．５〜５．０μｍ成長さ
せる（以下、このＮ型不純物層をＮ型エピタキシャル層
４と称す）。
１上に酸化膜（膜厚１０００〜２０００オンク゛ストローム）パ
ターンを形成し、この酸化膜パターン２０をマスクとし
てＮ型不純物（Ｓｂ、Ａｓ等）をイオン注入してＮ+埋
込層２を形成する。次に図３（ｂ）に示すように酸化膜
パターン２０除去後、全面に酸化膜を形成したのち、レ
ジストパターン２２をマスクとしてＰ型不純物（Ｂ等）
をイオン注入する。レジストパターン２２除去後熱処理
をしてＰ+埋込層３を形成する。次に図３（ｃ）に示す
ように酸化膜２１を全面除去したのちＮ型不純物層４を
エピタキシャル成長法により０．５〜５．０μｍ成長さ
せる（以下、このＮ型不純物層をＮ型エピタキシャル層
４と称す）。
【０００４】次に図４（ａ）に示すように薄膜酸化膜２
３、ポリシリコン膜２４、窒化膜２５をデポする。その
後Ｐウェル領域５を形成すべき箇所の窒化膜２５をレジ
スト（図示なし）をマスクとして除去し、Ｐ型不純物を
イオン注入する。その後酸化膜７を形成する。この酸化
膜７をマスクとしてＮ型エピタキシャル層４にＮ型不純
物をイオン注入してＮウェル領域６を形成する。その後
酸化膜７を全面除去する。次に図４（ｂ）に示すように
薄膜酸化膜２６、多結晶シリコン膜２７デポ後、窒化膜
２８をＬＰＣＶＤ法により形成したのち、素子間分離領
域外をレジストパターン２９で被覆して、窒化膜２８除
去を行う。次に図４（ｃ）に示すようにレジストパター
ン２９除去後、厚膜酸化を行い素子間分離領域に酸化膜
１５を形成する。
３、ポリシリコン膜２４、窒化膜２５をデポする。その
後Ｐウェル領域５を形成すべき箇所の窒化膜２５をレジ
スト（図示なし）をマスクとして除去し、Ｐ型不純物を
イオン注入する。その後酸化膜７を形成する。この酸化
膜７をマスクとしてＮ型エピタキシャル層４にＮ型不純
物をイオン注入してＮウェル領域６を形成する。その後
酸化膜７を全面除去する。次に図４（ｂ）に示すように
薄膜酸化膜２６、多結晶シリコン膜２７デポ後、窒化膜
２８をＬＰＣＶＤ法により形成したのち、素子間分離領
域外をレジストパターン２９で被覆して、窒化膜２８除
去を行う。次に図４（ｃ）に示すようにレジストパター
ン２９除去後、厚膜酸化を行い素子間分離領域に酸化膜
１５を形成する。
【０００５】その後、所要の工程を経て図５に示す半導
体装置が完成する。図において、右側が、ＮＰＮバイポ
ーラトランジスタの断面図であり、コレクタは、Ｎ+埋
込層２、Ｎウェル６、コレクタウオール１１により、
又、ベースは、真性ベース９ａ、外部ベース９ｂ、によ
り構成されている。エミッタ層１０は、多結晶シリコン
引き出し電極８を有する構造となっている。左側が、Ｐ
ＮＰバイポーラトランジスタの断面図であり、Ｐ型半導
体基板１との電気的絶縁層をなすＮ+埋込層２上に形成
されたＰ+埋込層３、Ｐウェル５、及びコレクタウオー
ル１２によりコレクタは構成され、ベースは、真性ベー
ス１３ａ、外部ベース１３ｂにより構成されている。エ
ミッタ層１４は、イオン注入エミッタであり自己整合的
に作製されている。素子間分離領域は、酸化厚膜１５及
び、酸化厚膜１５下に作製されたＰ+埋込層１６（図
３，４のＰ+埋込層３が相当）、Ｐウェル１７（図３，
４のＰウェル５が相当）、Ｐ+アイソレーション１８に
より形成されている。
体装置が完成する。図において、右側が、ＮＰＮバイポ
ーラトランジスタの断面図であり、コレクタは、Ｎ+埋
込層２、Ｎウェル６、コレクタウオール１１により、
又、ベースは、真性ベース９ａ、外部ベース９ｂ、によ
り構成されている。エミッタ層１０は、多結晶シリコン
引き出し電極８を有する構造となっている。左側が、Ｐ
ＮＰバイポーラトランジスタの断面図であり、Ｐ型半導
体基板１との電気的絶縁層をなすＮ+埋込層２上に形成
されたＰ+埋込層３、Ｐウェル５、及びコレクタウオー
ル１２によりコレクタは構成され、ベースは、真性ベー
ス１３ａ、外部ベース１３ｂにより構成されている。エ
ミッタ層１４は、イオン注入エミッタであり自己整合的
に作製されている。素子間分離領域は、酸化厚膜１５及
び、酸化厚膜１５下に作製されたＰ+埋込層１６（図
３，４のＰ+埋込層３が相当）、Ｐウェル１７（図３，
４のＰウェル５が相当）、Ｐ+アイソレーション１８に
より形成されている。
【０００６】
【発明が解決しようとする課題】従来のＮＰＮおよびＰ
ＮＰのバイポーラトランジスタを同一エピタキシャル層
上に形成する製造方法は以上のようであり、基板１上に
形成されるＮ型エピタキシャル層４はＰＮＰバイポーラ
トランジスタの耐圧を保証するために充分深く形成する
必要があった。このため同一Ｎ型エピタキシャル層４上
に形成されるＮＰＮバイポーラトランジスタのＮウェル
領域６の深さも深くなり、高周波特性（遮断周波数）が
犠牲になり高速化の妨げとなるという問題があった。
又、コレクタとベース間に電圧をかけたときのトランジ
スタの正特性についてもＮウェル領域６部分での消費が
大きく飽和特性の劣化を生ずるという問題があった。
ＮＰのバイポーラトランジスタを同一エピタキシャル層
上に形成する製造方法は以上のようであり、基板１上に
形成されるＮ型エピタキシャル層４はＰＮＰバイポーラ
トランジスタの耐圧を保証するために充分深く形成する
必要があった。このため同一Ｎ型エピタキシャル層４上
に形成されるＮＰＮバイポーラトランジスタのＮウェル
領域６の深さも深くなり、高周波特性（遮断周波数）が
犠牲になり高速化の妨げとなるという問題があった。
又、コレクタとベース間に電圧をかけたときのトランジ
スタの正特性についてもＮウェル領域６部分での消費が
大きく飽和特性の劣化を生ずるという問題があった。
【０００７】本発明は上記の様な問題点を解決するため
になされたもので、ＮＰＮバイポーラトランジスタの高
周波特性及び飽和特性の劣化を生ずることなく同一エピ
タキシャル層上にＰＮＰバイポーラトランジスタとＮＰ
Ｎバイポーラトランジスタとの２装置を形成する製造方
法を提供することを目的とする。
になされたもので、ＮＰＮバイポーラトランジスタの高
周波特性及び飽和特性の劣化を生ずることなく同一エピ
タキシャル層上にＰＮＰバイポーラトランジスタとＮＰ
Ｎバイポーラトランジスタとの２装置を形成する製造方
法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、半導体基板上に上記エピタ
キシャル層を形成する工程と、上記エピタキシャル層に
Ｎウェル領域を形成する工程と、上記Ｎウェル領域上に
厚膜酸化膜を形成する工程と、上記厚膜酸化膜をマスク
としてＰウェル領域を形成する工程と、上記厚膜酸化膜
を除去する工程とを備え、上記厚膜酸化膜の膜厚により
上記Ｎウェル領域のエピタキシャル層厚を低減するよう
にしたものである。
る半導体装置の製造方法は、半導体基板上に上記エピタ
キシャル層を形成する工程と、上記エピタキシャル層に
Ｎウェル領域を形成する工程と、上記Ｎウェル領域上に
厚膜酸化膜を形成する工程と、上記厚膜酸化膜をマスク
としてＰウェル領域を形成する工程と、上記厚膜酸化膜
を除去する工程とを備え、上記厚膜酸化膜の膜厚により
上記Ｎウェル領域のエピタキシャル層厚を低減するよう
にしたものである。
【０００９】又、この発明の請求項２に係る半導体装置
の製造方法は、半導体基板上にＮウェルおよびＰウェル
領域を形成した後、素子間分離領域およびＮウェル領域
に厚膜酸化膜を形成する工程と、上記ＮＰＮバイポーラ
トランジスタのベース領域上の上記厚膜酸化膜を除去す
る工程とを備え、上記厚膜酸化膜の膜厚により上記Ｎウ
ェル領域のエピタキシャル層厚を低減するようにしたも
のである。
の製造方法は、半導体基板上にＮウェルおよびＰウェル
領域を形成した後、素子間分離領域およびＮウェル領域
に厚膜酸化膜を形成する工程と、上記ＮＰＮバイポーラ
トランジスタのベース領域上の上記厚膜酸化膜を除去す
る工程とを備え、上記厚膜酸化膜の膜厚により上記Ｎウ
ェル領域のエピタキシャル層厚を低減するようにしたも
のである。
【００１０】
【作用】この発明における半導体装置の製造方法は、同
一エピタキシャル層上にＮＰＮおよびＰＮＰのバイポー
ラトランジスタを形成する工程において、ウェル形成工
程あるいは素子間分離領域形成工程のいずれか一工程又
は両工程においてＮウェル上に厚い酸化膜を形成しその
後除去するようにしたので、ＮＰＮバイポーラトランジ
スタのエピタキシャル層膜厚を適正な値にまで薄く形成
することができる。
一エピタキシャル層上にＮＰＮおよびＰＮＰのバイポー
ラトランジスタを形成する工程において、ウェル形成工
程あるいは素子間分離領域形成工程のいずれか一工程又
は両工程においてＮウェル上に厚い酸化膜を形成しその
後除去するようにしたので、ＮＰＮバイポーラトランジ
スタのエピタキシャル層膜厚を適正な値にまで薄く形成
することができる。
【００１１】
【実施例】以下、この発明の実施例を図を用いて説明す
る。なお、従来の技術の説明と重複する部分については
適宜、その説明を省略する。
る。なお、従来の技術の説明と重複する部分については
適宜、その説明を省略する。
【００１２】実施例１．図１はこの発明の一実施例のＮ
ＰＮバイポーラトランジスタとＰＮＰバイポーラトラン
ジスタとの製造方法を示す工程断面図である。図におい
て従来例と同一のものについては同番号を附して示す。
また、図１（ａ）に至るまでの工程は従来の図３（ａ）
（ｂ）（ｃ）と同じ工程であるのでその詳細な説明は省
略する。次に図１（ａ）に示すように、薄膜酸化膜２
３、ポリシリコン膜２４および窒化膜２５をデポ後、Ｎ
ウェル領域６を形成すべき箇所のＮ型エピタキシャル層
４にＮ型不純物を注入し、厚い酸化膜１９を堆積させ
る。この厚膜酸化膜１９をマスクとしてＰウェル領域５
にあたるＮ型エピタキシャル層４にＰ型不純物をイオン
注入したのち熱処理をし、Ｐウェル領域５を形成する。
その後厚膜酸化膜１９を含む酸化膜を全面除去する。こ
のとき厚膜酸化膜１９の膜厚を調整することによりＮウ
ェル領域６のＮ型エピタキシャル層４の膜厚をＰウェル
領域５のエピタキシャル層４の膜厚より薄く形成するこ
とができる。
ＰＮバイポーラトランジスタとＰＮＰバイポーラトラン
ジスタとの製造方法を示す工程断面図である。図におい
て従来例と同一のものについては同番号を附して示す。
また、図１（ａ）に至るまでの工程は従来の図３（ａ）
（ｂ）（ｃ）と同じ工程であるのでその詳細な説明は省
略する。次に図１（ａ）に示すように、薄膜酸化膜２
３、ポリシリコン膜２４および窒化膜２５をデポ後、Ｎ
ウェル領域６を形成すべき箇所のＮ型エピタキシャル層
４にＮ型不純物を注入し、厚い酸化膜１９を堆積させ
る。この厚膜酸化膜１９をマスクとしてＰウェル領域５
にあたるＮ型エピタキシャル層４にＰ型不純物をイオン
注入したのち熱処理をし、Ｐウェル領域５を形成する。
その後厚膜酸化膜１９を含む酸化膜を全面除去する。こ
のとき厚膜酸化膜１９の膜厚を調整することによりＮウ
ェル領域６のＮ型エピタキシャル層４の膜厚をＰウェル
領域５のエピタキシャル層４の膜厚より薄く形成するこ
とができる。
【００１３】次に図１（ｂ）に示すように薄膜酸化膜２
６、多結晶シリコン膜２７デポ後、窒化膜２８をＬＰＣ
ＶＤ法で形成する。その後素子間分離のためにレジスト
パターン３０を形成し、これをマスクとして窒化膜２８
を除去する。このときＮウェル領域６上の窒化膜２８も
除去する。次に図１（ｃ）に示すように、レジストパタ
ーン３０を除去したのち厚膜酸化を行い、素子間分離領
域に酸化膜１５を形成する。このときＮウェル領域６上
にも酸化膜１５が形成されＮウェル領域６のＮ型エピタ
キシャル層４の膜厚はこの酸化膜１５によってさらに薄
くすることができる。次にＮＰＮトランジスタのベース
領域上の酸化膜１５を除去する。
６、多結晶シリコン膜２７デポ後、窒化膜２８をＬＰＣ
ＶＤ法で形成する。その後素子間分離のためにレジスト
パターン３０を形成し、これをマスクとして窒化膜２８
を除去する。このときＮウェル領域６上の窒化膜２８も
除去する。次に図１（ｃ）に示すように、レジストパタ
ーン３０を除去したのち厚膜酸化を行い、素子間分離領
域に酸化膜１５を形成する。このときＮウェル領域６上
にも酸化膜１５が形成されＮウェル領域６のＮ型エピタ
キシャル層４の膜厚はこの酸化膜１５によってさらに薄
くすることができる。次にＮＰＮトランジスタのベース
領域上の酸化膜１５を除去する。
【００１４】その後、所要の工程を経て図２に示したＮ
ウェル領域６およびＰウェル領域にそれぞれＮＰＮおよ
びＰＮＰバイポーラトランジスタが製造される。図にお
いて左側がＰＮＰバイポーラトランジスタ、右側がＮＰ
Ｎバイポーラトランジスタである。なお、図中に附して
ある番号はいずれも図５で示した従来例のものと同等で
あるので詳細な説明は省略する。
ウェル領域６およびＰウェル領域にそれぞれＮＰＮおよ
びＰＮＰバイポーラトランジスタが製造される。図にお
いて左側がＰＮＰバイポーラトランジスタ、右側がＮＰ
Ｎバイポーラトランジスタである。なお、図中に附して
ある番号はいずれも図５で示した従来例のものと同等で
あるので詳細な説明は省略する。
【００１５】実施例２．上記実施例１では図１に示すよ
うにＮおよびＰウェル領域６、５形成工程および素子間
分離酸化膜１５形成工程の２工程において、酸化膜１
５、１９厚を調整することによりＮウェル領域６である
Ｎ型エピタキシャル層４厚を低減させるようにした例に
ついて説明したが、必ずしも２工程を行う必要はなく、
どちらか１工程のみの場合でも上記実施例１と同様の効
果を得ることができる。
うにＮおよびＰウェル領域６、５形成工程および素子間
分離酸化膜１５形成工程の２工程において、酸化膜１
５、１９厚を調整することによりＮウェル領域６である
Ｎ型エピタキシャル層４厚を低減させるようにした例に
ついて説明したが、必ずしも２工程を行う必要はなく、
どちらか１工程のみの場合でも上記実施例１と同様の効
果を得ることができる。
【００１６】
【発明の効果】以上のようにこの発明によればＮＰＮバ
イポーラトランジスタのエピタキシャル層上部をＮウェ
ル領域形成時または素子間分離領域形成時に酸化し、こ
の酸化膜厚を調整することによって所望の深さのエピタ
キシャル層膜厚を形成するようにしたのでＮＰＮバイポ
ーラトランジスタのエピタキシャル層膜厚を適正な値に
薄く形成することができ、ＮＰＮバイポーラトランジス
タの高周波特性（遮断周波数）及び飽和特性を劣化させ
ることがなく、同一エピタキシャル層にＮＰＮおよびＰ
ＮＰバイポーラトランジスタを両者、良好な特性を有す
るトランジスタとして形成することができる。
イポーラトランジスタのエピタキシャル層上部をＮウェ
ル領域形成時または素子間分離領域形成時に酸化し、こ
の酸化膜厚を調整することによって所望の深さのエピタ
キシャル層膜厚を形成するようにしたのでＮＰＮバイポ
ーラトランジスタのエピタキシャル層膜厚を適正な値に
薄く形成することができ、ＮＰＮバイポーラトランジス
タの高周波特性（遮断周波数）及び飽和特性を劣化させ
ることがなく、同一エピタキシャル層にＮＰＮおよびＰ
ＮＰバイポーラトランジスタを両者、良好な特性を有す
るトランジスタとして形成することができる。
【図１】この発明の実施例１の半導体装置の製造方法の
要部を示す工程断面図である。
要部を示す工程断面図である。
【図２】この発明の実施例１の半導体装置の要部断面図
である。
である。
【図３】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図４】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図５】従来の半導体装置の要部断面図である。
１ Ｐ型半導体基板 ２ Ｎ+埋込層 ３ Ｐ+埋込層 ４ Ｎ型エピタキシャル層 ５ Ｐウェル ６ Ｎウェル １５ 素子間分離酸化膜 １９ 厚い酸化膜
Claims (2)
- 【請求項１】 同一エピタキシャル層上にＮＰＮおよび
ＰＮＰのバイポーラトランジスタを形成する半導体装置
の製造方法において、半導体基板上に上記エピタキシャ
ル層を形成する工程と、上記エピタキシャル層にＮウェ
ル領域を形成する工程と、上記Ｎウェル領域上に厚膜酸
化膜を形成する工程と、上記厚膜酸化膜をマスクとして
Ｐウェル領域を形成する工程と、上記厚膜酸化膜を除去
する工程とを備え、上記厚膜酸化膜の膜厚により上記Ｎ
ウェル領域のエピタキシャル層厚を低減するようにした
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 同一エピタキシャル層上にＮＰＮおよび
ＰＮＰのバイポーラトランジスタを形成する半導体装置
の製造方法において、半導体基板上にＮウェルおよびＰ
ウェル領域を形成した後、素子間分離領域およびＮウェ
ル領域に厚膜酸化膜を形成する工程と、上記ＮＰＮバイ
ポーラトランジスタのベース領域上の上記厚膜酸化膜を
除去する工程とを備え、上記厚膜酸化膜の膜厚により上
記Ｎウェル領域のエピタキシャル層厚を低減するように
したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06232356A (ja) | 1993-02-08 | 1993-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06232356A (ja) | 1993-02-08 | 1993-02-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232356A true JPH06232356A (ja) | 1994-08-19 |
Family
ID=12013349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Pending JPH06232356A (ja) | 1993-02-08 | 1993-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232356A (ja) |
-
1993
- 1993-02-08 JP JP50A patent/JPH06232356A/ja active Pending
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