JPH04363059A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04363059A JPH04363059A JP3175391A JP17539191A JPH04363059A JP H04363059 A JPH04363059 A JP H04363059A JP 3175391 A JP3175391 A JP 3175391A JP 17539191 A JP17539191 A JP 17539191A JP H04363059 A JPH04363059 A JP H04363059A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法、特に単一半導体基板上にトランジスタ素子と
ＭＯＳ素子の双方が設けられた半導体装置およびその製
造方法に関する。
製造方法、特に単一半導体基板上にトランジスタ素子と
ＭＯＳ素子の双方が設けられた半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】従来より、単一の半導体基板上にバイポ
ーラトランジスタ素子およびＭＯＳ素子の双方が設けら
れた半導体装置が知られている。文献；ＩＥＥＥ １
９８６ ＣＵＳＴＯＭＩＮＴＥＧＲＡＴＥＤ ＣＩＲ
ＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ，ＰＰ．６３−
６６，“Ａ ＳＵＢＮＡＮＯＳＥＣＯＮＤ ＢＩ−ＣＭ
ＯＳ ＧＡＴＥ−ＡＲＲＡＹ ＦＡＭＩＬＹ ”に開示
されているように、このような半導体装置では、トラン
ジスタ素子のエミッタ電極およびＭＯＳ素子のゲート電
極は、同一の層形成によって形成されることが多く、通
常、多結晶Ｓｉ層を用いて形成されている。
ーラトランジスタ素子およびＭＯＳ素子の双方が設けら
れた半導体装置が知られている。文献；ＩＥＥＥ １
９８６ ＣＵＳＴＯＭＩＮＴＥＧＲＡＴＥＤ ＣＩＲ
ＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ，ＰＰ．６３−
６６，“Ａ ＳＵＢＮＡＮＯＳＥＣＯＮＤ ＢＩ−ＣＭ
ＯＳ ＧＡＴＥ−ＡＲＲＡＹ ＦＡＭＩＬＹ ”に開示
されているように、このような半導体装置では、トラン
ジスタ素子のエミッタ電極およびＭＯＳ素子のゲート電
極は、同一の層形成によって形成されることが多く、通
常、多結晶Ｓｉ層を用いて形成されている。
【０００３】図６には、このような従来の半導体装置が
示されている。
示されている。
【０００４】この半導体装置は、Ｐ型Ｓｉ基板１０上に
、Ｎ＋ 型埋込層１２およびｐ＋ 型埋込層１４を形成
し、さらにその上にＮ型エピタキシャル成長Ｓｉ層１６
を形成し、さらにこのＮ型エピタキシャル成長Ｓｉ層内
にＰ型ウエル１８、ｐ＋ 型チャンネルストッパ２０お
よびフィールド酸化膜２１を形成している。
、Ｎ＋ 型埋込層１２およびｐ＋ 型埋込層１４を形成
し、さらにその上にＮ型エピタキシャル成長Ｓｉ層１６
を形成し、さらにこのＮ型エピタキシャル成長Ｓｉ層内
にＰ型ウエル１８、ｐ＋ 型チャンネルストッパ２０お
よびフィールド酸化膜２１を形成している。
【０００５】そして、このように形成された半導体基板
の表面に、熱酸化法によりゲート酸化膜２２を形成し、
さらにバイポーラトランジスタ形成領域１００に、選択
的にイオン注入法でＰ型ベース領域２４を形成する。
の表面に、熱酸化法によりゲート酸化膜２２を形成し、
さらにバイポーラトランジスタ形成領域１００に、選択
的にイオン注入法でＰ型ベース領域２４を形成する。
【０００６】次に、バイポーラトランジスタ形成領域１
００において、ゲート酸化膜２２にエミッタ開孔２３を
形成する。次に、このエミッタ開孔２３およびゲート酸
化膜２２の表面全域にエミッタ電極２６およびゲート電
極２８を形成するための多結晶シリコン層を被覆形成す
る。
００において、ゲート酸化膜２２にエミッタ開孔２３を
形成する。次に、このエミッタ開孔２３およびゲート酸
化膜２２の表面全域にエミッタ電極２６およびゲート電
極２８を形成するための多結晶シリコン層を被覆形成す
る。
【０００７】さらに、イオン注入法で基板（多結晶シリ
コン層）全面にリン若しくは砒素などのＮ型不純物をド
ーピングした後、半導体積層基板を所定温度、所定雰囲
気中においてアニール処理しＮ＋ エミッタ領域３０を
形成し、その後、エミッタ電極２６，ゲート電極２８に
対応する箇所を除いて、前記多結晶シリコン層を全て除
去する。
コン層）全面にリン若しくは砒素などのＮ型不純物をド
ーピングした後、半導体積層基板を所定温度、所定雰囲
気中においてアニール処理しＮ＋ エミッタ領域３０を
形成し、その後、エミッタ電極２６，ゲート電極２８に
対応する箇所を除いて、前記多結晶シリコン層を全て除
去する。
【０００８】これにより、トランジスタ形成領域１００
には、ＮＰＮバイポーラトランジスタ１１０が形成され
ることになる。
には、ＮＰＮバイポーラトランジスタ１１０が形成され
ることになる。
【０００９】次に、ＭＯＳ素子形成領域２００に、イオ
ン注入法により選択的にＮ＋ 型ソース／ドレイン領域
３２，３２を形成する。これにより、ＭＯＳ素子形成領
域２００には、ＮチャネルＭＯＳーＦＥＴ２１０が形成
されることになる。
ン注入法により選択的にＮ＋ 型ソース／ドレイン領域
３２，３２を形成する。これにより、ＭＯＳ素子形成領
域２００には、ＮチャネルＭＯＳーＦＥＴ２１０が形成
されることになる。
【００１０】このようにして、従来の半導体装置は、単
一の半導体基板上にバイポーラトランジスタ１１０およ
びＮチャネルＭＯＳーＦＥＴ２１０の双方が設けられた
半導体装置を形成することができる。
一の半導体基板上にバイポーラトランジスタ１１０およ
びＮチャネルＭＯＳーＦＥＴ２１０の双方が設けられた
半導体装置を形成することができる。
【００１１】
【発明が解決しようとする課題】しかし、この従来の半
導体装置では、バイポーラトランジスタ１１０およびＮ
チャネルＭＯＳーＦＥＴ２１０の酸化膜２２は同一の膜
形成によって形成され、さらにエミッタ電極２６および
ゲート電極２８も同一の膜形成によって形成され、その
製造工程の簡略化が図られていた。従って、バイポーラ
トランジスタ１１０において、エミッタ電極２６とＰ型
ベース領域２４とを絶縁する酸化膜２２は、ＭＯＳーＦ
ＥＴ２１０のゲート酸化膜２２と同じ膜厚に形成せざる
を得ず、バイポーラトランジスタ１１０の高周波特性が
悪いという問題があった。
導体装置では、バイポーラトランジスタ１１０およびＮ
チャネルＭＯＳーＦＥＴ２１０の酸化膜２２は同一の膜
形成によって形成され、さらにエミッタ電極２６および
ゲート電極２８も同一の膜形成によって形成され、その
製造工程の簡略化が図られていた。従って、バイポーラ
トランジスタ１１０において、エミッタ電極２６とＰ型
ベース領域２４とを絶縁する酸化膜２２は、ＭＯＳーＦ
ＥＴ２１０のゲート酸化膜２２と同じ膜厚に形成せざる
を得ず、バイポーラトランジスタ１１０の高周波特性が
悪いという問題があった。
【００１２】すなわち、バイポーラトランジスタ１１０
において、エミッタ電極２６とベース領域２４との間に
は、酸化膜２２の膜厚に応じた寄生容量ＣＥＢが形成さ
れる。一方、近年のＭＯＳーＦＥＴ２１０は、その微細
化の進展に伴い、そのゲート酸化膜２２が益々薄膜化さ
れている。しかし、前記寄生容量ＣＥＢは、酸化膜２２
の膜厚が薄くなればなるほど増大する。従って、ＭＯＳ
素子を微細化すると、バイポーラトランジスタ１１０の
高周波特性が低下してしまうという問題があった。
において、エミッタ電極２６とベース領域２４との間に
は、酸化膜２２の膜厚に応じた寄生容量ＣＥＢが形成さ
れる。一方、近年のＭＯＳーＦＥＴ２１０は、その微細
化の進展に伴い、そのゲート酸化膜２２が益々薄膜化さ
れている。しかし、前記寄生容量ＣＥＢは、酸化膜２２
の膜厚が薄くなればなるほど増大する。従って、ＭＯＳ
素子を微細化すると、バイポーラトランジスタ１１０の
高周波特性が低下してしまうという問題があった。
【００１３】本発明は、このような問題に鑑みなされた
ものであり、その目的は、微細なＭＯＳ素子と、高周波
特性に優れた高速のバイポーラ素子とを具備する半導体
装置およびその製造方法を提供することにある。
ものであり、その目的は、微細なＭＯＳ素子と、高周波
特性に優れた高速のバイポーラ素子とを具備する半導体
装置およびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するため
、本発明の半導体装置は、半導体基板と、ベース領域と
、エミッタ電極との間がベース／エミッタ電極絶縁膜に
よって絶縁されるよう前記半導体基板上に設けられたバ
イポーラ素子と、ゲート電極が前記バイポーラ素子のエ
ミッタ電極と同一の層形成によって形成され、ゲート電
極とその下層との間にゲート酸化膜が形成されるよう前
記半導体基板上に設けられたＭＯＳ素子と、を含み、前
記ベース／エミッタ電極絶縁膜は、前記ゲート酸化膜よ
り厚膜に形成されたことを特徴とする。
、本発明の半導体装置は、半導体基板と、ベース領域と
、エミッタ電極との間がベース／エミッタ電極絶縁膜に
よって絶縁されるよう前記半導体基板上に設けられたバ
イポーラ素子と、ゲート電極が前記バイポーラ素子のエ
ミッタ電極と同一の層形成によって形成され、ゲート電
極とその下層との間にゲート酸化膜が形成されるよう前
記半導体基板上に設けられたＭＯＳ素子と、を含み、前
記ベース／エミッタ電極絶縁膜は、前記ゲート酸化膜よ
り厚膜に形成されたことを特徴とする。
【００１５】また、本発明に係る半導体装置の製造方法
は、半導体基板上に第１および第２の埋込み層を形成し
、前記第１および第２の埋込み層上にエピタキシャル成
長層を形成し、さらにこのエピタキシャル成長層内のＭ
ＯＳ素子形成領域にウエルを形成する工程と、前記エピ
タキシャル成長層のバイポーラ素子形成領域に、ＣＶＤ
膜をベース／エミッタ電極絶縁膜として形成する工程と
、前記ウエルの表面に熱酸化法によりゲート酸化膜を形
成するとともに、前記エピタキシャル成長層のバイポー
ラ素子形成領域にイオン注入法によりベース領域を形成
する工程と、前記ベース／エミッタ電極絶縁膜のエミッ
タ形成領域にエミッタ開口を形成するとともに、バイポ
ーラ素子形成領域からＭＯＳ素子形成領域に亘って多結
晶シリコン膜を形成する工程と、前記多結晶シリコン膜
の電極形成領域以外の箇所を除去しエミッタ電極および
ゲート電極を形成する工程と、を含み、単一の半導体基
板上に、厚膜のベース／エミッタ電極絶縁膜を有するバ
イポーラ素子と、薄膜のゲート酸化膜を有するＭＯＳ素
子とを形成することを特徴とする。
は、半導体基板上に第１および第２の埋込み層を形成し
、前記第１および第２の埋込み層上にエピタキシャル成
長層を形成し、さらにこのエピタキシャル成長層内のＭ
ＯＳ素子形成領域にウエルを形成する工程と、前記エピ
タキシャル成長層のバイポーラ素子形成領域に、ＣＶＤ
膜をベース／エミッタ電極絶縁膜として形成する工程と
、前記ウエルの表面に熱酸化法によりゲート酸化膜を形
成するとともに、前記エピタキシャル成長層のバイポー
ラ素子形成領域にイオン注入法によりベース領域を形成
する工程と、前記ベース／エミッタ電極絶縁膜のエミッ
タ形成領域にエミッタ開口を形成するとともに、バイポ
ーラ素子形成領域からＭＯＳ素子形成領域に亘って多結
晶シリコン膜を形成する工程と、前記多結晶シリコン膜
の電極形成領域以外の箇所を除去しエミッタ電極および
ゲート電極を形成する工程と、を含み、単一の半導体基
板上に、厚膜のベース／エミッタ電極絶縁膜を有するバ
イポーラ素子と、薄膜のゲート酸化膜を有するＭＯＳ素
子とを形成することを特徴とする。
【００１６】また、本発明に係る半導体装置の製造方法
は、半導体基板上に第１および第２の埋込み層を形成し
、前記第１および第２の埋込み層上にエピタキシャル成
長層を形成し、さらにこのエピタキシャル成長層内のＭ
ＯＳ素子形成領域にウエルを形成する工程と、前記エピ
タキシャル成長層およびウエルの表面に熱酸化法により
ゲート犠牲酸化膜を形成する工程と、ウエル表面に形成
された前記ゲート犠牲酸化膜をＭＯＳ素子形成領域のみ
選択的に除去する工程と、前記ウエルおよび残されたゲ
ート犠牲酸化膜上に熱酸化法により酸化膜を形成し、ウ
エル上に形成された前記酸化膜をゲート酸化膜、バイポ
ーラ素子形成領域上に形成された前記ゲート犠牲酸化膜
および酸化膜の積層膜をベース／エミッタ電極絶縁膜と
する工程と、前記エピタキシャル成長層のバイポーラ素
子形成領域にイオン注入法によりベース領域を形成する
工程と、前記ベース／エミッタ電極絶縁膜のエミッタ形
成領域にエミッタ開口を形成するとともに、バイポーラ
素子形成領域からＭＯＳ素子形成領域に亘って多結晶シ
リコン膜を形成する工程と、前記多結晶シリコン膜の電
極形成領域以外の箇所を除去しエミッタ電極およびゲー
ト電極を形成する工程と、を含み、単一の半導体基板上
に、厚膜のベース／エミッタ電極絶縁膜を有するバイポ
ーラ素子と、薄膜のゲート酸化膜を有するＭＯＳ素子と
を形成することを特徴とする。
は、半導体基板上に第１および第２の埋込み層を形成し
、前記第１および第２の埋込み層上にエピタキシャル成
長層を形成し、さらにこのエピタキシャル成長層内のＭ
ＯＳ素子形成領域にウエルを形成する工程と、前記エピ
タキシャル成長層およびウエルの表面に熱酸化法により
ゲート犠牲酸化膜を形成する工程と、ウエル表面に形成
された前記ゲート犠牲酸化膜をＭＯＳ素子形成領域のみ
選択的に除去する工程と、前記ウエルおよび残されたゲ
ート犠牲酸化膜上に熱酸化法により酸化膜を形成し、ウ
エル上に形成された前記酸化膜をゲート酸化膜、バイポ
ーラ素子形成領域上に形成された前記ゲート犠牲酸化膜
および酸化膜の積層膜をベース／エミッタ電極絶縁膜と
する工程と、前記エピタキシャル成長層のバイポーラ素
子形成領域にイオン注入法によりベース領域を形成する
工程と、前記ベース／エミッタ電極絶縁膜のエミッタ形
成領域にエミッタ開口を形成するとともに、バイポーラ
素子形成領域からＭＯＳ素子形成領域に亘って多結晶シ
リコン膜を形成する工程と、前記多結晶シリコン膜の電
極形成領域以外の箇所を除去しエミッタ電極およびゲー
ト電極を形成する工程と、を含み、単一の半導体基板上
に、厚膜のベース／エミッタ電極絶縁膜を有するバイポ
ーラ素子と、薄膜のゲート酸化膜を有するＭＯＳ素子と
を形成することを特徴とする。
【００１７】
【作用】このように、本発明によれば、バイポーラ素子
のエミッタ電極とベース領域とを絶縁するベース／エミ
ッタ電極絶縁膜の全部または一部が、ＭＯＳ素子のゲー
ト酸化膜と別工程で形成されることから、バイポーラ素
子のベース／エミッタ電極絶縁膜を、ＭＯＳ素子のゲー
ト酸化膜より膜厚に形成することができる。
のエミッタ電極とベース領域とを絶縁するベース／エミ
ッタ電極絶縁膜の全部または一部が、ＭＯＳ素子のゲー
ト酸化膜と別工程で形成されることから、バイポーラ素
子のベース／エミッタ電極絶縁膜を、ＭＯＳ素子のゲー
ト酸化膜より膜厚に形成することができる。
【００１８】これにより、本発明によれば、高周波特性
に優れた高速なバイポーラ素子と、微細なＭＯＳ素子と
を同一半導体基板上に共存させた半導体装置を得ること
ができる。
に優れた高速なバイポーラ素子と、微細なＭＯＳ素子と
を同一半導体基板上に共存させた半導体装置を得ること
ができる。
【００１９】
【実施例】次に本発明の好適な実施例を図面に基づき詳
細に説明する。
細に説明する。
【００２０】（実施例１）図１には、本発明に係る半導
体装置の好適な実施例１が示されている。
体装置の好適な実施例１が示されている。
【００２１】実施例の半導体装置は、Ｐ型Ｓｉ基板４０
の主表面上のＮ型エピタキシャル成長Ｓｉ層４６内に形
成されたウオシュト・エミッタ構造のＮＰＮ縦型バイポ
ーラトランジスタ１１０と、Ｐ型Ｓｉ基板４０の主表面
上のＰ型ウエル４８内に形成されたＮチャネルＭＯＳー
ＦＥＴ２１０とを含む。
の主表面上のＮ型エピタキシャル成長Ｓｉ層４６内に形
成されたウオシュト・エミッタ構造のＮＰＮ縦型バイポ
ーラトランジスタ１１０と、Ｐ型Ｓｉ基板４０の主表面
上のＰ型ウエル４８内に形成されたＮチャネルＭＯＳー
ＦＥＴ２１０とを含む。
【００２２】本実施例において、前記バイポーラトラン
ジスタ１１０のベース／エミッタ電極絶縁膜５４は、ゲ
ート酸化膜６０とは別工程で形成され、充分な膜厚を確
保できるようになっており、ＭＯＳーＦＥＴ２１０の微
細化に伴ない、ゲート酸化膜６０を薄膜化した場合でも
、バイポーラトランジスタ１１０のベース領域５８とエ
ミッタ電極７２ａとの間の寄生容量ＣＥＢの増加を回避
できる。
ジスタ１１０のベース／エミッタ電極絶縁膜５４は、ゲ
ート酸化膜６０とは別工程で形成され、充分な膜厚を確
保できるようになっており、ＭＯＳーＦＥＴ２１０の微
細化に伴ない、ゲート酸化膜６０を薄膜化した場合でも
、バイポーラトランジスタ１１０のベース領域５８とエ
ミッタ電極７２ａとの間の寄生容量ＣＥＢの増加を回避
できる。
【００２３】従って、微細ＭＯＳーＦＥＴ２１０と、高
周波特性に優れたバイポーラトランジスタ１１０とを同
一基板上に共存させた、高集積で高速な半導体装置を得
ることができる。
周波特性に優れたバイポーラトランジスタ１１０とを同
一基板上に共存させた、高集積で高速な半導体装置を得
ることができる。
【００２４】図２および図３には、本実施例に係る半導
体装置の一連の製造工程が示されている。
体装置の一連の製造工程が示されている。
【００２５】ここにおいて、図２（Ａ）は、本実施例の
半導体装置を製造するために予備加工された半導体積層
基板の一部を示している。
半導体装置を製造するために予備加工された半導体積層
基板の一部を示している。
【００２６】この半導体積層基板は、Ｐ型Ｓｉ基板４０
上にＮ＋ 型埋込層４２およびｐ＋ 型埋込層４４が形
成され、さらにその上にＮ型エピタキシャル成長Ｓｉ層
４６が形成されている。そして、このＮ型エピタキシャ
ル成長Ｓｉ層４６には、Ｐ型ウエル４８、Ｐ型チャンネ
ルストッパ５０およびフィールド酸化膜５２が形成され
ている。
上にＮ＋ 型埋込層４２およびｐ＋ 型埋込層４４が形
成され、さらにその上にＮ型エピタキシャル成長Ｓｉ層
４６が形成されている。そして、このＮ型エピタキシャ
ル成長Ｓｉ層４６には、Ｐ型ウエル４８、Ｐ型チャンネ
ルストッパ５０およびフィールド酸化膜５２が形成され
ている。
【００２７】そして、図２（Ｂ）に示すよう、予備加工
された半導体積層基板の表面全域にＣＶＤ法により、Ｓ
ｉＯ２ 膜５４を５００〜２０００オングストロームの
膜厚で堆積させる。次に、このＳｉＯ２ 膜５４のバイ
ポーラトランジスタ形成領域１００にフォトレジスト膜
５６を形成し、フォトエッチング法により、ＭＯＳ素子
領域２００のＳｉＯ２ 膜５４を選択的に除去する。そ
の後、前記フォトレジスト膜５６を除去する。
された半導体積層基板の表面全域にＣＶＤ法により、Ｓ
ｉＯ２ 膜５４を５００〜２０００オングストロームの
膜厚で堆積させる。次に、このＳｉＯ２ 膜５４のバイ
ポーラトランジスタ形成領域１００にフォトレジスト膜
５６を形成し、フォトエッチング法により、ＭＯＳ素子
領域２００のＳｉＯ２ 膜５４を選択的に除去する。そ
の後、前記フォトレジスト膜５６を除去する。
【００２８】このようにして、本実施例によれば、半導
体積層基板のバイポーラトランジスタ形成領域１００に
、バイポーラトランジスタ１１０のベース／エミッタ電
極絶縁膜をＳｉＯ２ 膜５４として形成することができ
る。
体積層基板のバイポーラトランジスタ形成領域１００に
、バイポーラトランジスタ１１０のベース／エミッタ電
極絶縁膜をＳｉＯ２ 膜５４として形成することができ
る。
【００２９】なお、本実施例では、ベース／エミッタ電
極絶縁膜として、ＳｉＯ２ 膜５４を用いているが、本
発明はこれに限らず、これ以外の各種絶縁膜、例えばリ
ンガラス（ＰＳＧ）膜、ボロンガラス（ＢＳＧ）膜、ボ
ロンリンガラス（ＢＰＳＧ）膜もしくはプラズマシリコ
ン窒化（Ｐ−ＳｉＮ）膜などを必要に応じて任意に選択
使用することができる。
極絶縁膜として、ＳｉＯ２ 膜５４を用いているが、本
発明はこれに限らず、これ以外の各種絶縁膜、例えばリ
ンガラス（ＰＳＧ）膜、ボロンガラス（ＢＳＧ）膜、ボ
ロンリンガラス（ＢＰＳＧ）膜もしくはプラズマシリコ
ン窒化（Ｐ−ＳｉＮ）膜などを必要に応じて任意に選択
使用することができる。
【００３０】次に、図２（Ｃ）に示すよう、熱酸化法に
よりＰ型ウエル４８の表面にゲート酸化膜６０を１００
〜３００オングストロームの膜厚で成形する。さらに、
バイポーラトランジスタ形成領域１００のＮエピタキシ
ャル成長Ｓｉ層４６内に、イオン注入法により選択的に
Ｐ型ベース領域５８を形成する。
よりＰ型ウエル４８の表面にゲート酸化膜６０を１００
〜３００オングストロームの膜厚で成形する。さらに、
バイポーラトランジスタ形成領域１００のＮエピタキシ
ャル成長Ｓｉ層４６内に、イオン注入法により選択的に
Ｐ型ベース領域５８を形成する。
【００３１】次に、図２（Ｄ）に示すよう、エミッタ開
口領域を除く基板の表面全域にフォトレジスト膜６２を
被覆し、フォトエッチング法により、バイポーラトラン
ジスタ形成領域１００にエミッタ開孔６４を形成する。 その後、前記フォトレジスト膜６２を除去する。
口領域を除く基板の表面全域にフォトレジスト膜６２を
被覆し、フォトエッチング法により、バイポーラトラン
ジスタ形成領域１００にエミッタ開孔６４を形成する。 その後、前記フォトレジスト膜６２を除去する。
【００３２】次に図３（Ａ）に示すよう、積層基板の表
面全域にＣＶＤ法により多結晶シリコン層６６を膜厚２
０００〜５０００オングストロームに被覆形成する。
面全域にＣＶＤ法により多結晶シリコン層６６を膜厚２
０００〜５０００オングストロームに被覆形成する。
【００３３】次に、図３（Ｂ）に示すよう、イオン注入
法で基板（多結晶シリコン層）全面にリン若しくは砒素
などのＮ型不純物をドーピングした後、積層基板を窒素
ガス雰囲気中において、９００〜１，０００℃の温度条
件のもとで２０〜３０分間、アニール処理し、バイポー
ラトランジスタ形成領域１００のベース領域５８内にＮ
＋ 型エミッタ領域６８を形成する。
法で基板（多結晶シリコン層）全面にリン若しくは砒素
などのＮ型不純物をドーピングした後、積層基板を窒素
ガス雰囲気中において、９００〜１，０００℃の温度条
件のもとで２０〜３０分間、アニール処理し、バイポー
ラトランジスタ形成領域１００のベース領域５８内にＮ
＋ 型エミッタ領域６８を形成する。
【００３４】次に、図３（Ｃ）に示すよう、多結晶シリ
コン層６６のエミッタ電極およびゲート電極の形成領域
にフォトレジスト膜７０ａ，７０ｂを被覆する。そして
、フォトエッチング法によりエミッタ電極７２ａ，ゲー
ト電極７２ｂを除く他の領域の多結晶シリコン層６６を
選択的に除去する。その後、前記フォトレジスト膜７０
ａ，７０ｂを除去する。
コン層６６のエミッタ電極およびゲート電極の形成領域
にフォトレジスト膜７０ａ，７０ｂを被覆する。そして
、フォトエッチング法によりエミッタ電極７２ａ，ゲー
ト電極７２ｂを除く他の領域の多結晶シリコン層６６を
選択的に除去する。その後、前記フォトレジスト膜７０
ａ，７０ｂを除去する。
【００３５】このようにして、実施例の半導体装置では
、バイポーラトランジスタ１１０のエミッタ電極７２ａ
およびＭＯＳーＦＥＴ２１０のゲート電極７２ｂが、同
一の層形成により形成されることになる。
、バイポーラトランジスタ１１０のエミッタ電極７２ａ
およびＭＯＳーＦＥＴ２１０のゲート電極７２ｂが、同
一の層形成により形成されることになる。
【００３６】次に、図３（Ｄ）に示すよう、積層基板の
バイポーラトランジスタ形成領域１００にフォトレジス
ト膜７４を被覆し、この状態で積層基板のＭＯＳ素子形
成領域２００に、イオン注入法で選択的にＮ＋ 型ソー
ス／ドレイン領域７６，７８を形成する。
バイポーラトランジスタ形成領域１００にフォトレジス
ト膜７４を被覆し、この状態で積層基板のＭＯＳ素子形
成領域２００に、イオン注入法で選択的にＮ＋ 型ソー
ス／ドレイン領域７６，７８を形成する。
【００３７】その後、前記フォトレジスト膜７２を選択
除去することにより、図１に示すような半導体装置を形
成することができる。
除去することにより、図１に示すような半導体装置を形
成することができる。
【００３８】このようにして、本実施例によれば、同一
の積層基板上にＮＰＮバイポーラトランジスタ１１０と
、ＮチャネルＭＯＳーＦＥＴ２１０とを具備した半導体
装置を形成することができる。
の積層基板上にＮＰＮバイポーラトランジスタ１１０と
、ＮチャネルＭＯＳーＦＥＴ２１０とを具備した半導体
装置を形成することができる。
【００３９】特に、この半導体装置では、ＮＰＮバイポ
ーラトランジスタ１１０のベース領域５８とエミッタ電
極７２ａとの絶縁を行なうベース／エミッタ電極絶縁膜
（ＳｉＯ２ 膜）５４は、ゲート酸化膜６０とは別工程
で形成されたＣＶＤ膜である。このため、このベース／
エミッタ電極絶縁膜５４の膜厚は、ゲート酸化膜６０の
膜厚とは独立に設定することができる。
ーラトランジスタ１１０のベース領域５８とエミッタ電
極７２ａとの絶縁を行なうベース／エミッタ電極絶縁膜
（ＳｉＯ２ 膜）５４は、ゲート酸化膜６０とは別工程
で形成されたＣＶＤ膜である。このため、このベース／
エミッタ電極絶縁膜５４の膜厚は、ゲート酸化膜６０の
膜厚とは独立に設定することができる。
【００４０】従って、本実施例の半導体装置のように、
ＮチャネルＭＯＳーＦＥＴ２１０のゲート酸化膜６０を
薄膜化し、その膜厚を１００〜３００オングストローム
に形成する場合でも、ＮＰＮバイポーラトランジスタ１
１０のベース領域５８上に形成されるベース／エミッタ
電極絶縁膜５４の膜厚を、５００〜２０００オングスト
ロームというように十分に厚膜化することができる。
ＮチャネルＭＯＳーＦＥＴ２１０のゲート酸化膜６０を
薄膜化し、その膜厚を１００〜３００オングストローム
に形成する場合でも、ＮＰＮバイポーラトランジスタ１
１０のベース領域５８上に形成されるベース／エミッタ
電極絶縁膜５４の膜厚を、５００〜２０００オングスト
ロームというように十分に厚膜化することができる。
【００４１】以上説明したように、本実施例の半導体装
置によれば、ＭＯＳーＦＥＴ２１０の微細化に伴ない、
ゲート酸化膜６０を薄膜化した場合でも、バイポーラト
ランジスタ１１０のベース／エミッタ電極絶縁膜５４は
十分な膜厚を有するよう形成することができ、バイポー
ラトランジスタ１１０の寄生容量ＣＥＢの増加を回避す
ることができる。
置によれば、ＭＯＳーＦＥＴ２１０の微細化に伴ない、
ゲート酸化膜６０を薄膜化した場合でも、バイポーラト
ランジスタ１１０のベース／エミッタ電極絶縁膜５４は
十分な膜厚を有するよう形成することができ、バイポー
ラトランジスタ１１０の寄生容量ＣＥＢの増加を回避す
ることができる。
【００４２】従って、微細なＭＯＳーＦＥＴ２１０と高
周波特性に優れたバイポーラトランジスタ１１０とを同
一基板上に共存させた、高集積で高速な半導体装置を得
ることができる。
周波特性に優れたバイポーラトランジスタ１１０とを同
一基板上に共存させた、高集積で高速な半導体装置を得
ることができる。
【００４３】（実施例２）次に、本発明の好適な実施例
２を、図面に基づき詳細に説明する。なお前記実施例１
と対応する部材には同一符号を付しその説明は省略する
。
２を、図面に基づき詳細に説明する。なお前記実施例１
と対応する部材には同一符号を付しその説明は省略する
。
【００４４】図５には、本実施例に係る半導体装置の製
造工程が示されている。
造工程が示されている。
【００４５】本実施例においては、前記実施例１と同様
、まず図２（Ａ）に示すよう予備加工された半導体積層
基板を形成しておく。
、まず図２（Ａ）に示すよう予備加工された半導体積層
基板を形成しておく。
【００４６】そして、図５（Ａ）に示すよう、熱酸化法
により前記半導体積層基板のＮ型エピタキシャル成長Ｓ
ｉ層４６およびＰ型ウエル４８の表面にゲート犠牲酸化
膜８０を、４００〜１０００オングストロームの膜厚で
形成する。
により前記半導体積層基板のＮ型エピタキシャル成長Ｓ
ｉ層４６およびＰ型ウエル４８の表面にゲート犠牲酸化
膜８０を、４００〜１０００オングストロームの膜厚で
形成する。
【００４７】このゲート犠牲酸化膜８０の形成により、
ＭＯＳ−ＦＥＴ形成領域２００において、Ｐ型ウエル４
８の表面欠陥を除去することができる。
ＭＯＳ−ＦＥＴ形成領域２００において、Ｐ型ウエル４
８の表面欠陥を除去することができる。
【００４８】次に、図５（Ｂ）に示すよう、バイポーラ
トランジスタ形成領域１００のゲート犠牲酸化膜８０上
にフォトレジスト膜８２を被覆し、ＭＯＳ素子形成領域
２００の犠牲酸化膜８０をフォトエッチング法により選
択的に除去する。その後、前記フォトレジスト膜８２を
除去する。
トランジスタ形成領域１００のゲート犠牲酸化膜８０上
にフォトレジスト膜８２を被覆し、ＭＯＳ素子形成領域
２００の犠牲酸化膜８０をフォトエッチング法により選
択的に除去する。その後、前記フォトレジスト膜８２を
除去する。
【００４９】次に、図５（Ｃ）に示すよう、熱酸化法に
よりゲート犠牲酸化膜８０およびＰ型ウエル４８の表面
にゲート酸化膜６０を、１００〜３００オングストロー
ムの膜厚で形成する。このとき、前記ゲート犠牲酸化膜
８０によりＰ型ウエル４８の表面欠陥は既に除去されて
いるため、ＭＯＳーＦＥＴ２１０の一部を構成するベー
ス酸化膜６０は、欠陥の無い良好な絶縁膜として機能す
ることになる。
よりゲート犠牲酸化膜８０およびＰ型ウエル４８の表面
にゲート酸化膜６０を、１００〜３００オングストロー
ムの膜厚で形成する。このとき、前記ゲート犠牲酸化膜
８０によりＰ型ウエル４８の表面欠陥は既に除去されて
いるため、ＭＯＳーＦＥＴ２１０の一部を構成するベー
ス酸化膜６０は、欠陥の無い良好な絶縁膜として機能す
ることになる。
【００５０】また、バイポーラトランジスタ形成領域１
００において、ゲート犠牲酸化膜８０とゲート酸化膜６
０の積層膜は、ベース／エミッタ電極絶縁膜５４として
機能することになる。特に、本実施例では、本来除去さ
れるゲート犠牲酸化膜６０を、ベース／エミッタ電極絶
縁膜５４の一部として活用するこで、ベース／エミッタ
電極絶縁膜５４の厚膜化を図ることができる。
００において、ゲート犠牲酸化膜８０とゲート酸化膜６
０の積層膜は、ベース／エミッタ電極絶縁膜５４として
機能することになる。特に、本実施例では、本来除去さ
れるゲート犠牲酸化膜６０を、ベース／エミッタ電極絶
縁膜５４の一部として活用するこで、ベース／エミッタ
電極絶縁膜５４の厚膜化を図ることができる。
【００５１】次に、図５（Ｄ）に示すよう、バイポーラ
トランジスタ形成領域１００のＮエピタキシャル成長Ｓ
ｉ層４６内に、イオン注入法により選択的にＰ型ベース
領域５８を形成する。その後、エミッタ開孔領域を除く
基板表面全域にフォトレジスト膜６２を被覆し、フォト
エッチング法により、バイポーラトランジスタ形成領域
１００にエミッタ開孔６４を形成する。
トランジスタ形成領域１００のＮエピタキシャル成長Ｓ
ｉ層４６内に、イオン注入法により選択的にＰ型ベース
領域５８を形成する。その後、エミッタ開孔領域を除く
基板表面全域にフォトレジスト膜６２を被覆し、フォト
エッチング法により、バイポーラトランジスタ形成領域
１００にエミッタ開孔６４を形成する。
【００５２】その後、前記実施例１の図３（Ａ）〜（Ｄ
）に示す工程と同様にして、電極の形成などが成され、
図４に示す本実施例の半導体装置が形成される。
）に示す工程と同様にして、電極の形成などが成され、
図４に示す本実施例の半導体装置が形成される。
【００５３】このように、本実施例によれば、ＮＰＮバ
イポーラトランジスタ１１０のＰ型ベース領域５８上に
形成されたベース／エミッタ電極絶縁膜５４は、ゲート
犠牲酸化膜８０と、ゲート酸化膜６０との積層膜として
形成されている。ここで、前記ゲート犠牲酸化膜８０の
膜厚は４００〜１０００オングストロームであり、ゲー
ト酸化膜６０の膜厚は１００〜３００オングストローム
であるため、ＮＰＮバイポーラトランジスタ１１０のベ
ース／エミッタ電極絶縁膜５４の膜厚は、ＭＯＳ−ＦＥ
Ｔ２１０のゲート酸化膜６０の膜厚１００〜３００オン
グストロームに比し十分に厚く設定することができる。
イポーラトランジスタ１１０のＰ型ベース領域５８上に
形成されたベース／エミッタ電極絶縁膜５４は、ゲート
犠牲酸化膜８０と、ゲート酸化膜６０との積層膜として
形成されている。ここで、前記ゲート犠牲酸化膜８０の
膜厚は４００〜１０００オングストロームであり、ゲー
ト酸化膜６０の膜厚は１００〜３００オングストローム
であるため、ＮＰＮバイポーラトランジスタ１１０のベ
ース／エミッタ電極絶縁膜５４の膜厚は、ＭＯＳ−ＦＥ
Ｔ２１０のゲート酸化膜６０の膜厚１００〜３００オン
グストロームに比し十分に厚く設定することができる。
【００５４】従って、本実施例によれば、前記実施例１
と同様に、微細ＭＯＳ−ＦＥＴ２１０と、高周波特性に
優れた高速のバイポーラトランジスタ１１０とを同一基
板上に具備した高集積で、かつ高速な半導体装置を得る
ことができる。
と同様に、微細ＭＯＳ−ＦＥＴ２１０と、高周波特性に
優れた高速のバイポーラトランジスタ１１０とを同一基
板上に具備した高集積で、かつ高速な半導体装置を得る
ことができる。
【００５５】なお、前記各実施例においては、バイポー
ラ素子としてＮＰＮバイポーラトランジスタ、ＭＯＳ素
子としてＮチャネルＭＯＳーＦＥＴを例にとり説明した
が、本発明はこれに限らず、これ以外のバイポーラ素子
およびＭＯＳ素子を組合せた半導体装置にも適用可能で
あることは言うまでもない。
ラ素子としてＮＰＮバイポーラトランジスタ、ＭＯＳ素
子としてＮチャネルＭＯＳーＦＥＴを例にとり説明した
が、本発明はこれに限らず、これ以外のバイポーラ素子
およびＭＯＳ素子を組合せた半導体装置にも適用可能で
あることは言うまでもない。
【００５６】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、バイポーラ素子のベース領域とエミッタ電
極間に配設されたベース／エミッタ電極絶縁膜は、ＭＯ
Ｓ素子のゲート酸化膜とは独立に形成された、厚膜の絶
縁膜である。よって、ＭＯＳ素子の微細化に伴いゲート
酸化膜を薄膜化する場合においても、バイポーラ素子の
寄生容量ＣＥＢの増加の問題は回避することができ、微
細なＭＯＳーＦＥＴと、高周波特性に優れた高速なバイ
ポーラ素子とを同一基板上に共存せしめ、高集積、高速
化に適した半導体装置が実現できる。
置によれば、バイポーラ素子のベース領域とエミッタ電
極間に配設されたベース／エミッタ電極絶縁膜は、ＭＯ
Ｓ素子のゲート酸化膜とは独立に形成された、厚膜の絶
縁膜である。よって、ＭＯＳ素子の微細化に伴いゲート
酸化膜を薄膜化する場合においても、バイポーラ素子の
寄生容量ＣＥＢの増加の問題は回避することができ、微
細なＭＯＳーＦＥＴと、高周波特性に優れた高速なバイ
ポーラ素子とを同一基板上に共存せしめ、高集積、高速
化に適した半導体装置が実現できる。
【図１】本発明に係る半導体装置の第１実施例を示す断
面概略説明図である。
面概略説明図である。
【図２】図２（Ａ）〜図２（Ｄ）は、図１に示す半導体
装置の製造工程の一部を示す説明図である。
装置の製造工程の一部を示す説明図である。
【図３】図３（Ａ）〜図３（Ｄ）は、図２に示す製造工
程に連続する半導体製造工程の説明図である。
程に連続する半導体製造工程の説明図である。
【図４】図４は、本発明の半導体製造装置の第２実施例
の断面概略説明図である。
の断面概略説明図である。
【図５】図５（Ａ）〜図５（Ｄ）は、図４に示す半導体
製造装置の製造工程の説明図である。
製造装置の製造工程の説明図である。
【図６】図６は、従来の半導体装置の断面概略説明図で
ある。
ある。
４０ Ｐ型Ｓｉ基板
５４ ベース／エミッタ電極絶縁膜６０
ゲート酸化膜 ７２ａ エミッタ電極 ７２ｂ ゲート電極 ８０ ゲート犠牲酸化膜 １１０ バイポーラトランジスタ２１０
ＭＯＳーＦＥＴ
ゲート酸化膜 ７２ａ エミッタ電極 ７２ｂ ゲート電極 ８０ ゲート犠牲酸化膜 １１０ バイポーラトランジスタ２１０
ＭＯＳーＦＥＴ
Claims (3)
- 【請求項１】 半導体基板と、ベース領域と、エミッ
タ電極との間がベース／エミッタ電極絶縁膜によって絶
縁されるよう前記半導体基板上に設けられたバイポーラ
素子と、ゲート電極が前記バイポーラ素子のエミッタ電
極と同一の層形成によって形成され、ゲート電極とその
下層との間にゲート酸化膜が形成されるよう前記半導体
基板上に設けられたＭＯＳ素子と、を含み、前記ベース
／エミッタ電極絶縁膜は、前記ゲート酸化膜より厚膜に
形成されたことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に第１および第２の埋込
み層を形成し、前記第１および第２の埋込み層上にエピ
タキシャル成長層を形成し、さらにこのエピタキシャル
成長層内のＭＯＳ素子形成領域にウエルを形成する工程
と、前記エピタキシャル成長層のバイポーラ素子形成領
域に、ＣＶＤ膜をベース／エミッタ電極絶縁膜として形
成する工程と、前記ウエルの表面に熱酸化法によりゲー
ト酸化膜を形成するとともに、前記エピタキシャル成長
層のバイポーラ素子形成領域にイオン注入法によりベー
ス領域を形成する工程と、前記ベース／エミッタ電極絶
縁膜のエミッタ形成領域にエミッタ開口を形成するとと
もに、バイポーラ素子形成領域からＭＯＳ素子形成領域
に亘って多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜の電極形成領域以外の箇所を除去しエミッ
タ電極およびゲート電極を形成する工程と、を含み、単
一の半導体基板上に、厚膜のベース／エミッタ電極絶縁
膜を有するバイポーラ素子と、薄膜のゲート酸化膜を有
するＭＯＳ素子とを形成することを特徴とする半導体装
置の製造方法。 - 【請求項３】 半導体基板上に第１および第２の埋込
み層を形成し、前記第１および第２の埋込み層上にエピ
タキシャル成長層を形成し、さらにこのエピタキシャル
成長層内のＭＯＳ素子形成領域にウエルを形成する工程
と、前記エピタキシャル成長層およびウエルの表面に熱
酸化法によりゲート犠牲酸化膜を形成する工程と、ウエ
ル表面に形成された前記ゲート犠牲酸化膜を選択的に除
去する工程と、前記ウエルおよび残されたゲート犠牲酸
化膜上に熱酸化法により酸化膜を形成し、ウエル上に形
成された前記酸化膜をゲート酸化膜、バイポーラ素子形
成領域上に形成された前記ゲート犠牲酸化膜および酸化
膜の積層膜をベース／エミッタ電極絶縁膜とする工程と
、前記エピタキシャル成長層のバイポーラ素子形成領域
にイオン注入法によりベース領域を形成する工程と、前
記ベース／エミッタ電極絶縁膜のエミッタ形成領域にエ
ミッタ開口を形成するとともに、バイポーラ素子形成領
域からＭＯＳ素子形成領域に亘って多結晶シリコン膜を
形成する工程と、前記多結晶シリコン膜の電極形成領域
以外の箇所を除去しエミッタ電極およびゲート電極を形
成する工程と、を含み、単一の半導体基板上に、厚膜の
ベース／エミッタ電極絶縁膜を有するバイポーラ素子と
、薄膜のゲート酸化膜を有するＭＯＳ素子とを形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175391A JPH04363059A (ja) | 1990-08-23 | 1991-07-16 | 半導体装置およびその製造方法 |
| US07/744,853 US5250447A (en) | 1990-08-23 | 1991-08-14 | Semiconductor device and method of manufacturing the same |
| TW083104581A TW233373B (ja) | 1990-08-23 | 1991-08-15 | |
| KR1019910014303A KR920005324A (ko) | 1990-08-23 | 1991-08-20 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-221933 | 1990-08-23 | ||
| JP22193390 | 1990-08-23 | ||
| JP22193290 | 1990-08-23 | ||
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