JPH0693459B2 - 高速バイポーラトランジスタ及びその製造方法 - Google Patents
高速バイポーラトランジスタ及びその製造方法Info
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- H01L29/1004—Base region of bipolar transistors
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Description
【発明の詳細な説明】 本発明は半導体素子における超高周波領域においても動
作する高速バイポーラトランジスタ及びその製造方法に
係るもので、より詳しくはバイポーラトランジスタのベ
ースとエミッタとの間の最小の離隔距離がLOCOS（Local
Oxidation of Silicon）工程の鳥喙（Bird′ beak）現
象を利用して構成される高速バイポーラトランジスタ及
びその製造方法に係るものである。
作する高速バイポーラトランジスタ及びその製造方法に
係るもので、より詳しくはバイポーラトランジスタのベ
ースとエミッタとの間の最小の離隔距離がLOCOS（Local
Oxidation of Silicon）工程の鳥喙（Bird′ beak）現
象を利用して構成される高速バイポーラトランジスタ及
びその製造方法に係るものである。
一般に、集積回路に良好な電気的な特性を付与するため
には、半導体集積回路を構成している一つ一つの素子の
動作速度の特性と電力消費の特性がよくなければならな
い。
には、半導体集積回路を構成している一つ一つの素子の
動作速度の特性と電力消費の特性がよくなければならな
い。
その中でも特に、コンピュータや通信用の装備等のよう
な高速を要する電気・電子システムに多く使われている
バイポーラ回路等は、システム自体が徐々により複雑に
なることにより個別素子の速度特性ばかりでなく、素子
自体の大きさの面においても大幅な改善が要求されてい
る。
な高速を要する電気・電子システムに多く使われている
バイポーラ回路等は、システム自体が徐々により複雑に
なることにより個別素子の速度特性ばかりでなく、素子
自体の大きさの面においても大幅な改善が要求されてい
る。
バイポーラトランジスタが高集積密度（higher packing
density），低消費電力（lower power dissipatio
n），高速（high speed）動作等の特性を持つためには
各素子間のキャパシタンス成分と抵抗成分等が小さくな
らなければならない。
density），低消費電力（lower power dissipatio
n），高速（high speed）動作等の特性を持つためには
各素子間のキャパシタンス成分と抵抗成分等が小さくな
らなければならない。
このようにバイポーラトランジスタの動作特性を決定付
ける抵抗成分と容量成分を最小化することは、エミッタ
領域のエッジからベース電極までの最小の離隔距離を縮
小することにより可能である。今までに主に使用したき
たそれと関連した技術としては、酸化膜による素子の隔
離方法と多結晶シリコンを利用したエミッタ，ベース自
己整合方法を複合的に使用するPSA（Polysilicon Self
−Align）方法が知られており、このように作られたト
ランジスタをPSAバイポーラトランジスタと呼ぶ。
ける抵抗成分と容量成分を最小化することは、エミッタ
領域のエッジからベース電極までの最小の離隔距離を縮
小することにより可能である。今までに主に使用したき
たそれと関連した技術としては、酸化膜による素子の隔
離方法と多結晶シリコンを利用したエミッタ，ベース自
己整合方法を複合的に使用するPSA（Polysilicon Self
−Align）方法が知られており、このように作られたト
ランジスタをPSAバイポーラトランジスタと呼ぶ。
実際に、バイポーラトランジスタの動作が成されるエミ
ッタ及び活性ベース領域からベース接触領域までの離隔
距離がトランジスタのベース抵抗値を決定するようにな
り、この値がトランジスタの動作特性に大きな影響を及
ぼす。ところがエミッタ配線金属とベース配線金属との
距離を適切に保障しなければならない制限のため、素子
の面積を縮小させるのにその限界があり、これに因って
素子自体に存在する抵抗成分と容量成分をより以上減ら
すことができないので、動作速度及び電力消費面でよい
結果を期待することが難しかった。
ッタ及び活性ベース領域からベース接触領域までの離隔
距離がトランジスタのベース抵抗値を決定するようにな
り、この値がトランジスタの動作特性に大きな影響を及
ぼす。ところがエミッタ配線金属とベース配線金属との
距離を適切に保障しなければならない制限のため、素子
の面積を縮小させるのにその限界があり、これに因って
素子自体に存在する抵抗成分と容量成分をより以上減ら
すことができないので、動作速度及び電力消費面でよい
結果を期待することが難しかった。
上記の問題を解決するために最近開発された多結晶シリ
コン自己整合バイポーラトランジスタはダブルポリシリ
コンのオーバーラッピング構造を利用したエミッタ−ベ
ース自己整合方法と反応性イオンエッチング（Reactive
Ion Etching:以下、“RIE"と略称する）方法によって
エミッタ−ベース間の最小の離隔手段であるスペーサを
形成する技術が広く応用されている。
コン自己整合バイポーラトランジスタはダブルポリシリ
コンのオーバーラッピング構造を利用したエミッタ−ベ
ース自己整合方法と反応性イオンエッチング（Reactive
Ion Etching:以下、“RIE"と略称する）方法によって
エミッタ−ベース間の最小の離隔手段であるスペーサを
形成する技術が広く応用されている。
このようにエミッタ−ベース間の最小の離隔距離である
スペーサを形成する方法としては、下記のような二つの
方法が主類を成している。
スペーサを形成する方法としては、下記のような二つの
方法が主類を成している。
第一の方法は第１図（Ａ）に図示したように、スペーサ
28がエミッタ形成領域の内側壁の方に突入された形態に
形成されたものである。これをより詳述すると、第１ポ
リシリコンであるベースポリ27を基板上に先に蒸着した
後にエミッタ領域を確保するための開口（opening）を
形成する。
28がエミッタ形成領域の内側壁の方に突入された形態に
形成されたものである。これをより詳述すると、第１ポ
リシリコンであるベースポリ27を基板上に先に蒸着した
後にエミッタ領域を確保するための開口（opening）を
形成する。
続いて、酸化膜26を形成した後に、RIE方法によって酸
化膜26を通じて第１ポリシリコン28の内側周縁部にスペ
ーサ28を形成する。次に、エミッタ形成領域のための開
口を通じて第２ポリシリコンであるエミッタポリ25を蒸
着し、酸化膜24をトランジスタの全面に塗布した後に接
触窓を通じて上記ベースポリ27及びエミッタポリに各々
の金属電極22,23を蒸着してエミッタ−ベースが自己整
合された構造のバイポーラトランジスタを製造するもの
である。
化膜26を通じて第１ポリシリコン28の内側周縁部にスペ
ーサ28を形成する。次に、エミッタ形成領域のための開
口を通じて第２ポリシリコンであるエミッタポリ25を蒸
着し、酸化膜24をトランジスタの全面に塗布した後に接
触窓を通じて上記ベースポリ27及びエミッタポリに各々
の金属電極22,23を蒸着してエミッタ−ベースが自己整
合された構造のバイポーラトランジスタを製造するもの
である。
第二の方法は、第１図（Ｂ）に図示したようにスペーサ
28′がエミッタ形成領域の側壁部から突出された形態に
形成したものである。
28′がエミッタ形成領域の側壁部から突出された形態に
形成したものである。
ここでは、先にエミッタ形成領域を窒化膜又は酸化膜等
で遮蔽した後に、ベースポリ27′を基板上に形成し、酸
化膜26′を形成した後に、RIE方式で開口を形成する。
続いて、ポリシリコン27′の内側壁の部分を向かって中
央の開口から直接スペーサ28′の材料を浸透させる。残
りの部分22′,23′,24′25′及び26′は上述した第一の
方法のような方法で製造される。そして、改善されたPA
Sバイポーラトランジスタについてより詳細なものは多
数人によるIEEE Vol.ED−27、No.8、1980.PP.1390〜13
94とVol.ED−33、No.4、1986.PP.526〜531に開示されて
いる。
で遮蔽した後に、ベースポリ27′を基板上に形成し、酸
化膜26′を形成した後に、RIE方式で開口を形成する。
続いて、ポリシリコン27′の内側壁の部分を向かって中
央の開口から直接スペーサ28′の材料を浸透させる。残
りの部分22′,23′,24′25′及び26′は上述した第一の
方法のような方法で製造される。そして、改善されたPA
Sバイポーラトランジスタについてより詳細なものは多
数人によるIEEE Vol.ED−27、No.8、1980.PP.1390〜13
94とVol.ED−33、No.4、1986.PP.526〜531に開示されて
いる。
しかし、このように作られたバイポーラトランジスタは
従来のPSAトランジスタに比べて動作特性面において注
目に価する改善をもたらすが、エミッタ−ベース間の最
小の隔離手段であるスペーサの長さ又は幅が乾式蝕刻の
一種であるRIE方式によって決定されるので、工程の調
節が難しく、工程自体が複雑化し、工程途中に、特に乾
式蝕刻の段階でトランジスタ動作領域のシリコンの表面
が損傷を受けて素子の電気的な特性を悪化させる可能性
がある。
従来のPSAトランジスタに比べて動作特性面において注
目に価する改善をもたらすが、エミッタ−ベース間の最
小の隔離手段であるスペーサの長さ又は幅が乾式蝕刻の
一種であるRIE方式によって決定されるので、工程の調
節が難しく、工程自体が複雑化し、工程途中に、特に乾
式蝕刻の段階でトランジスタ動作領域のシリコンの表面
が損傷を受けて素子の電気的な特性を悪化させる可能性
がある。
従って、本発明の目的は上記の諸問題を解決した高速バ
イポーラトランジスタの構造及びこれを製造する方法を
提供するものである。
イポーラトランジスタの構造及びこれを製造する方法を
提供するものである。
上記の目的を達成するための本発明のバイポーラトラン
ジスタによると、LOCOS工程のフィールド酸化時に鳥喙
現象によるフィールド酸化膜の一部がエミッタ−ベース
間の最小の間隔を維持するスペーサを構成することを特
徴とする。又、その製造方法としては、 （ａ）半導体基板のペッド酸化膜上のエミッタ形成領域
に相応する活性領域を順に積層されるシリコン窒化膜と
第１ポリシリコン層で遮蔽する段階と； （ｂ）LOCOS方法を利用してパッド酸化膜の周囲のフィ
ールド領域に酸化膜を成長させる段階と； （ｃ）反応性イオンエッチング方法によって上記のフィ
ールド酸化膜をエッチングして、後に形成されるエミッ
タ及びベース間の最小の離隔手段であるスペーサを形成
する段階と； （ｄ）ベースに対応する第２ポリシリコン層を蒸着し、
上記第２ポリシリコン層の内部に不純物のイオンを注入
した後に、その上に感光膜を塗布し、活性領域上に蒸着
されたベースの第２ポリシリコンをエッチングする段階
と； （ｅ）上記（ｄ）の過程を経て残りの第２ポリシリコン
上に酸化膜を形成する段階と； （ｆ）活性領域上に積層されたパッド酸化膜とシリコン
窒化膜を除去したのちにエミッタに相応する第３ポリシ
リコンを蒸着し、イオン注入法によって高濃度のエミッ
タ領域を形成する段階と； （ｇ）金属配線工程を利用してエミッタ及びベース電極
を形成する段階等で成されることを特徴とする。
ジスタによると、LOCOS工程のフィールド酸化時に鳥喙
現象によるフィールド酸化膜の一部がエミッタ−ベース
間の最小の間隔を維持するスペーサを構成することを特
徴とする。又、その製造方法としては、 （ａ）半導体基板のペッド酸化膜上のエミッタ形成領域
に相応する活性領域を順に積層されるシリコン窒化膜と
第１ポリシリコン層で遮蔽する段階と； （ｂ）LOCOS方法を利用してパッド酸化膜の周囲のフィ
ールド領域に酸化膜を成長させる段階と； （ｃ）反応性イオンエッチング方法によって上記のフィ
ールド酸化膜をエッチングして、後に形成されるエミッ
タ及びベース間の最小の離隔手段であるスペーサを形成
する段階と； （ｄ）ベースに対応する第２ポリシリコン層を蒸着し、
上記第２ポリシリコン層の内部に不純物のイオンを注入
した後に、その上に感光膜を塗布し、活性領域上に蒸着
されたベースの第２ポリシリコンをエッチングする段階
と； （ｅ）上記（ｄ）の過程を経て残りの第２ポリシリコン
上に酸化膜を形成する段階と； （ｆ）活性領域上に積層されたパッド酸化膜とシリコン
窒化膜を除去したのちにエミッタに相応する第３ポリシ
リコンを蒸着し、イオン注入法によって高濃度のエミッ
タ領域を形成する段階と； （ｇ）金属配線工程を利用してエミッタ及びベース電極
を形成する段階等で成されることを特徴とする。
本発明によると、エミッタとベースの間の最小の間隔が
LOCOS工程上において独特な鳥喙現象を利用して容易に
得ることができるので、従来に比べて高速バイポーラト
ランジスタの製造がより簡単になる。又、素子の内部抵
抗と素子間のキャパシタンスが減少して高性能，安定し
た電気的な特性を持つバイポーラトランジスタを得るこ
とができる。
LOCOS工程上において独特な鳥喙現象を利用して容易に
得ることができるので、従来に比べて高速バイポーラト
ランジスタの製造がより簡単になる。又、素子の内部抵
抗と素子間のキャパシタンスが減少して高性能，安定し
た電気的な特性を持つバイポーラトランジスタを得るこ
とができる。
以下、本発明の実施例である第２図〜第３図の図面を参
照して本発明を詳細に説明する。
照して本発明を詳細に説明する。
第２図には、本発明によって作られた高速バイポーラNP
Nトランジスタのエミッタ−ベースが自己整合された構
造が図示されているが、ここではLOCOS工程のフィール
ド酸化時に鳥喙現象に因ってエミッタ領域13の近傍に示
すフィールド酸化膜の一部がエミッタ−ベース間の最小
の間隔を維持するスペーサ８として使用されている。
Nトランジスタのエミッタ−ベースが自己整合された構
造が図示されているが、ここではLOCOS工程のフィール
ド酸化時に鳥喙現象に因ってエミッタ領域13の近傍に示
すフィールド酸化膜の一部がエミッタ−ベース間の最小
の間隔を維持するスペーサ８として使用されている。
第３図（Ａ）〜第３図（Ｇ）の製造工程図を参照してよ
り詳しく説明すると、次のとおりである。
り詳しく説明すると、次のとおりである。
第３図（Ａ）はシリコン窒化膜（Si３Ｎ４）４とポリシ
リコン層５によってエミッタ形成領域に相応する活性領
域を遮蔽したことを表した断面図である。これを具体的
に説明すると、P-型シリコンウェハー表面に砒素（AS）
をイオン注入した後に所定温度に拡散させてＮ型エピタ
キシアル層（epitaxiallayer）１を成長させる。
リコン層５によってエミッタ形成領域に相応する活性領
域を遮蔽したことを表した断面図である。これを具体的
に説明すると、P-型シリコンウェハー表面に砒素（AS）
をイオン注入した後に所定温度に拡散させてＮ型エピタ
キシアル層（epitaxiallayer）１を成長させる。
その後に、上記Ｎ型エピタキシアル層１上に300〜800Å
厚さのパッド酸化膜２を形成した後に、１〜５×1013の
供与量（dose）で硼素（Ｂ）を注入して所定厚さのＰ型
エピタキシアル層３を形成する。
厚さのパッド酸化膜２を形成した後に、１〜５×1013の
供与量（dose）で硼素（Ｂ）を注入して所定厚さのＰ型
エピタキシアル層３を形成する。
これから、基板上部の全面に1500〜2000Å程度の窒化シ
リコンと2000Å程度のポリシリコンを順に蒸着し、写真
蝕刻してエミッタが形成される活性領域の部位に窒化膜
４とポリシリコン層５を形成してこの二つの層4,5が遮
蔽層の役割をすることにより、後の工程においてトラン
ジスタの活性領域を保護するようにする。
リコンと2000Å程度のポリシリコンを順に蒸着し、写真
蝕刻してエミッタが形成される活性領域の部位に窒化膜
４とポリシリコン層５を形成してこの二つの層4,5が遮
蔽層の役割をすることにより、後の工程においてトラン
ジスタの活性領域を保護するようにする。
第３図（Ｂ）はLOCOSによるフィールド酸化工程段階を
図示したもので、活性領域遮蔽工程が終わった第３図
（Ａ）のサンプルで、シリコン窒化膜４で遮蔽された活
性領域外のフィールド領域にフィールド酸化膜を実施す
ることによってパッド酸化膜２を4000〜5500Å厚さのフ
ィールド酸化膜６で成長させる。
図示したもので、活性領域遮蔽工程が終わった第３図
（Ａ）のサンプルで、シリコン窒化膜４で遮蔽された活
性領域外のフィールド領域にフィールド酸化膜を実施す
ることによってパッド酸化膜２を4000〜5500Å厚さのフ
ィールド酸化膜６で成長させる。
この時、シリコン窒化膜４の縁部に近接した上記フィー
ルド酸化膜６の一部は鳥喙現象によって鳥喙状になり、
この部分がエミッタ−ベース間の離隔手段になる。又、
上記ポリシリコン層５は酸化膜（SiO２）７で変えて後
続工程のRIE時、窒化膜４及びパッド酸化膜２と共に遮
蔽層の役割をする。
ルド酸化膜６の一部は鳥喙現象によって鳥喙状になり、
この部分がエミッタ−ベース間の離隔手段になる。又、
上記ポリシリコン層５は酸化膜（SiO２）７で変えて後
続工程のRIE時、窒化膜４及びパッド酸化膜２と共に遮
蔽層の役割をする。
第３図（Ｃ）は、完全なスペーサ８の形成段階を図示し
たもので、上記LOCOS工程を通じて形成されたフィール
ド酸化膜６と酸化膜７を乾式蝕刻の一種である反応性イ
オンエッチング（RIE）技術によって鳥喙現象のスペー
サ８のみを残して蝕刻したものである。
たもので、上記LOCOS工程を通じて形成されたフィール
ド酸化膜６と酸化膜７を乾式蝕刻の一種である反応性イ
オンエッチング（RIE）技術によって鳥喙現象のスペー
サ８のみを残して蝕刻したものである。
この時、形成されたスペーサ８の幅はフィールド酸化膜
６の厚さ等によって容易に調節し得る。第３図（Ｄ）
は、第２ポリシリコンであるベースポリ９の形成段階を
図示したもので、スペーサ８を形成した上記第３図
（Ｃ）のサンプル上に3000〜5000Å厚さのポリシリコン
９を蒸着したのち、硼素（Ｂ）を上記ポリシリコン層９
の内部にイオン注入することにより、上記のＰ型エピタ
キシアル層３の非活性領域を高い不純物濃度を持つＰ＋
外因性ベース領域として作ってやってベース領域の直列
抵抗を減少させる。
６の厚さ等によって容易に調節し得る。第３図（Ｄ）
は、第２ポリシリコンであるベースポリ９の形成段階を
図示したもので、スペーサ８を形成した上記第３図
（Ｃ）のサンプル上に3000〜5000Å厚さのポリシリコン
９を蒸着したのち、硼素（Ｂ）を上記ポリシリコン層９
の内部にイオン注入することにより、上記のＰ型エピタ
キシアル層３の非活性領域を高い不純物濃度を持つＰ＋
外因性ベース領域として作ってやってベース領域の直列
抵抗を減少させる。
続いて、ポリシリコン層９上に感光膜10を塗布したの
ち、活性領域上に蒸着されたポリシリコン層９を第３図
（Ｆ）の形態に蝕刻する。続いて、第３図（Ｅ）に図示
したように、非活性領域上に残っているポリシリコン９
上にのみ酸化膜11を形成する。
ち、活性領域上に蒸着されたポリシリコン層９を第３図
（Ｆ）の形態に蝕刻する。続いて、第３図（Ｅ）に図示
したように、非活性領域上に残っているポリシリコン９
上にのみ酸化膜11を形成する。
第３図（Ｆ）は、第２ポリシリコンであるエミッタポリ
12及び高濃度のＮ型エミッタ領域13の形成段階を図示し
たもので、第３図（Ｅ）のサンプル上のエミッタ領域に
あるパッド酸化膜２と窒化膜４を除去した後に、2000〜
3000Å厚さのポリシリコンを蒸着した後に、砒素イオン
を５〜９×1015の供与量で注入拡散させてＮ型エミッタ
領域13を形成する。上記の過程の後にポリシリコンを写
真蝕刻してエミッタポリ12を形成する。
12及び高濃度のＮ型エミッタ領域13の形成段階を図示し
たもので、第３図（Ｅ）のサンプル上のエミッタ領域に
あるパッド酸化膜２と窒化膜４を除去した後に、2000〜
3000Å厚さのポリシリコンを蒸着した後に、砒素イオン
を５〜９×1015の供与量で注入拡散させてＮ型エミッタ
領域13を形成する。上記の過程の後にポリシリコンを写
真蝕刻してエミッタポリ12を形成する。
第３図（Ｇ）は、エミッタ及びベース電極15、16の形成
段階を図示したもので、上記第３図（Ｆ）のサンプル上
に3000〜4000Å程度のシリコン酸化膜（SiO２）を化学
気相蒸着（CVD）して酸化膜14を形成した後に、エミッ
タ及びベース形成部位を写真蝕刻してエミッタ窓（Wind
ow）及びベース窓を形成した後、終りに上記の各々の窓
を通じて約8000〜12000Å程度の金属を蒸着してエミッ
タ電極15及びベース電極16を形成すると、本発明のNPN
バイポーラトランジスタが製作される。
段階を図示したもので、上記第３図（Ｆ）のサンプル上
に3000〜4000Å程度のシリコン酸化膜（SiO２）を化学
気相蒸着（CVD）して酸化膜14を形成した後に、エミッ
タ及びベース形成部位を写真蝕刻してエミッタ窓（Wind
ow）及びベース窓を形成した後、終りに上記の各々の窓
を通じて約8000〜12000Å程度の金属を蒸着してエミッ
タ電極15及びベース電極16を形成すると、本発明のNPN
バイポーラトランジスタが製作される。
上述の内容は本発明によるNPNバイポーラトランジスタ
の製作に限定して説明しているが、特許請求の範囲によ
ってカバーされる技術的思想は同様な方法でPNPバイポ
ーラトランジスタにもまた適用可能である。
の製作に限定して説明しているが、特許請求の範囲によ
ってカバーされる技術的思想は同様な方法でPNPバイポ
ーラトランジスタにもまた適用可能である。
第１図（Ａ）及び第１図（Ｂ）は各々従来の多結晶シリ
コン自己整合（Polysilicon Self−aligned:PSA）バイ
ポーラトランジスタのエミッタ−ベース構造を図示した
断面図、第２図は本発明によるバイポーラトランジスタ
のエミッタ−ベース構造を図示した断面図、第３図
（Ａ）〜第３図（Ｇ）は本発明による第２図のトランジ
スタを製造する工程図を示したものである。 1:N型エピタキシアル層 2:パッド酸化膜 3:P型エピタキシアル層 4:窒化膜 5:ポリシリコン層 6:フィールド酸化膜 7:酸化膜 8:スペーサ 9:ベースポリ 10:感光膜 11:酸化膜 12:エミッタポリ 13:エミッタ領域 14:酸化膜 15:エミッタ電極 16:ベース電極
コン自己整合（Polysilicon Self−aligned:PSA）バイ
ポーラトランジスタのエミッタ−ベース構造を図示した
断面図、第２図は本発明によるバイポーラトランジスタ
のエミッタ−ベース構造を図示した断面図、第３図
（Ａ）〜第３図（Ｇ）は本発明による第２図のトランジ
スタを製造する工程図を示したものである。 1:N型エピタキシアル層 2:パッド酸化膜 3:P型エピタキシアル層 4:窒化膜 5:ポリシリコン層 6:フィールド酸化膜 7:酸化膜 8:スペーサ 9:ベースポリ 10:感光膜 11:酸化膜 12:エミッタポリ 13:エミッタ領域 14:酸化膜 15:エミッタ電極 16:ベース電極
Claims (2)
- 【請求項１】ダブルポリシリコンによるエミッタ−ベー
ス自己整合構造のバイポーラトランジスタにおいて、 LOCOS工程のフィールド酸化時に鳥喙現象によるフィー
ルド酸化膜６の一部がエミッタ領域13とベース接触領域
９との間の最小の間隔を維持するスペーサ８を構成する
ことを特徴とする高速バイポーラトランジスタ。 - 【請求項２】ダブルポリシリコンによるエミッタ−ベー
スが自己整合された構造のバイポーラトランジスタ製造
方法において、 （ａ）半導体基板のパッド酸化膜２上のエミッタ形成領
域に相応する活性領域を順に積層されるシリコン窒化膜
４と第１ポリシリコン層５で遮蔽する段階と； （ｂ）LOCOS方法を利用してパッド酸化膜２の周囲のフ
ィールド領域に酸化膜６を成長させる段階と； （ｃ）反応性イオンエッチング方法によって上記のフィ
ールド酸化膜６をエッチングして次に形成されるエミッ
タ及びベース間の最小の離隔手段であるスペーサ８を形
成する段階と； （ｄ）ベースに対応する第２ポリシリコン層９を蒸着
し、上記第２ポリシリコン層９の内部に不純物のイオン
を注入した後にその上に感光膜10を塗布し、活性領域上
に蒸着されたベースの第２ポリシリコン９をエッチバッ
クする段階と； （ｅ）上記（ｄ）の過程を経て残りの第２ポリシリコン
９上に酸化膜11を形成する段階と； （ｆ）活性領域上に積層したパッド酸化膜２とシリコン
窒化膜４を除去した後にエミッタに相応する第３ポリシ
リコン12を蒸着し、イオン注入法によって高濃度のエミ
ッタ領域13を形成する段階と； （ｇ）金属配線工程を利用してエミッタ及びベース電極
15,16を形成する段階からなることを特徴とする高速バ
イポーラトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880012323A KR910005403B1 (ko) | 1988-09-23 | 1988-09-23 | 고성능 바이폴라 트랜지스터 및 그 제조방법 |
| KR12323 | 1988-09-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109340A JPH02109340A (ja) | 1990-04-23 |
| JPH0693459B2 true JPH0693459B2 (ja) | 1994-11-16 |
Family
ID=19277971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171029A Expired - Fee Related JPH0693459B2 (ja) | 1988-09-23 | 1989-06-30 | 高速バイポーラトランジスタ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5162244A (ja) |
| JP (1) | JPH0693459B2 (ja) |
| KR (1) | KR910005403B1 (ja) |
| DE (1) | DE3919575C2 (ja) |
| FR (1) | FR2637418B1 (ja) |
| GB (1) | GB2223126B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2679379B1 (fr) * | 1991-07-16 | 1997-04-25 | Thomson Composants Militaires | Procede de fabrication de circuits integres avec electrodes tres etroites. |
| JP3191479B2 (ja) * | 1993-04-01 | 2001-07-23 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| DE102005021932A1 (de) * | 2005-05-12 | 2006-11-16 | Atmel Germany Gmbh | Verfahren zur Herstellung integrierter Schaltkreise |
| US8017480B2 (en) * | 2006-06-13 | 2011-09-13 | Macronix International Co., Ltd. | Apparatus and associated method for making a floating gate cell in a virtual ground array |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128683A (en) * | 1978-03-27 | 1979-10-05 | Ibm | Method of fabricating emitterrbase matching bipolar transistor |
| US4437897A (en) * | 1982-05-18 | 1984-03-20 | International Business Machines Corporation | Fabrication process for a shallow emitter/base transistor using same polycrystalline layer |
| US4536950A (en) * | 1983-02-10 | 1985-08-27 | Matsushita Electric Industrial Co., Ltd. | Method for making semiconductor device |
| EP0122004A3 (en) * | 1983-03-08 | 1986-12-17 | Trw Inc. | Improved bipolar transistor construction |
| EP0199497B1 (en) * | 1985-04-10 | 1992-01-02 | Fujitsu Limited | Process for fabricating a self-aligned bipolar transistor |
| DE3571366D1 (en) * | 1985-09-21 | 1989-08-10 | Itt Ind Gmbh Deutsche | Method of applying a contact to a contact area for a semiconductor substrate |
| US4686763A (en) * | 1985-10-02 | 1987-08-18 | Advanced Micro Devices, Inc. | Method of making a planar polysilicon bipolar device |
| US4746623A (en) * | 1986-01-29 | 1988-05-24 | Signetics Corporation | Method of making bipolar semiconductor device with wall spacer |
| DE3680520D1 (de) * | 1986-03-22 | 1991-08-29 | Itt Ind Gmbh Deutsche | Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor. |
| US4883772A (en) * | 1986-09-11 | 1989-11-28 | National Semiconductor Corporation | Process for making a self-aligned silicide shunt |
| DE3683054D1 (de) * | 1986-12-12 | 1992-01-30 | Itt Ind Gmbh Deutsche | Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor. |
| US4829015A (en) * | 1987-05-21 | 1989-05-09 | Siemens Aktiengesellschaft | Method for manufacturing a fully self-adjusted bipolar transistor |
| JPS6445165A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Semiconductor device and manufacture thereof |
-
1988
- 1988-09-23 KR KR1019880012323A patent/KR910005403B1/ko not_active IP Right Cessation
-
1989
- 1989-05-31 US US07/358,023 patent/US5162244A/en not_active Expired - Lifetime
- 1989-06-14 FR FR8907861A patent/FR2637418B1/fr not_active Expired - Lifetime
- 1989-06-15 DE DE3919575A patent/DE3919575C2/de not_active Expired - Lifetime
- 1989-06-29 GB GB8914909A patent/GB2223126B/en not_active Expired - Lifetime
- 1989-06-30 JP JP1171029A patent/JPH0693459B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2637418B1 (fr) | 1996-12-20 |
| GB8914909D0 (en) | 1989-08-23 |
| JPH02109340A (ja) | 1990-04-23 |
| FR2637418A1 (fr) | 1990-04-06 |
| KR910005403B1 (ko) | 1991-07-29 |
| GB2223126A (en) | 1990-03-28 |
| US5162244A (en) | 1992-11-10 |
| DE3919575C2 (de) | 1994-02-17 |
| KR900005616A (ko) | 1990-04-14 |
| GB2223126B (en) | 1992-09-23 |
| DE3919575A1 (de) | 1990-03-29 |
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