KR910005403B1 - 고성능 바이폴라 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

고성능 바이폴라 트랜지스터 및 그 제조방법
제1a, 1b도는 각각 종래의 바이폴라 트랜지스터의 수직구조도.
제2도는 본 발명의 바이폴라 트랜지스터의 수직구조도.
제3a-g도는 본 발명의 바이폴라 트랜지스터의 제조방법을 설명하기 위한 각 공정별 수직수조도.
* 도면의 주요부분에 대한 부호의 설명
1 : 에피층 2 : 패드산화막
4 : 질화막 5 : 1차 폴리실리콘
6 : 필드산화막 7 : 산화막
8 : 스페이서 9 : 2차 폴리실리콘
11 : 산화막 12 : 에미터폴리
13 : CVD 산화막 14 : N+영역(고농도 에미터영역)
15 : 금속층
본 발명은 에미터영역에 스페이서를 이용하여 에미터-베이스를 자기정합 시키는 고성능 바이폴라 트랜지스터 및 그의 제조방법에 관한 것이다.
바이폴라 트랜지스터의 동작속도는 접합면적에 따라 결정되는 접합용량과 각각의 도전형층이 갖는 저항성분에 민감하게 되는데 이들 두요소를 작게 가져 감으로서 동작속도를 증가시킬 수가 있다.
따라서 바이폴라 반도체장치의 동작특성을 향상시키기 위해 이들 두성분을 최소화로하려는 노력이 계속되고 있으며, 특히 바이폴라 NPN 트랜지스터에서 폴리실리콘을 이용하여 베이스와 에미터를 자기정합시키는 방법이 최근에 와서 널리 응용되고 있다.
실제로 NPN 트랜지스터의 에미터와 인트린식 베이스 접속창의 간격이 트랜지스터의 동작속도에 크게 영향하는 Rb의 값을 결정하게 되는데, 에미터금속배선과 베이스 금속배선 간의 거리를 적정하게 보장하기 위한 제한이 따르기 때문에 그 접속창간의 간격을 좁히는데는 한계가 있게 된다. 이와 같은 문제점을 폴리실리콘을 베이스와 에미터의 불순물원 및 전극의 일부로 사용하므로써 해결할 수가 있게 된다.
이를 제1도에 따라 설명하면 다음과 같다.
제1a도에서는 스페이서(28)가 에미터가 형성될 영역의 내측벽쪽으로 형성이되고, 제1도의 (b)도에서는 스페이서(28')가 에미터가 형성될 영역의 외측벽쪽으로 형성이 되어 각각 베이스와 에미터간의 이격거리가 최소로 되도록 하고 있다.
제1a도의 트랜지스터는 베이스폴리(27)를 먼저 형성한 다음 에미터를 형성하기 위한 오프닝을 내고 산화막(26)을 형성한 후 RIE 방식으로 오프닝의 내측으로 스페이서(28)을 형성한다. 이어서 에미터폴리(25)를 형성하고 산화막(24)을 형성한 후 접속창 형성공정을 통하여 베이스폴리(27)과 에미터폴리(25)에 각각의 금속배선(23)을 하는 공정을 통하여 제조된다.
한편 제2도의 트랜지스터는 우선 에미터가 형성될 영역을 질화막 또는 산화막 등으로 차폐한 다음 베이스폴리(27')를 형성하고, 산화막(26')을 형성한후 RIE 방식으로 오프닝을 형성하여 상기 오프닝의 외측으로 스페이서(28')가 형성되게 한다. 이어서 에미터폴리(25')와 간화막(24')을 형성한 후, 접속창 형성공정을 통하여 베이스폴리(27')와 에미터폴리(25')에 금속배선(23')을 하는 공정을 통하여 제조된다.
이에 따라서 Rb를 최소화로하고 베이스 면적을 최소화로 하는 것을 가능하게 되지만, 상기 스페이서(28, 28')를 형성하기 위한 공정이 복잡하게 되고 까다롭게되는 불이익을 수반하는 문제점이 있었다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 LOCOS 특유의 효과(차폐된 질화막 내측으로 산소가 침투되어 비드스빅(Bird's beak)처럼 산화되는 현상)을 이용하여 베이스-에미터의 자기정합시 이들 간격의 최소한 거리를 확보하게 되는 스페이서로 활용함으로써 공정이 단순화되고 Rb의 최소화 및 디바이스의 성능을 개선할 수 있게되는 고성능 바이폴라 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 특징은 필드산화시의 비드스빅 현상에 의한 에미터영역 경계부분의 필드산화막 일부가 에미터-베이스간 최소간격을 확보하기 위한 스페이서로 사용되는 바이폴라 트랜지스터의 구조에 있으며, 또한 이러한 바이폴라 트랜지스터를 제조하기 위한 방법으로서, 패드산화막상에서 에미터가 형성될 부분을 질화막과 1차 폴리실리콘의 적층구조로 차폐하는 공정과, 필드산화막상에서 에미터가 형성될 부분을 질화막과 1차 폴리실리콘의 적층구조로 차폐하는 공정과, 필드산화를 실시한 후 RIE 방식으로 필드산화막을 식각하여 스페이서를 형성하는 공정과, 기판 상부전면에 2차 폴리실리콘을 대포지션하고 에미터 형성부분을 에치백 한다음 노출된 2차 폴리실리콘상에 산화막을 형성하는 공정과, 상기 패드산화막과 질화막을 제거하고, 3차 폴리실리콘을 데포지션 한다음 이온주입 및 확산공정을 통하여 고농도 에미터영역을 형성하는 공정과, 통상의 금속배선공정을 통하여 고성능 바이폴라 트랜지스터를 제조할 수 있게 된다는데 있다.
이하 첨부한 본 발명의 일실시예시도에 따라 본 발명을 상세히 설명하면 다음과 같다.
제2도는 본 발명의 수직구조도를 나타낸 것으로, 필드산화시 비드스빅 현상에 의한 에미터영역의 경계부분의 필드산화막(6) 일부가 트랜지스터의 에미터-베이스간 최소간격을 유지하는 스페이서(8)로 사용됨을 알 수 있다.
이와 같은 바이폴라 트랜지스터의 제조방법을 제3도의 (a)-(g)도에 따라 설명하면 다음과 같다.
이하 첨부한 본 발명의 일 실시예시도에 따라 본 발명을 상세히 설명하면 다음과 같다.
실리콘기판 위에 형성된 에피층(Epitatial Layer)(1)상에 300-800Å 정도의 패드산화막(2)을 형성하고 도우스 1-5E13의 보론이온을 주입하여 보론층(3)을 형성한다. 이후 기판상부 전면에 1500-2000Å 정도의 질화막(4)가 2000Å 정도의 1차 폴리실리콘(5)을 차례로 데포지션하고 사진 식각 공정을 통하여 에미터가 형성될 부분을 제외한 다른 부분의 1차 폴리실리콘(5)가 질화막(4)을 제거한다(제3a도).
상기 공정이후 필드산화를 실시하여 4000-5500Å 정도의 필드산화막(6)을 형성한다. 이때 상기 1차 폴리실리콘(5)은 모두 산화막(7)으로 바뀌어 후속공정의 RIE 시 산화막(4), 질화막(5), 산화막(7)의 복합층으로서 차폐막 역할을 한다.
상기 공정이후 RIE 방식으로 필드산화막(6)과 산화막(7)을 식각한다. 이때 상기한 필드산화시의 LOCOS의 비드스 빅에 의한 스페이서(8)가 형성된다(제3c도), 이스페이서(8)는 이후의 공정에서 베이스에 미터간 최소 이격거리를 확보하는 역할을 하게된다.
상기 공정이후 기판상부 전면에 3000-5000Å 정도의 2차 폴리실리콘(9)을 데포지션하고 보론이온을 주입한 다음 포토리지스트(10)를 도포한다(제3d도).
상기 공정이후 에치백을 실시하고 2차 폴리실리콘(9)상에 1500-2500Å정도의 산화막(11)을 기른다(제3도의 (e)도).
상기 공정이후 에미터영역 상부의 질화막(4)과 패드산호막(2)을 제거하고 2000-3000Å 정도의 3차 폴리실리콘을 데포지션하여 도우스 5-9E15의 비소이온을 주입한 다음 상기 3차 폴리실리콘을 부분 식각하여 에미터 폴리(12)를 형성한다(제3f도). 기판상부 전면에 3000-4000Å 정도의 CVD 산화막(13)을 데포지션하고 에미터 확산을 실시하고 고농도 N+영역(14)을 형성한 다음 오프닝을 형성하고 8000-12000Å 정도의 금속층(15)을 데포지션 한 후 상기 금속층(15)의 사진식각공정 및 어닐링공정을 거치면 바이폴라 트랜지스터가 완성이 된다.
이상은 바이폴라 NPN 트랜지스터에 대한 제조방법을 예를들어 설명한 것으로 바이폴라 PNP 트랜지스터에의 적용도 가능하게 된다.
이상에서 설명한 바와같은 본 발명은 LOCOS 특유의 효과(비드스 빅)를 이용한 스페이서로 에미터-베이스 자기정렬시 트랜지스터의 에미터-베이스간 최소이격 거리가 확보되도록 함으로써 Rb의 최소화에 의한 디바이스의 고속동작이 가능하게 됨은 물론 공정의 단순화를 가져오게되는 특유의 효과가 있게된다.

Claims (2)

  1. 바이폴라 트랜지스터의 구조에 있어서, 필드산화시의 비드스 빅 현상에 의한 에미터영역 경계부분의 필드산화막(6) 일부가 자기정렬시 에미터-베이스간 최소간격을 유지하는 스페이서(8)로 사용되는 것을 특징으로 하는 고성능 바이폴라 트랜지스터.
  2. 바이폴라 트랜지스터의 제조방법에 있어서, 패드산화막(2)상에 에미터영역을 질화막(4)과 1차 폴리실리콘(5)의 적층구조로 차폐하는 공정과, 필드산화를 실시한후 RIE 방식으로 필드산화막(6)을 식각하여 스페이서(8)를 형성하는 공정과, 기판 상부 전면에 2차 폴리실리콘(9)를 데포지션하고 에미터영역을 에치맥한 다음 노출된 2차 폴리실리콘(9)상에 산화막(11)을 형성하는 공정과, 상기 패드산화막(2)과 질화막(4)을 제거하고 3차 폴리실리콘을 데포지션 한다음 이온주입 및 확산공정을 통하여 고농도 에미터영역(14)을 형성하는 공정과, 통상의 금속배선형성 공정과로 되는 것을 특징으로하는 고성능 바이폴라 트랜지스터의 제조방법.
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