KR920007365B1

KR920007365B1 - 반도체장치의 제조방법

Info

Publication number: KR920007365B1
Application number: KR1019900000627A
Authority: KR
Inventors: 강현순
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1990-01-19
Filing date: 1990-01-19
Publication date: 1992-08-31
Also published as: KR910015062A

Abstract

내용 없음.

Description

반도체장치의 제조방법

첨부도면은 본 발명의 고압 바이폴라 트랜지스터와 일반 트랜지스터를 한 칩안에 집적시키기 위한 제조공정도를 나타낸 것이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 3 : N+ 매몰층

21, 22, 23, 24, 25 : 산화막 4, 7 : 에피택셜층

6, 9 : P+형 매몰층 51', 81' : 고압 트랜지스터의 콜렉터 영역

52', 82' : 일반 트랜지스터의 콜렉터 영역

본 발명은 고내압 바이폴라 트랜지스터와 일반 트랜지스터를 한 칩안에 집적시키기 위한 반도체장치의 제조방법에 관한 것으로서, 특히 에피택셜층을 이중으로 형성하고, N+형 콜렉터 영역과 분리영역도 2번의 확산공정으로 형성하는 반도체장치의 제조방법에 관한 것이다.

종래에는 고압 바이폴라 트랜지스터와 일반 내압 바이폴라 트랜지스터를 한 칩내에 집적시키기는 경우 단일의 에피택셜층상에 상기 트랜지스터들을 집적시켰기 때문에, N+형 콜렉터 영역과 분리용 확산영역을 형성하기 위한 측면확산공정으로 인하여 일반 트랜지스터의 크기가 필요없이 증가하게 될뿐만 아니라, 에피택셜층의 두께가 두꺼워지므로 일반 트랜지스터의 처리속도가 느려지며, 또한 단일의 에피택셜층의 농도로 인하여 횡방향의 PNP 트랜지스터와 종방향의 NPN 트랜지스터의 내압을 조절하기 어려운 문제점이 있었다.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 서로 다른 농도를 갖는 이중의 에피택셜층을 형성하여 내압을 효율적으로 콘트롤할 수 있는 고압 바이폴라 트랜지스터와 일반 바이폴라 트랜지스터를 한 칩내에 집적시키는 제조방법을 제공하는데 그목적이 있다.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 서로 다른 농도를 갖는 이중의 에피택셜층을 형성하여 내압을 효율적으로 콘트롤할 수 있는 고압 바이폴라 트랜지스터와 일반 바이폴라 트랜지스터를 한 칩내에 집적시키는 제조방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은, N+형 콜렉터 영역과 분리영역을 이중의 확산공정을 수행하여 측면확산공정을 배제하므로써 소자의 면적을 감소시킬 수 있는 고압 바이폴라 트랜지스터와 일반 바이폴라 트랜지스터를 한 칩내에 집적시키는 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명은, 고압 바이폴라 트랜지스터와 일반 바이폴라 트랜지스터를 한 칩내에 집적시키는 반도체장치의 제조공정에 있어서, 실리콘 기판상에 N+ 매몰층을 형성한 후 1차로 에피택셜층을 기판전면에 걸쳐 성장시키는 공정과, 1차로 N형의 불순물을 이온주입하고 확산시켜 고압 바이폴라 트랜지스터의 N+형 콜렉터 영역이 되는 N+ 매몰층과 일반 트랜지스터의 N+ 콜렉터 영역이 되는 N+ 매몰층을 형성하는 공정과, P형의 불순물을 이온주입하고 확산시켜 소자간 분리를 위한 P+형 매몰층을 형성하는 공정과, 2차로 실리콘 기판상에 에피택셜층을 전면 형성시키는 공정과, N형 불순물을 이온주입한 후 확산시켜 고압 트랜지스터의 2차 N+형 콜렉터 영역과 일반 트랜지스터의 2차 N+형 콜렉터 영역을 형성하는 공정과, P형 불순물을 이온주입하고 확산시켜 분리영역을 위한 P+형 매몰층을 2차로 형성하는 공정과, 에피택셜층내에 고압 바이폴라 트랜지스터의 베이스와 에미터 영역을 형성하고, 에피택셜층내에 일반 바이폴라 트랜지스터의 베이스와 에미터 영역을 형성하는 공정으로 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면에 의거하여 본 발명의 실시예를 상세히 설명한다.

첨부도면은 본 발명의 고내압 바이폴라 트랜지스터와 일반 내압 트랜지스터를 동일 칩상에 집적시키기 위한 제조공정도를 나타낸 것이다.

제1a도를 참조하면, 실리콘 기판(1)상에 통상의 방법으로 N+ 매몰층(3)을 형성한 것을 나타낸 것이다. 즉, 기판(1)상에 산화막(21)을 성장시킨 후 통상의 사진 공정으로 매몰층이 형성될 부위의 산화막(21)을 식각하여 개구부를 형성한 다음, N형의 불순물을 이온주입하고 확산시켜 N+ 매몰층(3)을 형성한다.

다음, 산화막(21)을 제거한 후, 그 위에 4 내지 7Ω_-㎝의 비저항을 갖는 에피택셜층(4)을 기판 전면에 걸쳐 1차로 성장시킨다. 그 위에 산화막(22)을 다시 성장시킨 후 1차 매몰층이 형성될 부위의 산화막을 상기와 같은 사진공정을 통하여 개구부를 형성하며, 이 개구부를 통하여 제1b도와 같이 N형의 불순물을 이온주입하여 N형 불순물 주입영역(51), (52)을 형성한다.

상기와 같이 불순물을 이온주입한 후 확산시켜 1차 N+ 매몰층을 형성하면 도면(C)와 같이 고내압 바이폴라 트랜지스터의 N+형 콜렉터 영역이 되는 N+ 매몰층(51')과 일반 트랜지스터의 N+ 콜렉터 영역이 되는 N+ 매몰층(52')이 동시에 형성된다.

제1c도는 소자간의 분리를 위한 분리영역을 형성하기 위한 공정을 나타낸 것으로서, 상기 확산공정을 수행한 후 산화막(22)을 제거하고, 그 위에 산화막(23)을 다시 전면 성장시킨다. 그 다음, 사진공정을 통하여 P+형 매몰층이 형성될 부위의 산화막(23)을 제거하며 개구부를 형성하고, 이 개구부를 통하여 P형의 불순물을 이온주입하고 확산시켜 P+형 매몰층(6)을 형성한다.

제1d도를 참조하면, 상기 산화막(23)을 제거한 후 상기 에피택셜층(4)보다 불순물의 농도가 높은 에피택셜층(7)을 그 위에 전면 형성시킨다. 에피택셜층(7)위에 산화막(24)을 성장시킨 후 상기 1차 N형 콜렉터영역(51)을 형성하는 방법과 동일한 방법으로 2차 N+ 콜렉터 영역을 형성하기 위한 N형 불순물 이온주입영역(81), (82)을 형성한다.

상기와 같이 불순물을 이온주입한 후 확산시켜 2차 N+형 매몰층을 제1e도와 같이 형성하는데, 이때 81'은 고압 트랜지스터의 두번째 N+형 콜렉터 영역이 되고, 82'는 일반 트랜지스터의 N+형 콜렉터 영역이 된다.

그 다음, 산화막(24)을 제거한 후 다시 산화막(25)을 성장시킨다. 사진공정을 수행하여 개구부를 형성한 다음, 상기 첫번째 P+형 분리영역을 형성하는 방법과 동일한 방법으로 P형 불순물을 이온주입하고 확산시켜 제1e도와 같이 2차 P+형 분리영역(9)을 형성한다.

제1f도와 같이 기판(1)상의 산화막(25)을 모두 제거한 후, 통상의 방법으로 좌측의 에피택셜층(7)내에 고압 바이폴라 트랜지스터의 베이스와 에미터 영역을 형성하고, 우측의 에피택셜층(7)내에 일반 바이폴라 트랜지스터의 베이스와 에미터 영역을 형성하면 제1g도와 같이 한 칩내에 고압 바이폴라 트랜지스터와 일반 바이폴라 트랜지스터가 형성되게 된다.

상기한 바와 같은 본 발명의 방법을 사용하여 고압 바이폴라 트랜지스터와 일반 트랜지스터를 한 칩내에 집적시키는 경우, N+ 콜렉터 영역과 분리영역을 측면확산공정을 거치지 않고 이중으로 형성하므로써 칩의 크기를 감소시킬 수가 있으며, 서로 다른 농도를 갖는 에피택셜층을 이중으로 형성하므로써 바이폴라 트랜지스터의 내압을 효율적으로 조절할 수 있는 이점이 있다.

Claims

고압 바이폴라 트랜지스터와 일반 바이폴라 트랜지스터를 한 칩내에 집적시키는 반도체장치의 제조공정에 있어서, 실리콘 기판(1)상에 N+ 매몰층(3)을 형성한 후 1차로 에피택셜층(4)을 기판 전면에 걸쳐 성장시키는 공정과, 1차로 N형의 불순물을 이온주입하고 확산시켜 고압 바이폴라 트랜지스터의 N+형 콜렉터 영역이 되는 N+ 매몰층(51')과 일반 트랜지스터의 N+ 콜렉터 영역이 되는 N+ 매몰층(52')을 형성하는 공정과, P형의 불순물을 이온주입하고 확산시켜 소자간 분리를 위한 2차 P+형 매몰층(6)을 형성하는 공정과, 2차로 실리콘 기판(1)상에 에피택셜층(7)을 전면 형성시키는 공정과, N형 불순물을 이온주입한 후 확산시켜 고압 트랜지스터의 2차 N+형 콜렉터 영역(81')과 일반 트랜지스터의 2차 N+형 콜렉터 영역(82')을 형성하는 공정과, P형 불순물을 이온주입하고 확산시켜 2차로 분리영역을 위한 P+형 매몰층(9)을 형성하는 공정과 에피택셜층(7)내에 고압 바이폴라 트랜지스터의 베이스와 에미터 영역을 형성하고, 에피택셜층(7)내에 일반 바이폴라 트랜지스터의 베이스와 에미터 영역을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
제1항에 있어서, 상기 2차 에피택셜층(7)이 1차로 형성된 에피택셜층(4)의 불순물 농도보다 높은 것을 특징으로 하는 반도체장치의 제조방법.
제1항에 있어서, 고압 바이폴라 트랜지스터와 일반 바이폴라 트랜지스터의 콜렉터 영역 및 에미터 영역이 2층 구조를 갖는 것을 특징으로 하는 반도체장치의 제조방법.