KR960000701B1 - 바이폴라 트랜지스터의 소자분리영역 제조방법 - Google Patents
바이폴라 트랜지스터의 소자분리영역 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래의 바이폴라 트랜지스터 제조방법
제2도는 본 발명에 따른 바이폴라 트랜지스터 제조방법
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : 매몰층
3 : 에피층 4, 4' : 소자분리영역
5 : 베이스영역 6 : 절연층
7 : 에미터영역 8 : 콜렉터영역
9 : 금속 10 : 트렌치
11, 11' : 산화막 12 : 붕소
본 발명은 바이폴라 트랜지스터 제조방법에 관한 것으로서, 특히 화학기상증착에 의한 산화막 형성으로 격리막 측면확산(Side Diffusion) 방지에 적당하도록 한 바이폴라 트랜지스터의 소자분리영역 제조방법에 관한 것이다.
종래의 접합면에 의한 소자격리기술을 이용한 스탠다드 베리드 콜렉터 (Standard Buried Colector : SBC) 구조의 엔피엔(NPN) 바이폴라 트랜지스터터 제조방법은 제1도에 도시된 바와 같이 P형 기판(1)에 매몰층(2)을 형성한 후 상기 매몰층(2)을 제외한 나머지부분을 소정두께를 갖도록 에피층(3)을 형성한다((a)도).
그 다음 (b)도에서와 같이, 매몰층(2) 양측으로 에피층(3) 내부에 확산에 의해 소자분리영역(4)(4')을 형성시킨 후, (c)도에 도시된 바와 같이, 옥사이드를 데포지신하여 절연층(6)을 형성한 다음 상기 절연층(6)을 1차 패터닝하여 베이스영역을 정의하고 패터닝된 위치에 P+이온을 주입시켜 베이스영역(5)을 형성한다.
상기 공정이 완료도면 (d)도에서와 같이 절연층(6)의 소정부위를 2차 적으로 패터닝하여 콜렉터영역과 에미터영역을 정의한 후 상기 2차 패터닝된 부분에 이온을 주입하여 베이스영역(5) 내에 에미터영역(7)을 형성하고, 또한 베이스영역(5) 외의 에피층(3)에 콜렉터영역을 형성한다.
그 다음 (e)도와 같이, 각 영역상에 증착되어 있는 절연층(6)을 에치하여 콘택홀을 형성한 후 상기 콘택홀에 금속(9)을 증착 및 식각하는 금속배선공정을 실시함으로써 바이폴라 트랜지스터 제조공정을 완료하게 된다.
상기와 같이 이루어지는 종래의 스탠다드 베리드 콜렉터구조로 만들어진 바이폴라 트랜지스터의 소자분리영역 제조방법은 소자의 면적을 어느 한계 이상 줄일 수 없으므로 면적에 비례하여 발생하는 에미트 베이스와, 베이스 콜렉터 접합간의 접합용량 및 에미터 베이스 내에서 발생하는 확산용량으로 인해 동작속도의 개선을 더이상 기대할 수 없을 뿐만 아니라 사이드 확산으로 인해 소자의 크기를 줄이는데는 한계가 있는 문제점이 발생하게 되는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 소자분리영역형성은 에피층에 트랜치를 구성하고, 상기 트랜치에는 산화막으로 화학기상증착의 격리기술을 사용하여 형성함으로써 소자분리영역 측면에서 발생하는 스트레스(Stress) 제거는 물론, 소자분리영역 측면의 확산을 제거할 수 있도록 하고, 스탠다드 베리드 콜렉터 구조에 비해 면적을 줄일 수 있어 저항성분이 감소되어 트랜지스터의 동작속도를 향상시킬 수 있도록 한 것으로서, 본 발명의 목적은 매몰층 빛 에피층을 갖는 바이폴라 트랜지스터의 소자분리영역의 제조방법에 있어서. 상기 매몰층의 양측에 상기 에피층을 소정폭으로 에치하여 트랜치를 형성하고, 상기 트랜치 내부에는 산화막을 화학기상증착으로 성장시키고, 상기 산화막에 붕소이온을 주입하여 P+소자분리영역을 형성한 것을 특징으로 하는 바이폴라 트랜지스터의 소자분리영역의 제조방법을 제공하는데 있다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 바이폴라 트랜지스터 제조공정도로서, 먼저 (a)도에서와 같이 P형 기판(1) 매몰층(2)을 형성한 후 상기 매몰층(2)을 제외한 나머지부분을 소정두께를 갖도록 에피층(3)을 형성한다.
그 다음 (b)도에서와 같이 매몰층(2) 양측에 에피층(3)을 소정폭을 갖도록 에치하여 트렌치(10)를 형성한 후 (c)도와 같이, 트렌치 (10) 내부에 산화막(11,11')을 화학기상증착으로 0.8μm 두께를 갖도록 형성하고, 산화막(11,11') 위에 에너지 80KeV와 도즈량 7.5E14의 붕소이온(12)을 주입하여 P+소자분리영역(4)을 형성한다.
상기 공정이 완료되면 (d)도에 도시된 바와 같이 옥사이드를 데포지션 하여 절연층(6)을 형성한 다음 상기 절연충(6)을 1차 패터닝하여 베이스영역을 정의하고 패터닝된 위치에 P+이온을 주입 시켜 베이스영역(5)을 형성한다.
상기 공정이 완료되면 (e)도에서와 같이 절연층(6)의 소정부위를 2차적으로 패터닝하여 콜렉터영역과 에미터영역을 정의한 후 상기 2차 패터닝된 부분에 이온을 주입하여 베이스영역(5) 내에 에미터영역(7)을 형성하고, 또한 베이스영역(5) 외의 에피층(3)에 콜렉터영역을 형성한다.
그 다음 (f)도와 같이, 각 영역상에 증착되어 있는 절연층(6)을 에치하여 콘택홀을 형성한 후 상기 콘택홀에 금속(9)을 증착 및 식각하는 금속배선공정을 실시함으로써 바이폴라 트랜지스터 제조공정을 완료하게 된다.
이상에서 상술한 바와 같이 본 발명은 소자분리영역형성을 에피층에 트랜치를 구성하고 산화막으로 화학기상증착의 격리기술을 사용하여 형성함으로써 소자분리영역 측면에서 발생하는 스트레스(Stress) 제거는 물론 소자 분리영역 측면의 확산을 제거할 수 있도록 하고. 스탠다드 베리드 콜렉터 구조에 비해 면적을 줄일 수 있어 저항성분이 감소되어 트랜지스터의 동작 속도를 향상시킬 수 있는 것이다.
Claims (3)
- 매몰층 및 에피층을 갖는 바이폴라 트랜지스터와 소자분리영역의 제조방법에 있어서, 상기 매몰층의 양측에 상기 에피층을 소정폭으로 에치하여 트랜치를 형성하고, 상기 트랜치 내부에는 산화막을 화학기상증착으로 성장시키고, 상기 산화막에 붕소이온을 주입하여 P+소자분리영역을 형성한 것을 특징으로 하는 바이폴라 트랜지스의 소자분리영역의 제조방법.
- 제1항에 있어서, 상기 산화막은 0.8μm 두께로 화학기상증착으로 성장시킨 것을 특징으로 하는 바이폴라 트랜지스의 소자분리영역의 제조방법.
- 제1항에 있어서, 상기 붕소이온주입을 에너지 80KeV와 도즈량 7.5E14를 갖는 것을 특징으로 하는 바이폴라 트랜지스의 소자분리영역의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920014259A KR960000701B1 (ko) | 1992-08-08 | 1992-08-08 | 바이폴라 트랜지스터의 소자분리영역 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920014259A KR960000701B1 (ko) | 1992-08-08 | 1992-08-08 | 바이폴라 트랜지스터의 소자분리영역 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940004775A KR940004775A (ko) | 1994-03-16 |
| KR960000701B1 true KR960000701B1 (ko) | 1996-01-11 |
Family
ID=19337686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920014259A KR960000701B1 (ko) | 1992-08-08 | 1992-08-08 | 바이폴라 트랜지스터의 소자분리영역 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960000701B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101104042B1 (ko) * | 2009-09-28 | 2012-01-06 | 한국원자력연구원 | 사용후 핵연료를 이용한 중수로용 핵연료 소결체 제조 방법 |
-
1992
- 1992-08-08 KR KR1019920014259A patent/KR960000701B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940004775A (ko) | 1994-03-16 |
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