JP2524035B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2524035B2 JP2524035B2 JP3291194A JP29119491A JP2524035B2 JP 2524035 B2 JP2524035 B2 JP 2524035B2 JP 3291194 A JP3291194 A JP 3291194A JP 29119491 A JP29119491 A JP 29119491A JP 2524035 B2 JP2524035 B2 JP 2524035B2
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Description
【０００１】
【産業上の利用分野】本発明はＩＩＬ（Integrated Inj
ection Logic）と、縦型ＮＰＮトランジスタおよび縦型
ＰＮＰトランジスタとを集積した半導体装置及びその製
造方法に関するものである。
ection Logic）と、縦型ＮＰＮトランジスタおよび縦型
ＰＮＰトランジスタとを集積した半導体装置及びその製
造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置としては、例えば特開
昭５９−１４１２６１号公報に示されている。
昭５９−１４１２６１号公報に示されている。
【０００３】（図１１）はこの従来の半導体装置のＩＩ
Ｌの構造断面図を示すものである。（図１１）におい
て、１はＰ型半導体基板、５はＩＩＬのエミッタ領域の
一部で縦型ＮＰＮトランジスタのコレクタ埋込み層と同
時に形成されたＮ+型埋込み層である。６は分離領域の
一部で縦型ＰＮＰトランジスタのコレクタ埋込み層と同
時に形成されたＰ+型埋込み層である。９はＮー型エピタ
キシャル層、１０、１２はそれぞれ分離領域の一部およ
びＩＩＬのベース領域の一部で縦型ＰＮＰトランジスタ
のコレクタ領域と同時に形成されたＰ-型拡散層であ
る。１４はＩＩＬのエミッタ領域の一部となるＮ+型拡
散層、１７、１８はそれぞれＩＩＬのインジェクタおよ
びベース領域の一部で縦型ＮＰＮトランジスタのベース
領域と同時に形成されたＰ型拡散層である。２０、１１
０はそれぞれＩＩＬのコレクタおよびエミッタ領域の一
部で縦型ＰＮＰトランジスタのベース領域と同時に形成
されたＮ型拡散層である。２３はＩＩＬのコレクタコン
タクト領域で縦型ＮＰＮトランジスタのエミッタ領域と
同時に形成されたＮ+型拡散層である。
Ｌの構造断面図を示すものである。（図１１）におい
て、１はＰ型半導体基板、５はＩＩＬのエミッタ領域の
一部で縦型ＮＰＮトランジスタのコレクタ埋込み層と同
時に形成されたＮ+型埋込み層である。６は分離領域の
一部で縦型ＰＮＰトランジスタのコレクタ埋込み層と同
時に形成されたＰ+型埋込み層である。９はＮー型エピタ
キシャル層、１０、１２はそれぞれ分離領域の一部およ
びＩＩＬのベース領域の一部で縦型ＰＮＰトランジスタ
のコレクタ領域と同時に形成されたＰ-型拡散層であ
る。１４はＩＩＬのエミッタ領域の一部となるＮ+型拡
散層、１７、１８はそれぞれＩＩＬのインジェクタおよ
びベース領域の一部で縦型ＮＰＮトランジスタのベース
領域と同時に形成されたＰ型拡散層である。２０、１１
０はそれぞれＩＩＬのコレクタおよびエミッタ領域の一
部で縦型ＰＮＰトランジスタのベース領域と同時に形成
されたＮ型拡散層である。２３はＩＩＬのコレクタコン
タクト領域で縦型ＮＰＮトランジスタのエミッタ領域と
同時に形成されたＮ+型拡散層である。
【０００４】以上のように構成された従来の半導体装置
においては、ＩＩＬのベースとなるＰ-型拡散層１２が
縦型ＰＮＰトランジスタのコレクタ領域と同時に形成さ
れた低濃度の拡散層であるために、エミッタ注入効率が
高くなり、電流増幅率を大きくすることができる。
においては、ＩＩＬのベースとなるＰ-型拡散層１２が
縦型ＰＮＰトランジスタのコレクタ領域と同時に形成さ
れた低濃度の拡散層であるために、エミッタ注入効率が
高くなり、電流増幅率を大きくすることができる。
【０００５】また、エミッタ・コレクタ間耐圧を低下さ
せることなく、さらにＩＩＬの高速化を図った従来の半
導体装置としては、例えば特開平２−５８８６５号公報
に示されている。
せることなく、さらにＩＩＬの高速化を図った従来の半
導体装置としては、例えば特開平２−５８８６５号公報
に示されている。
【０００６】（図１２）はこの従来の半導体装置のＩＩ
Ｌの構造断面図を示すものである。（図１２）におい
て、１はＰ型半導体基板、４は縦型ＮＰＮトランジスタ
のコレクタ埋込み層となるＮ+型埋込み層、５はＮ+型埋
込み層４と同時に形成されたＩＩＬのエミッタ領域の一
部となるＮ+型埋込み層である。６は分離領域の一部で
Ｐ+型埋込み層、８はＰ+型埋込み層６と同時に形成され
たＩＩＬのベース領域の一部となるＰ+型埋込み層であ
る。９はＮー型エピタキシャル層、１０は分離領域の一
部となるＰ-型拡散層、１７、１８はそれぞれＩＩＬの
インジェクタおよびベース領域の一部で縦型ＮＰＮトラ
ンジスタのベース領域１６と同時に形成されたＰ型拡散
層である。２４、１１１はそれぞれＩＩＬのエミッタコ
ンタクト領域およびコレクタ領域で、縦型ＮＰＮトラン
ジスタのエミッタ領域２１およびコレクタコンタクト領
域２２と同時に形成されたＮ+型拡散層である。１１２
はＩＩＬのベース領域の一部となるＰ型拡散層、１１３
はＩＩＬのエミッタ領域の一部となるＮ+型拡散層であ
る。
Ｌの構造断面図を示すものである。（図１２）におい
て、１はＰ型半導体基板、４は縦型ＮＰＮトランジスタ
のコレクタ埋込み層となるＮ+型埋込み層、５はＮ+型埋
込み層４と同時に形成されたＩＩＬのエミッタ領域の一
部となるＮ+型埋込み層である。６は分離領域の一部で
Ｐ+型埋込み層、８はＰ+型埋込み層６と同時に形成され
たＩＩＬのベース領域の一部となるＰ+型埋込み層であ
る。９はＮー型エピタキシャル層、１０は分離領域の一
部となるＰ-型拡散層、１７、１８はそれぞれＩＩＬの
インジェクタおよびベース領域の一部で縦型ＮＰＮトラ
ンジスタのベース領域１６と同時に形成されたＰ型拡散
層である。２４、１１１はそれぞれＩＩＬのエミッタコ
ンタクト領域およびコレクタ領域で、縦型ＮＰＮトラン
ジスタのエミッタ領域２１およびコレクタコンタクト領
域２２と同時に形成されたＮ+型拡散層である。１１２
はＩＩＬのベース領域の一部となるＰ型拡散層、１１３
はＩＩＬのエミッタ領域の一部となるＮ+型拡散層であ
る。
【０００７】以上のように構成された従来の半導体装置
においては、Ｐ+型埋込み層８とＰ型拡散層１１２でＩ
ＩＬのベースを形成していることにより、エミッタ・コ
レクタ間耐圧を低下させることなく、ＩＩＬの高速化を
図ることができる。
においては、Ｐ+型埋込み層８とＰ型拡散層１１２でＩ
ＩＬのベースを形成していることにより、エミッタ・コ
レクタ間耐圧を低下させることなく、ＩＩＬの高速化を
図ることができる。
【０００８】
【発明が解決しようとする課題】しかしながらこのよう
な従来の半導体装置、例えば特開昭５９−１４１２６１
号公報に示される半導体装置においては、Ｐ-型拡散層
１２が接するＩＩＬのエミッタがＰ-型拡散層１２より
も低濃度のエピタキシャル層９であるために、電流増幅
率を大幅に向上させることができない。また、デバイス
の高速化、高密度化を図るためにエピタキシャル層９の
厚さを薄くした場合に、当然のことながらＰ-型拡散層
１２も浅くする必要があり、これに伴いＩＩＬのベース
幅が薄くなるために低い電圧でコレクタ・エミッタ間が
パンチスルー状態となり、ＩＩＬが正常に動作しなくな
る。これを避けるためにＰ-型拡散層１２の濃度を高く
するとＩＩＬの電流増幅率が低下し、さらにＰ-型拡散
層１２と同時に形成される縦型ＰＮＰトランジスタのコ
レクタ領域の濃度が高くなるために、アーリー電圧が低
下するという問題点を有していた。
な従来の半導体装置、例えば特開昭５９−１４１２６１
号公報に示される半導体装置においては、Ｐ-型拡散層
１２が接するＩＩＬのエミッタがＰ-型拡散層１２より
も低濃度のエピタキシャル層９であるために、電流増幅
率を大幅に向上させることができない。また、デバイス
の高速化、高密度化を図るためにエピタキシャル層９の
厚さを薄くした場合に、当然のことながらＰ-型拡散層
１２も浅くする必要があり、これに伴いＩＩＬのベース
幅が薄くなるために低い電圧でコレクタ・エミッタ間が
パンチスルー状態となり、ＩＩＬが正常に動作しなくな
る。これを避けるためにＰ-型拡散層１２の濃度を高く
するとＩＩＬの電流増幅率が低下し、さらにＰ-型拡散
層１２と同時に形成される縦型ＰＮＰトランジスタのコ
レクタ領域の濃度が高くなるために、アーリー電圧が低
下するという問題点を有していた。
【０００９】また、特開平２−５８８６５号公報に示さ
れる半導体装置においては、ＩＩＬのコレクタ領域１１
１を縦型ＮＰＮトランジスタのエミッタ領域２１と同時
に形成しており、縦型ＮＰＮトランジスタの特性を維持
するには接合深さをあまり深くすることができず、コレ
クタ領域１１１直下のＩＩＬのベース幅を薄くすること
ができないために、ＩＩＬの電流増幅率の向上あるいは
ＩＩＬの高速化を図るのに限界があるという問題点を有
していた。本発明は上記課題を解決するもので、高速、
高密度、高耐圧のＩＩＬを形成でき、しかも縦型ＮＰＮ
トランジスタおよび縦型ＰＮＰトランジスタをも同一ウ
ェーハ上に集積した半導体装置およびその製造方法を提
供することを目的とする。
れる半導体装置においては、ＩＩＬのコレクタ領域１１
１を縦型ＮＰＮトランジスタのエミッタ領域２１と同時
に形成しており、縦型ＮＰＮトランジスタの特性を維持
するには接合深さをあまり深くすることができず、コレ
クタ領域１１１直下のＩＩＬのベース幅を薄くすること
ができないために、ＩＩＬの電流増幅率の向上あるいは
ＩＩＬの高速化を図るのに限界があるという問題点を有
していた。本発明は上記課題を解決するもので、高速、
高密度、高耐圧のＩＩＬを形成でき、しかも縦型ＮＰＮ
トランジスタおよび縦型ＰＮＰトランジスタをも同一ウ
ェーハ上に集積した半導体装置およびその製造方法を提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、一導電型の半導体基板に形成された逆導
電型の第１埋込み層と、前記第１埋込み層に形成され、
第１埋込み層よりも低濃度の一導電型の第２埋込み層
と、前記第１、第２埋込み層を含む前記半導体基板上に
形成された逆導電型の半導体層と、前記半導体層に形成
され、前記第２埋込み層に接する一導電型の第１拡散層
と、前記第１拡散層に単数個あるいは複数個形成され、
前記第２埋込み層に接する逆導電型の第２拡散層と、前
記第１拡散層に対して横方向に離間した位置に形成され
た一導電型の第３拡散層とを少なくとも具備し、前記第
１埋込み層をＩＩＬのエミッタとし、前記第２埋込み層
と前記第１拡散層をＩＩＬのベースとし、前記第２拡散
層をＩＩＬのコレクタとし、前記第３拡散層をＩＩＬの
インジェクタとし、コレクタ直下のベースの不純物濃度
がエミッタの不純物濃度よりも低く、しかもベースの不
純物濃度がエミッタからコレクタに向かって単調に減少
している半導体装置とするものである。
成するために、一導電型の半導体基板に形成された逆導
電型の第１埋込み層と、前記第１埋込み層に形成され、
第１埋込み層よりも低濃度の一導電型の第２埋込み層
と、前記第１、第２埋込み層を含む前記半導体基板上に
形成された逆導電型の半導体層と、前記半導体層に形成
され、前記第２埋込み層に接する一導電型の第１拡散層
と、前記第１拡散層に単数個あるいは複数個形成され、
前記第２埋込み層に接する逆導電型の第２拡散層と、前
記第１拡散層に対して横方向に離間した位置に形成され
た一導電型の第３拡散層とを少なくとも具備し、前記第
１埋込み層をＩＩＬのエミッタとし、前記第２埋込み層
と前記第１拡散層をＩＩＬのベースとし、前記第２拡散
層をＩＩＬのコレクタとし、前記第３拡散層をＩＩＬの
インジェクタとし、コレクタ直下のベースの不純物濃度
がエミッタの不純物濃度よりも低く、しかもベースの不
純物濃度がエミッタからコレクタに向かって単調に減少
している半導体装置とするものである。
【００１１】一導電型の半導体基板に形成された逆導電
型の第１埋込み層と、前記第１埋込み層に形成され、第
１埋込み層よりも低濃度の一導電型の第２埋込み層と、
前記第１、第２埋込み層を含む前記半導体基板上に形成
された逆導電型の第１半導体層と、前記第１半導体層に
形成され、前記第２埋込み層に接する一導電型の第１拡
散層と、前記第１拡散層に単数個あるいは複数個形成さ
れ、前記第２埋込み層に接する逆導電型の第２拡散層
と、前記第１拡散層に対して横方向に離間した位置に形
成された一導電型の第３拡散層と、前記第１半導体層に
形成され、前記第１拡散層と前記第３拡散層の側面のう
ち対向する側面を除く他の側面を囲むように形成された
溝部と、前記溝部の側壁に形成された絶縁膜と、前記溝
部内に充填され、前記溝部の底面で前記第１埋込み層に
接続された逆導電形の第２半導体層とを少なくとも具備
し、前記第１埋込み層をＩＩＬのエミッタとし、前記第
２埋込み層と前記第１拡散層をＩＩＬのベースとし、前
記第２拡散層をＩＩＬのコレクタとし、前記第３拡散層
をＩＩＬのインジェクタとし、前記第２半導体層をＩＩ
Ｌのエミッタ引出し電極とし、コレクタ直下のベースの
不純物濃度がエミッタの不純物濃度よりも低く、しかも
ベースの不純物濃度がエミッタからコレクタに向かって
単調に減少している半導体装置とするものである。
型の第１埋込み層と、前記第１埋込み層に形成され、第
１埋込み層よりも低濃度の一導電型の第２埋込み層と、
前記第１、第２埋込み層を含む前記半導体基板上に形成
された逆導電型の第１半導体層と、前記第１半導体層に
形成され、前記第２埋込み層に接する一導電型の第１拡
散層と、前記第１拡散層に単数個あるいは複数個形成さ
れ、前記第２埋込み層に接する逆導電型の第２拡散層
と、前記第１拡散層に対して横方向に離間した位置に形
成された一導電型の第３拡散層と、前記第１半導体層に
形成され、前記第１拡散層と前記第３拡散層の側面のう
ち対向する側面を除く他の側面を囲むように形成された
溝部と、前記溝部の側壁に形成された絶縁膜と、前記溝
部内に充填され、前記溝部の底面で前記第１埋込み層に
接続された逆導電形の第２半導体層とを少なくとも具備
し、前記第１埋込み層をＩＩＬのエミッタとし、前記第
２埋込み層と前記第１拡散層をＩＩＬのベースとし、前
記第２拡散層をＩＩＬのコレクタとし、前記第３拡散層
をＩＩＬのインジェクタとし、前記第２半導体層をＩＩ
Ｌのエミッタ引出し電極とし、コレクタ直下のベースの
不純物濃度がエミッタの不純物濃度よりも低く、しかも
ベースの不純物濃度がエミッタからコレクタに向かって
単調に減少している半導体装置とするものである。
【００１２】一導電型の半導体基板に形成された逆導電
型の第１埋込み層と、前記第１埋込み層に形成され、第
１埋込み層よりも低濃度の一導電型の第２埋込み層と、
前記第１、第２埋込み層を含む前記半導体基板上に形成
された逆導電型の第１半導体層と、前記第１半導体層に
形成され、前記第２埋込み層に接する一導電型の第１拡
散層と、前記第１拡散層に単数個あるいは複数個形成さ
れ、側壁に絶縁膜を有し、内部に逆導電型の第２半導体
層が充填された溝部と、前記溝部の直下の前記第２埋込
み層に接し、前記溝部の底面において前記第２半導体層
に接続されてなる逆導電型の第２拡散層と、前記第１拡
散層に対して横方向に離間した位置に形成された一導電
型の第３拡散層とを少なくとも具備し、前記第１埋込み
層をＩＩＬのエミッタとし、前記第２埋込み層と前記第
１拡散層をＩＩＬのベースとし、前記第２拡散層をＩＩ
Ｌのコレクタとし、前記第３拡散層をＩＩＬのインジェ
クタとし、前記第２半導体層をＩＩＬのコレクタ引出し
電極とし、コレクタ直下のベースの不純物濃度がエミッ
タの不純物濃度よりも低く、しかもベースの不純物濃度
がエミッタからコレクタに向かって単調に減少している
半導体装置とするものである。
型の第１埋込み層と、前記第１埋込み層に形成され、第
１埋込み層よりも低濃度の一導電型の第２埋込み層と、
前記第１、第２埋込み層を含む前記半導体基板上に形成
された逆導電型の第１半導体層と、前記第１半導体層に
形成され、前記第２埋込み層に接する一導電型の第１拡
散層と、前記第１拡散層に単数個あるいは複数個形成さ
れ、側壁に絶縁膜を有し、内部に逆導電型の第２半導体
層が充填された溝部と、前記溝部の直下の前記第２埋込
み層に接し、前記溝部の底面において前記第２半導体層
に接続されてなる逆導電型の第２拡散層と、前記第１拡
散層に対して横方向に離間した位置に形成された一導電
型の第３拡散層とを少なくとも具備し、前記第１埋込み
層をＩＩＬのエミッタとし、前記第２埋込み層と前記第
１拡散層をＩＩＬのベースとし、前記第２拡散層をＩＩ
Ｌのコレクタとし、前記第３拡散層をＩＩＬのインジェ
クタとし、前記第２半導体層をＩＩＬのコレクタ引出し
電極とし、コレクタ直下のベースの不純物濃度がエミッ
タの不純物濃度よりも低く、しかもベースの不純物濃度
がエミッタからコレクタに向かって単調に減少している
半導体装置とするものである。
【００１３】一導電型の半導体基板に逆導電型の第１埋
込み層を形成する工程と、前記第１埋込み層に一導電型
の第２埋込み層を形成する工程と、前記第１、第２埋込
み層を含む前記半導体基板上に逆導電型の半導体層を形
成する工程と、前記半導体層に前記第２埋込み層に接す
る一導電型の第１拡散層を形成する工程と、前記第１拡
散層に単数個あるいは複数個の逆導電型の第２拡散層を
形成する工程と、前記第１拡散層に対して横方向に離間
した位置に一導電形の第３拡散層を形成する工程とを少
なくとも有し、前記第１埋込み層をＩＩＬのエミッタと
し、前記第２埋込み層と前記第１拡散層をＩＩＬのベー
スとし、前記第２拡散層をＩＩＬのコレクタとし、前記
第３拡散層をＩＩＬのインジェクタとし、前記第２埋込
み層に接するように前記第２拡散層を形成し、コレクタ
直下のベースの不純物濃度がエミッタの不純物濃度より
も低く、しかもベースの不純物濃度がエミッタからコレ
クタに向かって単調に減少するようにしている半導体装
置の製造方法とするものである。
込み層を形成する工程と、前記第１埋込み層に一導電型
の第２埋込み層を形成する工程と、前記第１、第２埋込
み層を含む前記半導体基板上に逆導電型の半導体層を形
成する工程と、前記半導体層に前記第２埋込み層に接す
る一導電型の第１拡散層を形成する工程と、前記第１拡
散層に単数個あるいは複数個の逆導電型の第２拡散層を
形成する工程と、前記第１拡散層に対して横方向に離間
した位置に一導電形の第３拡散層を形成する工程とを少
なくとも有し、前記第１埋込み層をＩＩＬのエミッタと
し、前記第２埋込み層と前記第１拡散層をＩＩＬのベー
スとし、前記第２拡散層をＩＩＬのコレクタとし、前記
第３拡散層をＩＩＬのインジェクタとし、前記第２埋込
み層に接するように前記第２拡散層を形成し、コレクタ
直下のベースの不純物濃度がエミッタの不純物濃度より
も低く、しかもベースの不純物濃度がエミッタからコレ
クタに向かって単調に減少するようにしている半導体装
置の製造方法とするものである。
【００１４】一導電型の半導体基板に逆導電型の第１埋
込み層を形成する工程と、前記第１埋込み層に一導電型
の第２埋込み層を形成する工程と、前記第１、第２埋込
み層を含む前記半導体基板上に逆導電型の第１半導体層
を形成する工程と、前記第１半導体層に前記第２埋込み
層に接する一導電型の第１拡散層を形成する工程と、前
記第１拡散層に前記第２埋込み層に接する単数個あるい
は複数個の逆導電型の第２拡散層を形成する工程と、前
記第１拡散層に対して横方向に離間した位置に一導電形
の第３拡散層を形成する工程と、前記第１半導体層に前
記第１埋込み層まで到達する溝部を形成し、前記第１拡
散層と前記第３拡散層の側面のうち対向する側面を除く
他の側面を囲む工程と、前記溝部の側壁にのみ絶縁膜を
形成する工程と、前記溝部内に逆導電形の第２半導体層
を充填し、前記溝部の底面で前記第１埋込み層に接続す
る工程を少なくとも有し、前記第１埋込み層をＩＩＬの
エミッタとし、第２埋込み層と前記第１拡散層をＩＩＬ
のベースとし、前記第２拡散層をＩＩＬのコレクタと
し、前記第３拡散層をＩＩＬのインジェクタとし、前記
第２半導体層をＩＩＬのエミッタ引出し電極とし、コレ
クタ直下のベースの不純物濃度がエミッタの不純物濃度
よりも低く、しかもベースの不純物濃度がエミッタから
コレクタに向かって単調に減少するようにしている半導
体装置の製造方法とするものである。
込み層を形成する工程と、前記第１埋込み層に一導電型
の第２埋込み層を形成する工程と、前記第１、第２埋込
み層を含む前記半導体基板上に逆導電型の第１半導体層
を形成する工程と、前記第１半導体層に前記第２埋込み
層に接する一導電型の第１拡散層を形成する工程と、前
記第１拡散層に前記第２埋込み層に接する単数個あるい
は複数個の逆導電型の第２拡散層を形成する工程と、前
記第１拡散層に対して横方向に離間した位置に一導電形
の第３拡散層を形成する工程と、前記第１半導体層に前
記第１埋込み層まで到達する溝部を形成し、前記第１拡
散層と前記第３拡散層の側面のうち対向する側面を除く
他の側面を囲む工程と、前記溝部の側壁にのみ絶縁膜を
形成する工程と、前記溝部内に逆導電形の第２半導体層
を充填し、前記溝部の底面で前記第１埋込み層に接続す
る工程を少なくとも有し、前記第１埋込み層をＩＩＬの
エミッタとし、第２埋込み層と前記第１拡散層をＩＩＬ
のベースとし、前記第２拡散層をＩＩＬのコレクタと
し、前記第３拡散層をＩＩＬのインジェクタとし、前記
第２半導体層をＩＩＬのエミッタ引出し電極とし、コレ
クタ直下のベースの不純物濃度がエミッタの不純物濃度
よりも低く、しかもベースの不純物濃度がエミッタから
コレクタに向かって単調に減少するようにしている半導
体装置の製造方法とするものである。
【００１５】一導電型の半導体基板に逆導電型の第１埋
込み層を形成する工程と、前記第１埋込み層に一導電型
の第２埋込み層を形成する工程と、前記第１、第２埋込
み層を含む前記半導体基板上に逆導電型の第１半導体層
を形成する工程と、前記第１半導体層に前記第２埋込み
層に接する一導電型の第１拡散層を形成する工程と、前
記第１拡散層に対して横方向に離間した位置に一導電形
の第３拡散層を形成する工程と、前記第１拡散層に前記
第２埋込み層にほぼ達する単数個あるいは複数個の溝部
を形成する工程と、前記溝部の側壁にのみ絶縁膜を形成
する工程と、前記溝部内に逆導電形の第２半導体層を充
填する工程と、前記第２半導体層から逆導電型の不純物
を拡散し、前記第２埋込み層に接する逆導電型の第２拡
散層を形成する工程とを少なくとも有し、前記第１埋込
み層をＩＩＬのエミッタとし、第２埋込み層と前記第１
拡散層をＩＩＬのベースとし、前記第２拡散層をＩＩＬ
のコレクタとし、前記第３拡散層をＩＩＬのインジェク
タとし、前記第２半導体層をＩＩＬのコレクタ引出し電
極とし、コレクタ直下のベースの不純物濃度がエミッタ
の不純物濃度よりも低く、しかもベースの不純物濃度が
エミッタからコレクタに向かって単調に減少するように
している半導体装置の製造方法とするものである。
込み層を形成する工程と、前記第１埋込み層に一導電型
の第２埋込み層を形成する工程と、前記第１、第２埋込
み層を含む前記半導体基板上に逆導電型の第１半導体層
を形成する工程と、前記第１半導体層に前記第２埋込み
層に接する一導電型の第１拡散層を形成する工程と、前
記第１拡散層に対して横方向に離間した位置に一導電形
の第３拡散層を形成する工程と、前記第１拡散層に前記
第２埋込み層にほぼ達する単数個あるいは複数個の溝部
を形成する工程と、前記溝部の側壁にのみ絶縁膜を形成
する工程と、前記溝部内に逆導電形の第２半導体層を充
填する工程と、前記第２半導体層から逆導電型の不純物
を拡散し、前記第２埋込み層に接する逆導電型の第２拡
散層を形成する工程とを少なくとも有し、前記第１埋込
み層をＩＩＬのエミッタとし、第２埋込み層と前記第１
拡散層をＩＩＬのベースとし、前記第２拡散層をＩＩＬ
のコレクタとし、前記第３拡散層をＩＩＬのインジェク
タとし、前記第２半導体層をＩＩＬのコレクタ引出し電
極とし、コレクタ直下のベースの不純物濃度がエミッタ
の不純物濃度よりも低く、しかもベースの不純物濃度が
エミッタからコレクタに向かって単調に減少するように
している半導体装置の製造方法とするものである。
【００１６】
【作用】本発明は上記した構成により、ＩＩＬのベース
濃度よりもそれに接するエミッタ濃度を高くすることが
できるために、エミッタ注入効率が高くなり、電流増幅
率を大幅に向上させることができる。また、縦型ＰＮＰ
トランジスタのコレクタ領域の濃度を高くすることな
く、ＩＩＬのベース濃度を高くすることができるため
に、デバイスの高速化、高密度化を図るためにエピタキ
シャル層の厚さを薄くした場合でも、縦型ＰＮＰトラン
ジスタのアーリー電圧を低下させることなくＩＩＬのコ
レクタ・エミッタ間耐圧を高く維持することができる。
また、ＩＩＬのコレクタを深く形成でき、従ってＩＩＬ
のベース幅を狭くできるために、ＩＩＬの高速化を図る
ことができ、高速、高密度、高耐圧のＩＩＬ、縦型ＰＮ
Ｐトランジスタ、縦型ＮＰＮトランジスタを一体化した
半導体装置を実現することができる。
濃度よりもそれに接するエミッタ濃度を高くすることが
できるために、エミッタ注入効率が高くなり、電流増幅
率を大幅に向上させることができる。また、縦型ＰＮＰ
トランジスタのコレクタ領域の濃度を高くすることな
く、ＩＩＬのベース濃度を高くすることができるため
に、デバイスの高速化、高密度化を図るためにエピタキ
シャル層の厚さを薄くした場合でも、縦型ＰＮＰトラン
ジスタのアーリー電圧を低下させることなくＩＩＬのコ
レクタ・エミッタ間耐圧を高く維持することができる。
また、ＩＩＬのコレクタを深く形成でき、従ってＩＩＬ
のベース幅を狭くできるために、ＩＩＬの高速化を図る
ことができ、高速、高密度、高耐圧のＩＩＬ、縦型ＰＮ
Ｐトランジスタ、縦型ＮＰＮトランジスタを一体化した
半導体装置を実現することができる。
【００１７】
【実施例】以下、本発明の実施例を実施例１〜３に分け
て図１〜図１０に基づいて説明する。
て図１〜図１０に基づいて説明する。
【００１８】（実施例１）（図１）〜（図３）は本発明
の実施例における半導体装置の製造工程断面図を示すも
のである。
の実施例における半導体装置の製造工程断面図を示すも
のである。
【００１９】比抵抗が例えば１０〜２０Ω・ｃｍのＰ型
（１１１）半導体基板１に燐を４０ｋｅＶ、１×１０13
／ｃｍ2の条件でイオン注入した後、例えば１２００゜C
１２０分程度の熱処理を行い、縦型ＰＮＰトランジスタ
のコレクタ領域と半導体基板１を分離するためのＮ型埋
込み層２を形成する。次に例えばレジストをマスクにし
て砒素を６０ｋｅＶ、１×１０15／ｃｍ2の条件でイオ
ン注入した後、９００゜C３０分程度の熱処理を行い、縦
型ＮＰＮトランジスタのコレクタ埋込み層となるＮ+型
埋込み層４およびＩＩＬのエミッタ領域の一部となるＮ
+型埋込み層５を形成する。次に例えばレジストをマス
クにしてボロンを４０ｋｅＶ、１×１０14／ｃｍ2の条
件でイオン注入した後、１１００゜C１８０分程度の熱処
理を行い、縦型ＰＮＰトランジスタのコレクタ埋込み層
となるＰ+型埋込み層７、ＩＩＬのベース領域の一部と
なるＰ+型埋込み層８および素子分離領域の一部で下部
分離領域となるＰ+型埋込み層６を形成する。この場
合、不純物の拡散係数が砒素、ボロン、燐の順に大きく
なるために、埋込み層の深さはＮ+型埋込み層４、５、
Ｐ+型埋込み層６、７、８、Ｎ型埋込み層２の順に深く
なる（図１）。次に半導体基板１上に、例えば比抵抗が
１Ω・ｃｍ、厚さが２.５μｍ程度のＮー型エピタキシャ
ル層９を形成する。次に例えばレジストをマスクにして
ボロンを８０ｋｅＶ、２×１０12／ｃｍ2の条件でイオ
ン注入した後、１１００゜C１００分程度の熱処理を行
い、縦型ＰＮＰトランジスタのコレクタ領域の一部とな
るＰー型拡散層１１、ＩＩＬのベース領域の一部となる
Ｐー型拡散層１２および素子分離領域の一部で上部分離
領域となるＰー型拡散層１０を形成する。この場合、不
純物の拡散係数が砒素、ボロン、燐の順に大きくなるた
めに、埋込み層の持ち上がりはＮ+型埋込み層４、５、
Ｐ+型埋込み層６、７、８、Ｎ型埋込み層２の順に大き
くなる。このため、ＩＩＬにおいてＰ+型埋込み層８が
Ｎ+型埋込み層５の上にはみだし、Ｐー型拡散層１２と接
続されてＩＩＬのベース領域が形成されることになる。
次に例えばレジストをマスクにして燐を８０ｋｅＶ、３
×１０15／ｃｍ2の条件でイオン注入した後、９５０゜C
３０分程度の熱処理を行い、さらに１０００゜C１４５分
程度の熱処理を行い、縦型ＮＰＮトランジスタのコレク
タウォール領域となるＮ+型拡散層１３、ＩＩＬのエミ
ッタ領域の一部となるＮ+型拡散層１４およびＩＩＬの
コレクタ領域となるＮ+型拡散層３１を形成する（図
２）。次に例えばレジストをマスクにしてボロンを３０
ｋｅＶ、２×１０13／ｃｍ2の条件でイオン注入した
後、９００゜C３０分程度の熱処理を行い、縦型ＮＰＮト
ランジスタのベース領域となるＰ型拡散層１６、ＩＩＬ
のインジェクタ領域となるＰ型拡散層１７、ＩＩＬのベ
ース領域の一部となるＰ型拡散層１８、および素子分離
領域の一部となるＰ型拡散層１５を形成する。次に例え
ばレジストをマスクにして燐を８０ｋｅＶ、３.６×１
０13／ｃｍ2の条件でイオン注入し、縦型ＰＮＰトラン
ジスタのベース領域となるＮ型拡散層１９を形成する。
次に縦型ＰＮＰトランジスタのコレクタコンタクト、ベ
ースコンタクトおよびエミッタとなる領域上、縦型ＮＰ
Ｎトランジスタのコレクタコンタクト、ベースコンタク
トおよびエミッタとなる領域上、ＩＩＬのインジェクタ
コンタクト、コレクタコンタクト、ベースコンタクトお
よびエミッタコンタクトとなる領域上に多結晶シリコン
膜（ここでは図示していない）を形成した後、例えばレ
ジストをマスクにして縦型ＰＮＰトランジスタのベース
コンタクトとなる領域上、縦型ＮＰＮトランジスタのコ
レクタコンタクトおよびエミッタとなる領域上、ＩＩＬ
のコレクタコンタクトおよびエミッタコンタクトとなる
領域上の多結晶シリコン膜中に砒素を６０ｋｅＶ、１×
１０16／ｃｍ2の条件でイオン注入し、その後９５０゜C
６０分程度の熱処理を行って多結晶シリコン膜から砒素
を拡散し、縦型ＰＮＰトランジスタのベースコンタクト
領域となるＮ+型拡散層２５、縦型ＮＰＮトランジスタ
のコレクタコンタクト領域となるＮ+型拡散層２２およ
びエミッタ領域となるＮ+型拡散層２１、ＩＩＬのコレ
クタコンタクト領域となるＮ+型拡散層２３およびエミ
ッタコンタクト領域となるＮ+型拡散層２４を形成す
る。次に、例えばレジストをマスクにして縦型ＮＰＮト
ランジスタのベースコンタクトとなる領域上、縦型ＰＮ
Ｐトランジスタのコレクタコンタクトおよびエミッタと
なる領域上、ＩＩＬのインジェクタコンタクトおよびベ
ースコンタクトとなる領域上の多結晶シリコン膜中にボ
ロンを３０ｋｅＶ、２×１０16／ｃｍ2の条件でイオン
注入し、その後９００゜C４５分程度の熱処理を行って多
結晶シリコン膜からボロンを拡散し、縦型ＮＰＮトラン
ジスタのベースコンタクト領域となるＰ+型拡散層２
８、縦型ＰＮＰトランジスタのコレクタコンタクト領域
となるＰ+型拡散層２７およびエミッタ領域となるＰ+型
拡散層２６、ＩＩＬのインジェクタコンタクト領域とな
るＰ+型拡散層２９およびベースコンタクト領域となる
Ｐ+型拡散層３０を形成する（図３）。最後に例えばＡ
Ｌ等を用いて電極配線を形成してこの半導体装置は完成
する。
（１１１）半導体基板１に燐を４０ｋｅＶ、１×１０13
／ｃｍ2の条件でイオン注入した後、例えば１２００゜C
１２０分程度の熱処理を行い、縦型ＰＮＰトランジスタ
のコレクタ領域と半導体基板１を分離するためのＮ型埋
込み層２を形成する。次に例えばレジストをマスクにし
て砒素を６０ｋｅＶ、１×１０15／ｃｍ2の条件でイオ
ン注入した後、９００゜C３０分程度の熱処理を行い、縦
型ＮＰＮトランジスタのコレクタ埋込み層となるＮ+型
埋込み層４およびＩＩＬのエミッタ領域の一部となるＮ
+型埋込み層５を形成する。次に例えばレジストをマス
クにしてボロンを４０ｋｅＶ、１×１０14／ｃｍ2の条
件でイオン注入した後、１１００゜C１８０分程度の熱処
理を行い、縦型ＰＮＰトランジスタのコレクタ埋込み層
となるＰ+型埋込み層７、ＩＩＬのベース領域の一部と
なるＰ+型埋込み層８および素子分離領域の一部で下部
分離領域となるＰ+型埋込み層６を形成する。この場
合、不純物の拡散係数が砒素、ボロン、燐の順に大きく
なるために、埋込み層の深さはＮ+型埋込み層４、５、
Ｐ+型埋込み層６、７、８、Ｎ型埋込み層２の順に深く
なる（図１）。次に半導体基板１上に、例えば比抵抗が
１Ω・ｃｍ、厚さが２.５μｍ程度のＮー型エピタキシャ
ル層９を形成する。次に例えばレジストをマスクにして
ボロンを８０ｋｅＶ、２×１０12／ｃｍ2の条件でイオ
ン注入した後、１１００゜C１００分程度の熱処理を行
い、縦型ＰＮＰトランジスタのコレクタ領域の一部とな
るＰー型拡散層１１、ＩＩＬのベース領域の一部となる
Ｐー型拡散層１２および素子分離領域の一部で上部分離
領域となるＰー型拡散層１０を形成する。この場合、不
純物の拡散係数が砒素、ボロン、燐の順に大きくなるた
めに、埋込み層の持ち上がりはＮ+型埋込み層４、５、
Ｐ+型埋込み層６、７、８、Ｎ型埋込み層２の順に大き
くなる。このため、ＩＩＬにおいてＰ+型埋込み層８が
Ｎ+型埋込み層５の上にはみだし、Ｐー型拡散層１２と接
続されてＩＩＬのベース領域が形成されることになる。
次に例えばレジストをマスクにして燐を８０ｋｅＶ、３
×１０15／ｃｍ2の条件でイオン注入した後、９５０゜C
３０分程度の熱処理を行い、さらに１０００゜C１４５分
程度の熱処理を行い、縦型ＮＰＮトランジスタのコレク
タウォール領域となるＮ+型拡散層１３、ＩＩＬのエミ
ッタ領域の一部となるＮ+型拡散層１４およびＩＩＬの
コレクタ領域となるＮ+型拡散層３１を形成する（図
２）。次に例えばレジストをマスクにしてボロンを３０
ｋｅＶ、２×１０13／ｃｍ2の条件でイオン注入した
後、９００゜C３０分程度の熱処理を行い、縦型ＮＰＮト
ランジスタのベース領域となるＰ型拡散層１６、ＩＩＬ
のインジェクタ領域となるＰ型拡散層１７、ＩＩＬのベ
ース領域の一部となるＰ型拡散層１８、および素子分離
領域の一部となるＰ型拡散層１５を形成する。次に例え
ばレジストをマスクにして燐を８０ｋｅＶ、３.６×１
０13／ｃｍ2の条件でイオン注入し、縦型ＰＮＰトラン
ジスタのベース領域となるＮ型拡散層１９を形成する。
次に縦型ＰＮＰトランジスタのコレクタコンタクト、ベ
ースコンタクトおよびエミッタとなる領域上、縦型ＮＰ
Ｎトランジスタのコレクタコンタクト、ベースコンタク
トおよびエミッタとなる領域上、ＩＩＬのインジェクタ
コンタクト、コレクタコンタクト、ベースコンタクトお
よびエミッタコンタクトとなる領域上に多結晶シリコン
膜（ここでは図示していない）を形成した後、例えばレ
ジストをマスクにして縦型ＰＮＰトランジスタのベース
コンタクトとなる領域上、縦型ＮＰＮトランジスタのコ
レクタコンタクトおよびエミッタとなる領域上、ＩＩＬ
のコレクタコンタクトおよびエミッタコンタクトとなる
領域上の多結晶シリコン膜中に砒素を６０ｋｅＶ、１×
１０16／ｃｍ2の条件でイオン注入し、その後９５０゜C
６０分程度の熱処理を行って多結晶シリコン膜から砒素
を拡散し、縦型ＰＮＰトランジスタのベースコンタクト
領域となるＮ+型拡散層２５、縦型ＮＰＮトランジスタ
のコレクタコンタクト領域となるＮ+型拡散層２２およ
びエミッタ領域となるＮ+型拡散層２１、ＩＩＬのコレ
クタコンタクト領域となるＮ+型拡散層２３およびエミ
ッタコンタクト領域となるＮ+型拡散層２４を形成す
る。次に、例えばレジストをマスクにして縦型ＮＰＮト
ランジスタのベースコンタクトとなる領域上、縦型ＰＮ
Ｐトランジスタのコレクタコンタクトおよびエミッタと
なる領域上、ＩＩＬのインジェクタコンタクトおよびベ
ースコンタクトとなる領域上の多結晶シリコン膜中にボ
ロンを３０ｋｅＶ、２×１０16／ｃｍ2の条件でイオン
注入し、その後９００゜C４５分程度の熱処理を行って多
結晶シリコン膜からボロンを拡散し、縦型ＮＰＮトラン
ジスタのベースコンタクト領域となるＰ+型拡散層２
８、縦型ＰＮＰトランジスタのコレクタコンタクト領域
となるＰ+型拡散層２７およびエミッタ領域となるＰ+型
拡散層２６、ＩＩＬのインジェクタコンタクト領域とな
るＰ+型拡散層２９およびベースコンタクト領域となる
Ｐ+型拡散層３０を形成する（図３）。最後に例えばＡ
Ｌ等を用いて電極配線を形成してこの半導体装置は完成
する。
【００２０】以上のように本実施例は、縦型ＰＮＰトラ
ンジスタのコレクタ埋込み層となる高濃度のＰ+型埋込
み層７の形成と同時にＩＩＬのベース領域となるＰ+型
埋込み層８を形成し、このＰ+型埋込み層８よりも高濃
度のＮ+型埋込み層５でＩＩＬのエミッタ領域を形成す
ること、および縦型ＮＰＮトランジスタのコレクタウォ
ールとなる高濃度のＮ+型拡散層１３の形成と同時にＩ
ＩＬのコレクタ領域となる高濃度のＮ+型拡散層３１を
形成し、このＮ+型拡散層３１がＩＩＬのベース領域と
なるＰ+型埋込み層８と接するように形成することを特
徴としている。（図４）にＩＩＬのコレクタ直下の不純
物濃度プロファイルを示す。このようにＩＩＬのベース
濃度よりもそれに接するエミッタ濃度が高くなるように
形成しているために、エミッタ注入効率が高くなり、電
流増幅率を大幅に向上させることができる。さらに、Ｉ
ＩＬのベース領域となるＰ+型埋込み層８が、エミッタ
からコレクタに向かって低くなるように傾斜した不純物
濃度プロファイルとなっているために、この濃度勾配に
より形成された電界によってベース領域中のキャリヤが
加速され、ＩＩＬの動作スピードが向上する。また、デ
バイスの高速化、高密度化を図るためにエピタキシャル
層の厚さを薄くした場合でも、ＩＩＬのベース濃度を高
くすることができるため、ＩＩＬのコレクタ・エミッタ
間がパンチスルー状態になることを防ぎ、耐圧を高くす
ることができる。さらに、ＩＩＬのベース領域の一部と
なるＰー型拡散層１２の濃度を高くすることなく、言い
替えればＰー型拡散層１２と同時に形成される縦型ＰＮ
Ｐトランジスタのコレクタ領域の一部となるＰー型拡散
層１１の濃度を高くすることなく、ＩＩＬのベース濃度
を高くすることができるために、縦型ＰＮＰトランジス
タのアーリー電圧を低下させることなく、ＩＩＬのコレ
クタ・エミッタ間耐圧を高くすることができる。また、
縦型ＮＰＮトランジスタのコレクタウォールとＩＩＬの
コレクタ領域を同時に形成し、このコレクタ領域がＩＩ
Ｌのベース領域となるＰ+型埋込み層８と接するように
形成しているために、ＩＩＬのベース幅を狭くすること
でき、ＩＩＬの高速化を図ることができる。しかも本実
施例によれば従来と同じ工程数で上記のことが実現でき
る。（図５）に本実施例により試作したＩＩＬの電流増
幅率およびコレクタ・エミッタ間耐圧を示す。（図６）
に本実施例により試作したＩＩＬのゲート遅延時間を示
す。（図５）および（図６）から明らかなように、ＩＩ
Ｌの電流増幅率、コレクタ・エミッタ間耐圧およびゲー
ト遅延時間が従来のＩＩＬに比べて大幅に向上してい
る。
ンジスタのコレクタ埋込み層となる高濃度のＰ+型埋込
み層７の形成と同時にＩＩＬのベース領域となるＰ+型
埋込み層８を形成し、このＰ+型埋込み層８よりも高濃
度のＮ+型埋込み層５でＩＩＬのエミッタ領域を形成す
ること、および縦型ＮＰＮトランジスタのコレクタウォ
ールとなる高濃度のＮ+型拡散層１３の形成と同時にＩ
ＩＬのコレクタ領域となる高濃度のＮ+型拡散層３１を
形成し、このＮ+型拡散層３１がＩＩＬのベース領域と
なるＰ+型埋込み層８と接するように形成することを特
徴としている。（図４）にＩＩＬのコレクタ直下の不純
物濃度プロファイルを示す。このようにＩＩＬのベース
濃度よりもそれに接するエミッタ濃度が高くなるように
形成しているために、エミッタ注入効率が高くなり、電
流増幅率を大幅に向上させることができる。さらに、Ｉ
ＩＬのベース領域となるＰ+型埋込み層８が、エミッタ
からコレクタに向かって低くなるように傾斜した不純物
濃度プロファイルとなっているために、この濃度勾配に
より形成された電界によってベース領域中のキャリヤが
加速され、ＩＩＬの動作スピードが向上する。また、デ
バイスの高速化、高密度化を図るためにエピタキシャル
層の厚さを薄くした場合でも、ＩＩＬのベース濃度を高
くすることができるため、ＩＩＬのコレクタ・エミッタ
間がパンチスルー状態になることを防ぎ、耐圧を高くす
ることができる。さらに、ＩＩＬのベース領域の一部と
なるＰー型拡散層１２の濃度を高くすることなく、言い
替えればＰー型拡散層１２と同時に形成される縦型ＰＮ
Ｐトランジスタのコレクタ領域の一部となるＰー型拡散
層１１の濃度を高くすることなく、ＩＩＬのベース濃度
を高くすることができるために、縦型ＰＮＰトランジス
タのアーリー電圧を低下させることなく、ＩＩＬのコレ
クタ・エミッタ間耐圧を高くすることができる。また、
縦型ＮＰＮトランジスタのコレクタウォールとＩＩＬの
コレクタ領域を同時に形成し、このコレクタ領域がＩＩ
Ｌのベース領域となるＰ+型埋込み層８と接するように
形成しているために、ＩＩＬのベース幅を狭くすること
でき、ＩＩＬの高速化を図ることができる。しかも本実
施例によれば従来と同じ工程数で上記のことが実現でき
る。（図５）に本実施例により試作したＩＩＬの電流増
幅率およびコレクタ・エミッタ間耐圧を示す。（図６）
に本実施例により試作したＩＩＬのゲート遅延時間を示
す。（図５）および（図６）から明らかなように、ＩＩ
Ｌの電流増幅率、コレクタ・エミッタ間耐圧およびゲー
ト遅延時間が従来のＩＩＬに比べて大幅に向上してい
る。
【００２１】（実施例２）（図７）〜（図８）は本発明
の第２の実施例における半導体装置の製造工程断面図を
示すものである。同図において、図中の番号はすべて第
１の実施例の図中の番号に対応している。また、本実施
例は第１の実施例の（図１）までの製造工程が同一のた
め、省略する。
の第２の実施例における半導体装置の製造工程断面図を
示すものである。同図において、図中の番号はすべて第
１の実施例の図中の番号に対応している。また、本実施
例は第１の実施例の（図１）までの製造工程が同一のた
め、省略する。
【００２２】（図１）の工程の後、半導体基板１上に例
えば比抵抗が１Ω・ｃｍ、厚さが２.５μｍ程度のＮー型
エピタキシャル層９を形成する。次に例えばレジストを
マスクにしてボロンを８０ｋｅＶ、２×１０12／ｃｍ2
の条件でイオン注入した後、１１００゜C１００分程度の
熱処理を行い、縦型ＰＮＰトランジスタのコレクタ領域
の一部となるＰー型拡散層１１、ＩＩＬのベース領域の
一部となるＰー型拡散層１２および素子分離領域の一部
で上部分離領域となるＰー型拡散層１０を形成する。こ
の場合、不純物の拡散係数が砒素、ボロン、燐の順に大
きくなるために、埋込み層の持ち上がりはＮ+型埋込み
層４、５、Ｐ+型埋込み層６、７、８、Ｎ型埋込み層２
の順に大きくなる。このため、ＩＩＬにおいてＰ+型埋
込み層８がＮ+型埋込み層５の上にはみだし、Ｐー型拡散
層１２と接続されてＩＩＬのベース領域が形成されるこ
とになる。次に例えばレジストをマスクにして燐を８０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入した
後、９５０゜C３０分程度の熱処理を行い、さらに１００
０゜C１４５分程度の熱処理を行い、ＩＩＬのコレクタ領
域となるＮ+型拡散層３１を形成する。次に、例えばレ
ジストをマスクにして異方性エッチングを行ない、縦型
ＮＰＮトランジスタのコレクタ引出し電極、及びＩＩＬ
のエミッタ引出し電極となる領域に、Ｎ+埋込み層４、
５に到達する幅１μｍ程度の溝部を形成した後、９００
゜C２０分の熱酸化を行ない、溝部内に５０ｎｍ程度の酸
化膜１０１を形成する。この時、ＩＩＬのベース領域と
なるＰー型拡散層１２およびＰ+型埋込み層８の側面が溝
部の側壁部の酸化膜１０１に接するように溝部を形成す
る。その後、溝の底面部の酸化膜を異方性エッチングに
よって除去し、溝部の側壁部にのみ酸化膜１０１を残
す。次にＮ型不純物、例えば燐を含む多結晶シリコン膜
を約２μｍ堆積し、エッチバックあるいはポリッシング
を行なって溝部以外の多結晶シリコン膜を除去し、縦型
ＮＰＮトランジスタのコレクタ引出し電極となるＮ+型
多結晶シリコン膜１０２、およびＩＩＬのエミッタ引出
し電極となるＮ+型多結晶シリコン膜１０３を形成する
（図７）。この場合、ノンドープの多結晶シリコン膜を
堆積した後、イオン注入法あるいは気相拡散法を用いて
Ｎ型不純物を多結晶シリコン膜中に導入してもよい。次
に例えばレジストをマスクにしてボロンを３０ｋｅＶ、
２×１０13／ｃｍ2の条件でイオン注入した後、９００゜
C３０分程度の熱処理を行い、縦型ＮＰＮトランジスタ
のベース領域となるＰ型拡散層１６、ＩＩＬのインジェ
クタ領域となるＰ型拡散層１７、ＩＩＬのベース領域の
一部となるＰ型拡散層１８、および素子分離領域の一部
となるＰ型拡散層１５を形成する。この時、インジェク
タ領域となるＰ型拡散層１７の側面がエミッタ引出し電
極となる溝部側壁の酸化膜１０１に接するように形成す
る。また、縦型ＮＰＮトランジスタのベ−ス領域となる
Ｐ型拡散層１６の側面がコレクタ引出し電極となる溝部
側壁の酸化膜１０１に接するように形成する。次に例え
ばレジストをマスクにして燐を８０ｋｅＶ、３.６×１
０13／ｃｍ2の条件でイオン注入し、縦型ＰＮＰトラン
ジスタのベース領域となるＮ型拡散層１９を形成する。
次に縦型ＰＮＰトランジスタのコレクタコンタクト、ベ
ースコンタクトおよびエミッタとなる領域上、縦型ＮＰ
Ｎトランジスタのコレクタコンタクト、ベースコンタク
トおよびエミッタとなる領域上、ＩＩＬのインジェクタ
コンタクト、コレクタコンタクト、ベースコンタクトお
よびエミッタコンタクトとなる領域上に多結晶シリコン
膜（ここでは図示していない）を形成した後、例えばレ
ジストをマスクにして縦型ＰＮＰトランジスタのベース
コンタクトとなる領域上、縦型ＮＰＮトランジスタのコ
レクタコンタクトおよびエミッタとなる領域上、ＩＩＬ
のコレクタコンタクトおよびエミッタコンタクトとなる
領域上の多結晶シリコン膜中に砒素を６０ｋｅＶ、１×
１０16／ｃｍ2の条件でイオン注入し、その後９５０゜C
６０分程度の熱処理を行って多結晶シリコン膜から砒素
を拡散し、縦型ＰＮＰトランジスタのベースコンタクト
領域となるＮ+型拡散層２５、縦型ＮＰＮトランジスタ
のコレクタコンタクト領域となるＮ+型拡散層１０４お
よびエミッタ領域となるＮ+型拡散層２１、ＩＩＬのコ
レクタコンタクト領域となるＮ+型拡散層２３およびエ
ミッタコンタクト領域となるＮ+型拡散層１０５を形成
する。次に、例えばレジストをマスクにして縦型ＮＰＮ
トランジスタのベースコンタクトとなる領域上、縦型Ｐ
ＮＰトランジスタのコレクタコンタクトおよびエミッタ
となる領域上、ＩＩＬのインジェクタコンタクトおよび
ベースコンタクトとなる領域上の多結晶シリコン膜中に
ボロンを３０ｋｅＶ、２×１０ 16／ｃｍ2の条件でイオ
ン注入し、その後９００゜C４５分程度の熱処理を行って
多結晶シリコン膜からボロンを拡散し、縦型ＮＰＮトラ
ンジスタのベースコンタクト領域となるＰ+型拡散層２
８、縦型ＰＮＰトランジスタのコレクタコンタクト領域
となるＰ+型拡散層２７およびエミッタ領域となるＰ+型
拡散層２６、ＩＩＬのインジェクタコンタクト領域とな
るＰ+型拡散層２９およびベースコンタクト領域となる
Ｐ+型拡散層３０を形成する（図８）。最後に例えばＡ
ｌ等を用いて電極配線を形成してこの半導体装置は完成
する。以上のように本実施例は、第１の実施例における
特徴に加えて、側壁部に酸化膜１０１が形成され、内部
にＮ+型多結晶シリコン膜１０３を充填された溝部をＩ
ＩＬのエミッタ引出し電極とし、ＩＩＬのインジェクタ
となるＰ型拡散層１７の側面、ベ−スとなるＰ型拡散層
１８の側面、Ｐー型拡散層１２の側面、及びＰ+型埋込み
層８の側面が、酸化膜１０１で囲まれるように形成して
いることを特徴としている。このため、第１の実施例に
おける利点に加えて、ＩＩＬのベースとエミッタ間の寄
生容量を大幅に低減でき、デバイスの動作速度の向上を
図ることができるという利点がある。また、ＩＩＬのエ
ミッタとインジェクタあるいはエミッタとベースの間
に、お互いが接しないようにするためのマージンを取る
必要がないために、デバイスのサイズを縮小でき、高密
度化を図ることができる。
えば比抵抗が１Ω・ｃｍ、厚さが２.５μｍ程度のＮー型
エピタキシャル層９を形成する。次に例えばレジストを
マスクにしてボロンを８０ｋｅＶ、２×１０12／ｃｍ2
の条件でイオン注入した後、１１００゜C１００分程度の
熱処理を行い、縦型ＰＮＰトランジスタのコレクタ領域
の一部となるＰー型拡散層１１、ＩＩＬのベース領域の
一部となるＰー型拡散層１２および素子分離領域の一部
で上部分離領域となるＰー型拡散層１０を形成する。こ
の場合、不純物の拡散係数が砒素、ボロン、燐の順に大
きくなるために、埋込み層の持ち上がりはＮ+型埋込み
層４、５、Ｐ+型埋込み層６、７、８、Ｎ型埋込み層２
の順に大きくなる。このため、ＩＩＬにおいてＰ+型埋
込み層８がＮ+型埋込み層５の上にはみだし、Ｐー型拡散
層１２と接続されてＩＩＬのベース領域が形成されるこ
とになる。次に例えばレジストをマスクにして燐を８０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入した
後、９５０゜C３０分程度の熱処理を行い、さらに１００
０゜C１４５分程度の熱処理を行い、ＩＩＬのコレクタ領
域となるＮ+型拡散層３１を形成する。次に、例えばレ
ジストをマスクにして異方性エッチングを行ない、縦型
ＮＰＮトランジスタのコレクタ引出し電極、及びＩＩＬ
のエミッタ引出し電極となる領域に、Ｎ+埋込み層４、
５に到達する幅１μｍ程度の溝部を形成した後、９００
゜C２０分の熱酸化を行ない、溝部内に５０ｎｍ程度の酸
化膜１０１を形成する。この時、ＩＩＬのベース領域と
なるＰー型拡散層１２およびＰ+型埋込み層８の側面が溝
部の側壁部の酸化膜１０１に接するように溝部を形成す
る。その後、溝の底面部の酸化膜を異方性エッチングに
よって除去し、溝部の側壁部にのみ酸化膜１０１を残
す。次にＮ型不純物、例えば燐を含む多結晶シリコン膜
を約２μｍ堆積し、エッチバックあるいはポリッシング
を行なって溝部以外の多結晶シリコン膜を除去し、縦型
ＮＰＮトランジスタのコレクタ引出し電極となるＮ+型
多結晶シリコン膜１０２、およびＩＩＬのエミッタ引出
し電極となるＮ+型多結晶シリコン膜１０３を形成する
（図７）。この場合、ノンドープの多結晶シリコン膜を
堆積した後、イオン注入法あるいは気相拡散法を用いて
Ｎ型不純物を多結晶シリコン膜中に導入してもよい。次
に例えばレジストをマスクにしてボロンを３０ｋｅＶ、
２×１０13／ｃｍ2の条件でイオン注入した後、９００゜
C３０分程度の熱処理を行い、縦型ＮＰＮトランジスタ
のベース領域となるＰ型拡散層１６、ＩＩＬのインジェ
クタ領域となるＰ型拡散層１７、ＩＩＬのベース領域の
一部となるＰ型拡散層１８、および素子分離領域の一部
となるＰ型拡散層１５を形成する。この時、インジェク
タ領域となるＰ型拡散層１７の側面がエミッタ引出し電
極となる溝部側壁の酸化膜１０１に接するように形成す
る。また、縦型ＮＰＮトランジスタのベ−ス領域となる
Ｐ型拡散層１６の側面がコレクタ引出し電極となる溝部
側壁の酸化膜１０１に接するように形成する。次に例え
ばレジストをマスクにして燐を８０ｋｅＶ、３.６×１
０13／ｃｍ2の条件でイオン注入し、縦型ＰＮＰトラン
ジスタのベース領域となるＮ型拡散層１９を形成する。
次に縦型ＰＮＰトランジスタのコレクタコンタクト、ベ
ースコンタクトおよびエミッタとなる領域上、縦型ＮＰ
Ｎトランジスタのコレクタコンタクト、ベースコンタク
トおよびエミッタとなる領域上、ＩＩＬのインジェクタ
コンタクト、コレクタコンタクト、ベースコンタクトお
よびエミッタコンタクトとなる領域上に多結晶シリコン
膜（ここでは図示していない）を形成した後、例えばレ
ジストをマスクにして縦型ＰＮＰトランジスタのベース
コンタクトとなる領域上、縦型ＮＰＮトランジスタのコ
レクタコンタクトおよびエミッタとなる領域上、ＩＩＬ
のコレクタコンタクトおよびエミッタコンタクトとなる
領域上の多結晶シリコン膜中に砒素を６０ｋｅＶ、１×
１０16／ｃｍ2の条件でイオン注入し、その後９５０゜C
６０分程度の熱処理を行って多結晶シリコン膜から砒素
を拡散し、縦型ＰＮＰトランジスタのベースコンタクト
領域となるＮ+型拡散層２５、縦型ＮＰＮトランジスタ
のコレクタコンタクト領域となるＮ+型拡散層１０４お
よびエミッタ領域となるＮ+型拡散層２１、ＩＩＬのコ
レクタコンタクト領域となるＮ+型拡散層２３およびエ
ミッタコンタクト領域となるＮ+型拡散層１０５を形成
する。次に、例えばレジストをマスクにして縦型ＮＰＮ
トランジスタのベースコンタクトとなる領域上、縦型Ｐ
ＮＰトランジスタのコレクタコンタクトおよびエミッタ
となる領域上、ＩＩＬのインジェクタコンタクトおよび
ベースコンタクトとなる領域上の多結晶シリコン膜中に
ボロンを３０ｋｅＶ、２×１０ 16／ｃｍ2の条件でイオ
ン注入し、その後９００゜C４５分程度の熱処理を行って
多結晶シリコン膜からボロンを拡散し、縦型ＮＰＮトラ
ンジスタのベースコンタクト領域となるＰ+型拡散層２
８、縦型ＰＮＰトランジスタのコレクタコンタクト領域
となるＰ+型拡散層２７およびエミッタ領域となるＰ+型
拡散層２６、ＩＩＬのインジェクタコンタクト領域とな
るＰ+型拡散層２９およびベースコンタクト領域となる
Ｐ+型拡散層３０を形成する（図８）。最後に例えばＡ
ｌ等を用いて電極配線を形成してこの半導体装置は完成
する。以上のように本実施例は、第１の実施例における
特徴に加えて、側壁部に酸化膜１０１が形成され、内部
にＮ+型多結晶シリコン膜１０３を充填された溝部をＩ
ＩＬのエミッタ引出し電極とし、ＩＩＬのインジェクタ
となるＰ型拡散層１７の側面、ベ−スとなるＰ型拡散層
１８の側面、Ｐー型拡散層１２の側面、及びＰ+型埋込み
層８の側面が、酸化膜１０１で囲まれるように形成して
いることを特徴としている。このため、第１の実施例に
おける利点に加えて、ＩＩＬのベースとエミッタ間の寄
生容量を大幅に低減でき、デバイスの動作速度の向上を
図ることができるという利点がある。また、ＩＩＬのエ
ミッタとインジェクタあるいはエミッタとベースの間
に、お互いが接しないようにするためのマージンを取る
必要がないために、デバイスのサイズを縮小でき、高密
度化を図ることができる。
【００２３】（実施例３）（図９）〜（図１０）は本発
明の第３の実施例における半導体装置の製造工程断面図
を示すものである。同図において、図中の番号はすべて
第１の実施例の図中の番号に対応している。また、本実
施例は第１の実施例の（図１）までの製造工程が同一の
ため、省略する。
明の第３の実施例における半導体装置の製造工程断面図
を示すものである。同図において、図中の番号はすべて
第１の実施例の図中の番号に対応している。また、本実
施例は第１の実施例の（図１）までの製造工程が同一の
ため、省略する。
【００２４】（図１）の工程の後、半導体基板１上に例
えば比抵抗が１Ω・ｃｍ、厚さが２.５μｍ程度のＮー型
エピタキシャル層９を形成する。次に例えばレジストを
マスクにしてボロンを８０ｋｅＶ、２×１０12／ｃｍ2
の条件でイオン注入した後、１１００゜C１００分程度の
熱処理を行い、縦型ＰＮＰトランジスタのコレクタ領域
の一部となるＰー型拡散層１１、ＩＩＬのベース領域の
一部となるＰー型拡散層１２および素子分離領域の一部
で上部分離領域となるＰー型拡散層１０を形成する。こ
の場合、不純物の拡散係数が砒素、ボロン、燐の順に大
きくなるために、埋込み層の持ち上がりはＮ+型埋込み
層４、５、Ｐ+型埋込み層６、７、８、Ｎ型埋込み層２
の順に大きくなる。このため、ＩＩＬにおいてＰ+型埋
込み層８がＮ+型埋込み層５の上にはみだし、Ｐー型拡散
層１２と接続されてＩＩＬのベース領域が形成されるこ
とになる。次に例えばレジストをマスクにして燐を８０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入した
後、９５０゜C３０分程度の熱処理を行い、さらに１００
０゜C１４５分程度の熱処理を行い、縦型ＮＰＮトランジ
スタのコレクタウォール領域となるＮ+型拡散層１３、
ＩＩＬのエミッタ領域の一部となるＮ+型拡散層１４を
形成する。次に例えばレジストをマスクにしてボロンを
３０ｋｅＶ、２×１０13／ｃｍ2の条件でイオン注入し
た後、９００゜C３０分程度の熱処理を行い、縦型ＮＰＮ
トランジスタのベース領域となるＰ型拡散層１６、ＩＩ
Ｌのインジェクタ領域となるＰ型拡散層１７、ＩＩＬの
ベース領域の一部となるＰ型拡散層１８、および素子分
離領域の一部となるＰ型拡散層１５を形成する。次に、
例えばレジストをマスクにして異方性エッチングを行な
い、ＩＩＬのコレクタ引出し電極となる領域に、Ｐ+埋
込み層８にほぼ到達する幅１μｍ程度の溝部を形成した
後、９００゜C２０分の熱酸化を行ない、溝部内に５０ｎ
ｍ程度の酸化膜１０６を形成する。その後、溝の底面部
の酸化膜を異方性エッチングによって除去し、溝部の側
壁部にのみ酸化膜１０６を残す。次にＮ型不純物、例え
ば燐を含む多結晶シリコン膜を堆積し、エッチバックあ
るいはポリッシングを行なって溝部以外の多結晶シリコ
ン膜を除去し、ＩＩＬのコレクタ引出し電極となる溝部
にＮ+型多結晶シリコン膜１０７を形成する（図９）。
この場合、ノンドープの多結晶シリコン膜を堆積した
後、イオン注入法あるいは気相拡散法を用いてＮ型不純
物を多結晶シリコン膜中に導入してもよい。また、ＩＩ
Ｌのコレクタ引出し電極を形成した後に、縦型ＮＰＮト
ランジスタのベース領域となるＰ型拡散層１６、ＩＩＬ
のインジェクタ領域となるＰ型拡散層１７、ＩＩＬのベ
ース領域の一部となるＰ型拡散層１８、および素子分離
領域の一部となるＰ型拡散層１５を形成してもよい。次
に例えばレジストをマスクにして燐を８０ｋｅＶ、３.
６×１０13／ｃｍ2の条件でイオン注入し、縦型ＰＮＰ
トランジスタのベース領域となるＮ型拡散層１９を形成
する。次に縦型ＰＮＰトランジスタのコレクタコンタク
ト、ベースコンタクトおよびエミッタとなる領域上、縦
型ＮＰＮトランジスタのコレクタコンタクト、ベースコ
ンタクトおよびエミッタとなる領域上、ＩＩＬのインジ
ェクタコンタクト、コレクタコンタクト、ベースコンタ
クトおよびエミッタコンタクトとなる領域上に多結晶シ
リコン膜（ここでは図示していない）を形成した後、例
えばレジストをマスクにして縦型ＰＮＰトランジスタの
ベースコンタクトとなる領域上、縦型ＮＰＮトランジス
タのコレクタコンタクトおよびエミッタとなる領域上、
ＩＩＬのコレクタコンタクトおよびエミッタコンタクト
となる領域上の多結晶シリコン膜中に砒素を６０ｋｅ
Ｖ、１×１０16／ｃｍ2の条件でイオン注入し、その後
９５０゜C６０分程度の熱処理を行って多結晶シリコン膜
から砒素を拡散し、縦型ＰＮＰトランジスタのベースコ
ンタクト領域となるＮ+型拡散層２５、縦型ＮＰＮトラ
ンジスタのコレクタコンタクト領域となるＮ+型拡散層
２２およびエミッタ領域となるＮ+型拡散層２１、ＩＩ
Ｌのコレクタコンタクト領域およびエミッタコンタクト
領域となるＮ+型拡散層１０８、２４を形成する。この
時、同時にＮ+型多結晶シリコン膜１０７から燐が拡散
され、コレクタ引出し電極となる溝部の底部に、Ｐ+埋
込み層８に接するようにＮ+型拡散層１０９が形成され
る。次に、例えばレジストをマスクにして縦型ＮＰＮト
ランジスタのベースコンタクトとなる領域上、縦型ＰＮ
Ｐトランジスタのコレクタコンタクトおよびエミッタと
なる領域上、ＩＩＬのインジェクタコンタクトおよびベ
ースコンタクトとなる領域上の多結晶シリコン膜中にボ
ロンを３０ｋｅＶ、２×１０16／ｃｍ2の条件でイオン
注入し、その後９００゜C４５分程度の熱処理を行って多
結晶シリコン膜からボロンを拡散し、縦型ＮＰＮトラン
ジスタのベースコンタクト領域となるＰ+型拡散層２
８、縦型ＰＮＰトランジスタのコレクタコンタクト領域
となるＰ+型拡散層２７およびエミッタ領域となるＰ+型
拡散層２６、ＩＩＬのインジェクタコンタクト領域とな
るＰ+型拡散層２９およびベースコンタクト領域となる
Ｐ+型拡散層３０を形成する（図１０）。最後に例えば
Ａｌ等を用いて電極配線を形成してこの半導体装置は完
成する。
えば比抵抗が１Ω・ｃｍ、厚さが２.５μｍ程度のＮー型
エピタキシャル層９を形成する。次に例えばレジストを
マスクにしてボロンを８０ｋｅＶ、２×１０12／ｃｍ2
の条件でイオン注入した後、１１００゜C１００分程度の
熱処理を行い、縦型ＰＮＰトランジスタのコレクタ領域
の一部となるＰー型拡散層１１、ＩＩＬのベース領域の
一部となるＰー型拡散層１２および素子分離領域の一部
で上部分離領域となるＰー型拡散層１０を形成する。こ
の場合、不純物の拡散係数が砒素、ボロン、燐の順に大
きくなるために、埋込み層の持ち上がりはＮ+型埋込み
層４、５、Ｐ+型埋込み層６、７、８、Ｎ型埋込み層２
の順に大きくなる。このため、ＩＩＬにおいてＰ+型埋
込み層８がＮ+型埋込み層５の上にはみだし、Ｐー型拡散
層１２と接続されてＩＩＬのベース領域が形成されるこ
とになる。次に例えばレジストをマスクにして燐を８０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入した
後、９５０゜C３０分程度の熱処理を行い、さらに１００
０゜C１４５分程度の熱処理を行い、縦型ＮＰＮトランジ
スタのコレクタウォール領域となるＮ+型拡散層１３、
ＩＩＬのエミッタ領域の一部となるＮ+型拡散層１４を
形成する。次に例えばレジストをマスクにしてボロンを
３０ｋｅＶ、２×１０13／ｃｍ2の条件でイオン注入し
た後、９００゜C３０分程度の熱処理を行い、縦型ＮＰＮ
トランジスタのベース領域となるＰ型拡散層１６、ＩＩ
Ｌのインジェクタ領域となるＰ型拡散層１７、ＩＩＬの
ベース領域の一部となるＰ型拡散層１８、および素子分
離領域の一部となるＰ型拡散層１５を形成する。次に、
例えばレジストをマスクにして異方性エッチングを行な
い、ＩＩＬのコレクタ引出し電極となる領域に、Ｐ+埋
込み層８にほぼ到達する幅１μｍ程度の溝部を形成した
後、９００゜C２０分の熱酸化を行ない、溝部内に５０ｎ
ｍ程度の酸化膜１０６を形成する。その後、溝の底面部
の酸化膜を異方性エッチングによって除去し、溝部の側
壁部にのみ酸化膜１０６を残す。次にＮ型不純物、例え
ば燐を含む多結晶シリコン膜を堆積し、エッチバックあ
るいはポリッシングを行なって溝部以外の多結晶シリコ
ン膜を除去し、ＩＩＬのコレクタ引出し電極となる溝部
にＮ+型多結晶シリコン膜１０７を形成する（図９）。
この場合、ノンドープの多結晶シリコン膜を堆積した
後、イオン注入法あるいは気相拡散法を用いてＮ型不純
物を多結晶シリコン膜中に導入してもよい。また、ＩＩ
Ｌのコレクタ引出し電極を形成した後に、縦型ＮＰＮト
ランジスタのベース領域となるＰ型拡散層１６、ＩＩＬ
のインジェクタ領域となるＰ型拡散層１７、ＩＩＬのベ
ース領域の一部となるＰ型拡散層１８、および素子分離
領域の一部となるＰ型拡散層１５を形成してもよい。次
に例えばレジストをマスクにして燐を８０ｋｅＶ、３.
６×１０13／ｃｍ2の条件でイオン注入し、縦型ＰＮＰ
トランジスタのベース領域となるＮ型拡散層１９を形成
する。次に縦型ＰＮＰトランジスタのコレクタコンタク
ト、ベースコンタクトおよびエミッタとなる領域上、縦
型ＮＰＮトランジスタのコレクタコンタクト、ベースコ
ンタクトおよびエミッタとなる領域上、ＩＩＬのインジ
ェクタコンタクト、コレクタコンタクト、ベースコンタ
クトおよびエミッタコンタクトとなる領域上に多結晶シ
リコン膜（ここでは図示していない）を形成した後、例
えばレジストをマスクにして縦型ＰＮＰトランジスタの
ベースコンタクトとなる領域上、縦型ＮＰＮトランジス
タのコレクタコンタクトおよびエミッタとなる領域上、
ＩＩＬのコレクタコンタクトおよびエミッタコンタクト
となる領域上の多結晶シリコン膜中に砒素を６０ｋｅ
Ｖ、１×１０16／ｃｍ2の条件でイオン注入し、その後
９５０゜C６０分程度の熱処理を行って多結晶シリコン膜
から砒素を拡散し、縦型ＰＮＰトランジスタのベースコ
ンタクト領域となるＮ+型拡散層２５、縦型ＮＰＮトラ
ンジスタのコレクタコンタクト領域となるＮ+型拡散層
２２およびエミッタ領域となるＮ+型拡散層２１、ＩＩ
Ｌのコレクタコンタクト領域およびエミッタコンタクト
領域となるＮ+型拡散層１０８、２４を形成する。この
時、同時にＮ+型多結晶シリコン膜１０７から燐が拡散
され、コレクタ引出し電極となる溝部の底部に、Ｐ+埋
込み層８に接するようにＮ+型拡散層１０９が形成され
る。次に、例えばレジストをマスクにして縦型ＮＰＮト
ランジスタのベースコンタクトとなる領域上、縦型ＰＮ
Ｐトランジスタのコレクタコンタクトおよびエミッタと
なる領域上、ＩＩＬのインジェクタコンタクトおよびベ
ースコンタクトとなる領域上の多結晶シリコン膜中にボ
ロンを３０ｋｅＶ、２×１０16／ｃｍ2の条件でイオン
注入し、その後９００゜C４５分程度の熱処理を行って多
結晶シリコン膜からボロンを拡散し、縦型ＮＰＮトラン
ジスタのベースコンタクト領域となるＰ+型拡散層２
８、縦型ＰＮＰトランジスタのコレクタコンタクト領域
となるＰ+型拡散層２７およびエミッタ領域となるＰ+型
拡散層２６、ＩＩＬのインジェクタコンタクト領域とな
るＰ+型拡散層２９およびベースコンタクト領域となる
Ｐ+型拡散層３０を形成する（図１０）。最後に例えば
Ａｌ等を用いて電極配線を形成してこの半導体装置は完
成する。
【００２５】以上のように本実施例は、第１の実施例に
おける特徴に加えて、側壁部に酸化膜１０６が形成さ
れ、内部にＮ+型多結晶シリコン膜１０７が充填された
溝部をＩＩＬのコレクタ引出し電極としていることを特
徴としている。このため、第１の実施例における利点に
加えて、ＩＩＬのベースとコレクタ間の寄生容量を大幅
に低減でき、デバイスの動作速度の向上を図ることがで
きるという利点がある。また、コレクタ引出し電極とな
る溝部の側面に酸化膜１０７が形成されていることによ
り、燐が横方向に拡散することがないのでＩＩＬの複数
のコレクタとコレクタの間を最小ルールまで近ずけても
耐圧が低下することがなく、デバイスのサイズを縮小で
き、高密度化を図ることができる。
おける特徴に加えて、側壁部に酸化膜１０６が形成さ
れ、内部にＮ+型多結晶シリコン膜１０７が充填された
溝部をＩＩＬのコレクタ引出し電極としていることを特
徴としている。このため、第１の実施例における利点に
加えて、ＩＩＬのベースとコレクタ間の寄生容量を大幅
に低減でき、デバイスの動作速度の向上を図ることがで
きるという利点がある。また、コレクタ引出し電極とな
る溝部の側面に酸化膜１０７が形成されていることによ
り、燐が横方向に拡散することがないのでＩＩＬの複数
のコレクタとコレクタの間を最小ルールまで近ずけても
耐圧が低下することがなく、デバイスのサイズを縮小で
き、高密度化を図ることができる。
【００２６】
【発明の効果】以上のように本発明は、縦型ＰＮＰトラ
ンジスタのコレクタ埋込み層となる高濃度のＰ+型埋込
み層の形成と同時にＩＩＬのベース領域となるＰ+型埋
込み層を形成し、このＰ+型埋込み層よりも高濃度のＮ+
型埋込み層でＩＩＬのエミッタ領域を形成することによ
り、ＩＩＬのベース濃度よりもそれに接するエミッタ濃
度が高くできるために、エミッタ注入効率が高くなり、
電流増幅率を大幅に向上させることができる。また、デ
バイスの高速化、高密度化を図るためにエピタキシャル
層の厚さを薄くした場合でも、ＩＩＬのベース濃度を高
くすることができるため、ＩＩＬのコレクタ・エミッタ
間がパンチスルー状態になることを防ぎ、耐圧を高くす
ることができる。さらに、ＩＩＬのベース領域の一部と
なるＰー型拡散層の濃度を高くすることなく、言い替え
れば、同時に形成される縦型ＰＮＰトランジスタのコレ
クタ領域の一部となるＰー型拡散層の濃度を高くするこ
となく、ＩＩＬのベース濃度を高くすることができるた
めに、縦型ＰＮＰトランジスタのアーリー電圧を低下さ
せることなく、ＩＩＬのコレクタ・エミッタ間耐圧を高
くすることができる。さらに、ＩＩＬのベース領域とな
るＰ+型埋込み層が、エミッタからコレクタに向かって
低くなるように傾斜した不純物濃度プロファイルとなっ
ていることにより、この濃度勾配により形成された電界
によってベース領域中のキャリヤが加速されるために、
ＩＩＬの動作スピードを向上することができる。さら
に、縦型ＮＰＮトランジスタのコレクタウォールの形成
と同時にＩＩＬのコレクタ領域を形成し、このコレクタ
領域がＩＩＬのベース領域となるＰ+型埋込み層と接す
るように形成しているために、ＩＩＬのベース幅を狭く
することでき、ＩＩＬの高速化を図ることができ、従来
と同じ工程数で高速、高密度、高耐圧のＩＩＬ、縦型Ｐ
ＮＰトランジスタ、縦型ＮＰＮトランジスタを一体化し
た半導体装置を提供することができる。
ンジスタのコレクタ埋込み層となる高濃度のＰ+型埋込
み層の形成と同時にＩＩＬのベース領域となるＰ+型埋
込み層を形成し、このＰ+型埋込み層よりも高濃度のＮ+
型埋込み層でＩＩＬのエミッタ領域を形成することによ
り、ＩＩＬのベース濃度よりもそれに接するエミッタ濃
度が高くできるために、エミッタ注入効率が高くなり、
電流増幅率を大幅に向上させることができる。また、デ
バイスの高速化、高密度化を図るためにエピタキシャル
層の厚さを薄くした場合でも、ＩＩＬのベース濃度を高
くすることができるため、ＩＩＬのコレクタ・エミッタ
間がパンチスルー状態になることを防ぎ、耐圧を高くす
ることができる。さらに、ＩＩＬのベース領域の一部と
なるＰー型拡散層の濃度を高くすることなく、言い替え
れば、同時に形成される縦型ＰＮＰトランジスタのコレ
クタ領域の一部となるＰー型拡散層の濃度を高くするこ
となく、ＩＩＬのベース濃度を高くすることができるた
めに、縦型ＰＮＰトランジスタのアーリー電圧を低下さ
せることなく、ＩＩＬのコレクタ・エミッタ間耐圧を高
くすることができる。さらに、ＩＩＬのベース領域とな
るＰ+型埋込み層が、エミッタからコレクタに向かって
低くなるように傾斜した不純物濃度プロファイルとなっ
ていることにより、この濃度勾配により形成された電界
によってベース領域中のキャリヤが加速されるために、
ＩＩＬの動作スピードを向上することができる。さら
に、縦型ＮＰＮトランジスタのコレクタウォールの形成
と同時にＩＩＬのコレクタ領域を形成し、このコレクタ
領域がＩＩＬのベース領域となるＰ+型埋込み層と接す
るように形成しているために、ＩＩＬのベース幅を狭く
することでき、ＩＩＬの高速化を図ることができ、従来
と同じ工程数で高速、高密度、高耐圧のＩＩＬ、縦型Ｐ
ＮＰトランジスタ、縦型ＮＰＮトランジスタを一体化し
た半導体装置を提供することができる。
【００２７】さらに加えて、第２の実施例によれば、側
壁部に酸化膜１０１が形成され、内部にＮ+型多結晶シ
リコン膜１０３を充填された溝部をＩＩＬのエミッタ引
出し電極とし、ＩＩＬのインジェクタとなるＰ型拡散層
１７の側面、ベ−スとなるＰ型拡散層１８の側面、Ｐー
型拡散層１２の側面、及びＰ+型埋込み層８の側面が、
酸化膜１０１で囲まれるように形成していることによ
り、ＩＩＬのベースとエミッタ間の寄生容量を大幅に低
減でき、デバイスの動作速度の向上を図ることができ
る。また、ＩＩＬのエミッタとインジェクタあるいはエ
ミッタとベースの間に、お互いが接しないようにするた
めのマージンを取る必要がないために、デバイスのサイ
ズを縮小でき、高密度化を図ることができ、高速、高密
度、高耐圧のＩＩＬ、縦型ＰＮＰトランジスタ、縦型Ｎ
ＰＮトランジスタを一体化した半導体装置を提供するこ
とができる。
壁部に酸化膜１０１が形成され、内部にＮ+型多結晶シ
リコン膜１０３を充填された溝部をＩＩＬのエミッタ引
出し電極とし、ＩＩＬのインジェクタとなるＰ型拡散層
１７の側面、ベ−スとなるＰ型拡散層１８の側面、Ｐー
型拡散層１２の側面、及びＰ+型埋込み層８の側面が、
酸化膜１０１で囲まれるように形成していることによ
り、ＩＩＬのベースとエミッタ間の寄生容量を大幅に低
減でき、デバイスの動作速度の向上を図ることができ
る。また、ＩＩＬのエミッタとインジェクタあるいはエ
ミッタとベースの間に、お互いが接しないようにするた
めのマージンを取る必要がないために、デバイスのサイ
ズを縮小でき、高密度化を図ることができ、高速、高密
度、高耐圧のＩＩＬ、縦型ＰＮＰトランジスタ、縦型Ｎ
ＰＮトランジスタを一体化した半導体装置を提供するこ
とができる。
【００２８】さらに加えて、第３の実施例によれば、側
壁部に酸化膜１０６が形成され、内部にＮ+型多結晶シ
リコン膜１０７が充填された溝部をＩＩＬのコレクタ引
出し電極としていることにより、ＩＩＬのベースとコレ
クタ間の寄生容量を大幅に低減でき、デバイスの動作速
度の向上を図ることができる。また、コレクタ引出し電
極となる溝部の側面に酸化膜１０７が形成されているこ
とにより、燐が横方向に拡散することがないのでＩＩＬ
の複数のコレクタとコレクタの間を最小ルールまで近ず
けても耐圧が低下することがなく、デバイスのサイズを
縮小でき、高密度化を図ることができ、高速、高密度、
高耐圧のＩＩＬ、縦型ＰＮＰトランジスタ、縦型ＮＰＮ
トランジスタを一体化した半導体装置を提供することが
できる。
壁部に酸化膜１０６が形成され、内部にＮ+型多結晶シ
リコン膜１０７が充填された溝部をＩＩＬのコレクタ引
出し電極としていることにより、ＩＩＬのベースとコレ
クタ間の寄生容量を大幅に低減でき、デバイスの動作速
度の向上を図ることができる。また、コレクタ引出し電
極となる溝部の側面に酸化膜１０７が形成されているこ
とにより、燐が横方向に拡散することがないのでＩＩＬ
の複数のコレクタとコレクタの間を最小ルールまで近ず
けても耐圧が低下することがなく、デバイスのサイズを
縮小でき、高密度化を図ることができ、高速、高密度、
高耐圧のＩＩＬ、縦型ＰＮＰトランジスタ、縦型ＮＰＮ
トランジスタを一体化した半導体装置を提供することが
できる。
【図１】本発明の一実施例における第１の製造工程断面
図
図
【図２】本発明の一実施例における第２の製造工程断面
図
図
【図３】本発明の一実施例における第３の製造工程断面
図
図
【図４】本発明の一実施例におけるＩＩＬのコレクタ直
下の不純物分布の概念図
下の不純物分布の概念図
【図５】本発明の一実施例におけるＩＩＬの電流増幅率
およびコレクタ・エミッタ間耐圧を示すグラフ
およびコレクタ・エミッタ間耐圧を示すグラフ
【図６】本発明の一実施例におけるＩＩＬのゲート遅延
時間のゲート電流依存性を示すグラフ
時間のゲート電流依存性を示すグラフ
【図７】本発明の二実施例における第１の製造工程断面
図
図
【図８】本発明の二実施例における第２の製造工程断面
図
図
【図９】本発明の三実施例における第１の製造工程断面
図
図
【図１０】本発明の三実施例における第２の製造工程断
面図
面図
【図１１】従来の半導体装置の断面構造図
【図１２】従来の半導体装置の断面構造図
１ Ｐ型半導体基板 ２ Ｎ型埋込み層（縦型ＰＮＰトランジスタのコレクタ
と基板間の分離領域） ３ Ｎ型埋込み層（ＩＩＬのコレクタおよびエミッタ領
域の一部） ４ Ｎ+型埋込み層（縦型ＮＰＮトランジスタのコレク
タ埋込み層） ５ Ｎ+型埋込み層（ＩＩＬのエミッタ領域の一部） ６ Ｐ+型埋込み層（素子分離領域の一部となる下部分
離領域） ７ Ｐ+型埋込み層（縦型ＰＮＰトランジスタのコレク
タ埋込み層） ８ Ｐ+型埋込み層（ＩＩＬのベース領域の一部） ９ Ｎー型エピタキシャル層 １０ Ｐー型拡散層（素子分離領域の一部となる上部分
離領域） １１ Ｐー型拡散層（縦型ＰＮＰトランジスタのコレク
タ領域の一部） １２ Ｐー型拡散層（ＩＩＬのベース領域の一部） １３ Ｎ+型拡散層（縦型ＮＰＮトランジスタのコレク
タウォール領域） １４ Ｎ+型拡散層（ＩＩＬのエミッタ領域の一部） １５ Ｐ型拡散層（素子分離領域の一部） １６ Ｐ型拡散層（縦型ＮＰＮトランジスタのベース領
域） １７ Ｐ型拡散層（ＩＩＬのインジェクタ領域） １８ Ｐ型拡散層（ＩＩＬのベース領域の一部） １９ Ｎ型拡散層（縦型ＰＮＰトランジスタのベース領
域） ２０ Ｎ型拡散層（ＩＩＬのコレクタ領域） ２１ Ｎ+型拡散層（縦型ＮＰＮトランジスタのエミッ
タ領域） ２２ Ｎ+型拡散層（縦型ＮＰＮトランジスタのコレク
タコンタクト領域） ２３ Ｎ+型拡散層（ＩＩＬのコレクタコンタクト領
域） ２４ Ｎ+型拡散層（ＩＩＬのエミッタコンタクト領
域） ２５ Ｎ+型拡散層（縦型ＰＮＰトランジスタのベース
コンタクト領域） ２６ Ｐ+型拡散層（縦型ＰＮＰトランジスタのエミッ
タ領域） ２７ Ｐ+型拡散層（縦型ＰＮＰトランジスタのコレク
タコンタクト領域） ２８ Ｐ+型拡散層（縦型ＮＰＮトランジスタのベース
コンタクト領域） ２９ Ｐ+型拡散層（ＩＩＬのインジェクタコンタクト
領域） ３０ Ｐ+型拡散層（ＩＩＬのベースコンタクト領域） ３１ Ｎ+型拡散層（ＩＩＬのコレクタ領域） １０１ 酸化膜 １０２ Ｎ+型多結晶シリコン膜（縦型ＮＰＮトランジ
スタのコレクタ引出し電極） １０３ Ｎ+型多結晶シリコン膜（ＩＩＬのエミッタ引
出し電極） １０４ Ｎ+型拡散層（縦型ＮＰＮトランジスタのコレ
クタコンタクト領域） １０５ Ｎ+型拡散層（ＩＩＬのエミッタコンタクト領
域） １０６ 酸化膜 １０７ Ｎ+型多結晶シリコン膜（ＩＩＬコレクタ引出
し電極） １０８ Ｎ+型拡散層（ＩＩＬのコレクタコンタクト領
域） １０９ Ｎ+型拡散層
と基板間の分離領域） ３ Ｎ型埋込み層（ＩＩＬのコレクタおよびエミッタ領
域の一部） ４ Ｎ+型埋込み層（縦型ＮＰＮトランジスタのコレク
タ埋込み層） ５ Ｎ+型埋込み層（ＩＩＬのエミッタ領域の一部） ６ Ｐ+型埋込み層（素子分離領域の一部となる下部分
離領域） ７ Ｐ+型埋込み層（縦型ＰＮＰトランジスタのコレク
タ埋込み層） ８ Ｐ+型埋込み層（ＩＩＬのベース領域の一部） ９ Ｎー型エピタキシャル層 １０ Ｐー型拡散層（素子分離領域の一部となる上部分
離領域） １１ Ｐー型拡散層（縦型ＰＮＰトランジスタのコレク
タ領域の一部） １２ Ｐー型拡散層（ＩＩＬのベース領域の一部） １３ Ｎ+型拡散層（縦型ＮＰＮトランジスタのコレク
タウォール領域） １４ Ｎ+型拡散層（ＩＩＬのエミッタ領域の一部） １５ Ｐ型拡散層（素子分離領域の一部） １６ Ｐ型拡散層（縦型ＮＰＮトランジスタのベース領
域） １７ Ｐ型拡散層（ＩＩＬのインジェクタ領域） １８ Ｐ型拡散層（ＩＩＬのベース領域の一部） １９ Ｎ型拡散層（縦型ＰＮＰトランジスタのベース領
域） ２０ Ｎ型拡散層（ＩＩＬのコレクタ領域） ２１ Ｎ+型拡散層（縦型ＮＰＮトランジスタのエミッ
タ領域） ２２ Ｎ+型拡散層（縦型ＮＰＮトランジスタのコレク
タコンタクト領域） ２３ Ｎ+型拡散層（ＩＩＬのコレクタコンタクト領
域） ２４ Ｎ+型拡散層（ＩＩＬのエミッタコンタクト領
域） ２５ Ｎ+型拡散層（縦型ＰＮＰトランジスタのベース
コンタクト領域） ２６ Ｐ+型拡散層（縦型ＰＮＰトランジスタのエミッ
タ領域） ２７ Ｐ+型拡散層（縦型ＰＮＰトランジスタのコレク
タコンタクト領域） ２８ Ｐ+型拡散層（縦型ＮＰＮトランジスタのベース
コンタクト領域） ２９ Ｐ+型拡散層（ＩＩＬのインジェクタコンタクト
領域） ３０ Ｐ+型拡散層（ＩＩＬのベースコンタクト領域） ３１ Ｎ+型拡散層（ＩＩＬのコレクタ領域） １０１ 酸化膜 １０２ Ｎ+型多結晶シリコン膜（縦型ＮＰＮトランジ
スタのコレクタ引出し電極） １０３ Ｎ+型多結晶シリコン膜（ＩＩＬのエミッタ引
出し電極） １０４ Ｎ+型拡散層（縦型ＮＰＮトランジスタのコレ
クタコンタクト領域） １０５ Ｎ+型拡散層（ＩＩＬのエミッタコンタクト領
域） １０６ 酸化膜 １０７ Ｎ+型多結晶シリコン膜（ＩＩＬコレクタ引出
し電極） １０８ Ｎ+型拡散層（ＩＩＬのコレクタコンタクト領
域） １０９ Ｎ+型拡散層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中谷 昌弘 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭63−128742（ＪＰ，Ａ)
Claims (9)
- 【請求項１】一導電型の半導体基板に形成された逆導電
型の第１埋込み層と、前記第１埋込み層に形成され、第
１埋込み層よりも低濃度の一導電型の第２埋込み層と、
前記第１、第２埋込み層を含む前記半導体基板上に形成
された逆導電型の半導体層と、前記半導体層に形成さ
れ、前記第２埋込み層に接する一導電型の第１拡散層
と、前記第１拡散層に単数個あるいは複数個形成され、
前記第２埋込み層に接する逆導電型の第２拡散層と、前
記第１拡散層に対して横方向に離間した位置に形成され
た一導電型の第３拡散層とを少なくとも具備し、前記第
１埋込み層をＩＩＬのエミッタとし、前記第２埋込み層
と前記第１拡散層をＩＩＬのベースとし、前記第２拡散
層をＩＩＬのコレクタとし、前記第３拡散層をＩＩＬの
インジェクタとし、コレクタ直下のベースの不純物濃度
がエミッタの不純物濃度よりも低く、しかもベースの不
純物濃度がエミッタからコレクタに向かって単調に減少
していることを特徴とする半導体装置。 - 【請求項２】一導電型の半導体基板に形成された逆導電
型の第１埋込み層と、前記第１埋込み層に形成され、第
１埋込み層よりも低濃度の一導電型の第２埋込み層と、
前記第１、第２埋込み層を含む前記半導体基板上に形成
された逆導電型の第１半導体層と、前記第１半導体層に
形成され、前記第２埋込み層に接する一導電型の第１拡
散層と、前記第１拡散層に単数個あるいは複数個形成さ
れ、前記第２埋込み層に接する逆導電型の第２拡散層
と、前記第１拡散層に対して横方向に離間した位置に形
成された一導電型の第３拡散層と、前記第１半導体層に
形成され、前記第１拡散層と前記第３拡散層の側面のう
ち対向する側面を除く他の側面を囲むように形成された
溝部と、前記溝部の側壁に形成された絶縁膜と、前記溝
部内に充填され、前記溝部の底面で前記第１埋込み層に
接続された逆導電形の第２半導体層とを少なくとも具備
し、前記第１埋込み層をＩＩＬのエミッタとし、前記第
２埋込み層と前記第１拡散層をＩＩＬのベースとし、前
記第２拡散層をＩＩＬのコレクタとし、前記第３拡散層
をＩＩＬのインジェクタとし、前記第２半導体層をＩＩ
Ｌのエミッタ引出し電極とし、コレクタ直下のベースの
不純物濃度がエミッタの不純物濃度よりも低く、しかも
ベースの不純物濃度がエミッタからコレクタに向かって
単調に減少していることを特徴とする半導体装置。 - 【請求項３】一導電型の半導体基板に形成された逆導電
型の第１埋込み層と、前記第１埋込み層に形成され、第
１埋込み層よりも低濃度の一導電型の第２埋込み層と、
前記第１、第２埋込み層を含む前記半導体基板上に形成
された逆導電型の第１半導体層と、前記第１半導体層に
形成され、前記第２埋込み層に接する一導電型の第１拡
散層と、前記第１拡散層に単数個あるいは複数個形成さ
れ、側壁に絶縁膜を有し、内部に逆導電型の第２半導体
層が充填された溝部と、前記溝部の直下の前記第２埋込
み層に接し、前記溝部の底面において前記第２半導体層
に接続されてなる逆導電型の第２拡散層と、前記第１拡
散層に対して横方向に離間した位置に形成された一導電
型の第３拡散層とを少なくとも具備し、前記第１埋込み
層をＩＩＬのエミッタとし、前記第２埋込み層と前記第
１拡散層をＩＩＬのベースとし、前記第２拡散層をＩＩ
Ｌのコレクタとし、前記第３拡散層をＩＩＬのインジェ
クタとし、前記第２半導体層をＩＩＬのコレクタ引出し
電極とし、コレクタ直下のベースの不純物濃度がエミッ
タの不純物濃度よりも低く、しかもベースの不純物濃度
がエミッタからコレクタに向かって単調に減少している
ことを特徴とする半導体装置。 - 【請求項４】一導電型の半導体基板に逆導電型の第１埋
込み層を形成する工程と、前記第１埋込み層に一導電型
の第２埋込み層を形成する工程と、前記第１、第２埋込
み層を含む前記半導体基板上に逆導電型の半導体層を形
成する工程と、前記半導体層に前記第２埋込み層に接す
る一導電型の第１拡散層を形成する工程と、前記第１拡
散層に単数個あるいは複数個の逆導電型の第２拡散層を
形成する工程と、前記第１拡散層に対して横方向に離間
した位置に一導電形の第３拡散層を形成する工程とを少
なくとも有し、前記第１埋込み層をＩＩＬのエミッタと
し、前記第２埋込み層と前記第１拡散層をＩＩＬのベー
スとし、前記第２拡散層をＩＩＬのコレクタとし、前記
第３拡散層をＩＩＬのインジェクタとし、前記第２埋込
み層に接するように前記第２拡散層を形成し、コレクタ
直下のベースの不純物濃度がエミッタの不純物濃度より
も低く、しかもベースの不純物濃度がエミッタからコレ
クタに向かって単調に減少するようにしていることを特
徴とする半導体装置の製造方法。 - 【請求項５】第１埋込み層の形成と同時に縦型ＮＰＮト
ランジスタにおけるコレクタ埋込み層を形成し、第２埋
込み層の形成と同時に素子分離領域における下部分離領
域および縦型ＰＮＰトランジスタにおけるコレクタ埋込
み層を形成し、第１拡散層の形成と同時に素子分離領域
における上部分離領域および縦型ＰＮＰトランジスタに
おけるコレクタ領域を形成し、第２拡散層の形成と同時
に縦型ＮＰＮトランジスタにおけるコレクタウォール領
域を形成し、第３拡散層の形成と同時に縦型ＮＰＮトラ
ンジスタにおけるベース領域を形成することを特徴とす
る請求項４に記載の半導体装置の製造方法。 - 【請求項６】一導電型の半導体基板に逆導電型の第１埋
込み層を形成する工程と、前記第１埋込み層に一導電型
の第２埋込み層を形成する工程と、前記第１、第２埋込
み層を含む前記半導体基板上に逆導電型の第１半導体層
を形成する工程と、前記第１半導体層に前記第２埋込み
層に接する一導電型の第１拡散層を形成する工程と、前
記第１拡散層に前記第２埋込み層に接する単数個あるい
は複数個の逆導電型の第２拡散層を形成する工程と、前
記第１拡散層に対して横方向に離間した位置に一導電形
の第３拡散層を形成する工程と、前記第１半導体層に前
記第１埋込み層まで到達する溝部を形成し、前記第１拡
散層と前記第３拡散層の側面のうち対向する側面を除く
他の側面を囲む工程と、前記溝部の側壁にのみ絶縁膜を
形成する工程と、前記溝部内に逆導電形の第２半導体層
を充填し、前記溝部の底面で前記第１埋込み層に接続す
る工程を少なくとも有し、前記第１埋込み層をＩＩＬの
エミッタとし、第２埋込み層と前記第１拡散層をＩＩＬ
のベースとし、前記第２拡散層をＩＩＬのコレクタと
し、前記第３拡散層をＩＩＬのインジェクタとし、前記
第２半導体層をＩＩＬのエミッタ引出し電極とし、コレ
クタ直下のベースの不純物濃度がエミッタの不純物濃度
よりも低く、しかもベースの不純物濃度がエミッタから
コレクタに向かって単調に減少するようにしていること
を特徴とする半導体装置の製造方法。 - 【請求項７】第１埋込み層の形成と同時に縦型ＮＰＮト
ランジスタにおけるコレクタ埋込み層を形成し、第２埋
込み層の形成と同時に素子分離領域における下部分離領
域および縦型ＰＮＰトランジスタにおけるコレクタ埋込
み層を形成し、第１拡散層の形成と同時に素子分離領域
における上部分離領域および縦型ＰＮＰトランジスタに
おけるコレクタ領域を形成し、第３拡散層の形成と同時
に縦型ＮＰＮトランジスタにおけるベース領域を形成
し、ＩＩＬのエミッタ引出し電極の形成と同時に、縦型
ＮＰＮトランジスタにおけるコレクタ引出し電極とな
る、側壁に絶縁膜を有し、内部に第２半導体層が充填さ
れた溝部を形成することを特徴とする請求項６記載の半
導体装置の製造方法。 - 【請求項８】一導電型の半導体基板に逆導電型の第１埋
込み層を形成する工程と、前記第１埋込み層に一導電型
の第２埋込み層を形成する工程と、前記第１、第２埋込
み層を含む前記半導体基板上に逆導電型の第１半導体層
を形成する工程と、前記第１半導体層に前記第２埋込み
層に接する一導電型の第１拡散層を形成する工程と、前
記第１拡散層に対して横方向に離間した位置に一導電形
の第３拡散層を形成する工程と、前記第１拡散層に前記
第２埋込み層にほぼ達する単数個あるいは複数個の溝部
を形成する工程と、前記溝部の側壁にのみ絶縁膜を形成
する工程と、前記溝部内に逆導電形の第２半導体層を充
填する工程と、前記第２半導体層から逆導電型の不純物
を拡散し、前記第２埋込み層に接する逆導電型の第２拡
散層を形成する工程とを少なくとも有し、前記第１埋込
み層をＩＩＬのエミッタとし、第２埋込み層と前記第１
拡散層をＩＩＬのベースとし、前記第２拡散層をＩＩＬ
のコレクタとし、前記第３拡散層をＩＩＬのインジェク
タとし、前記第２半導体層をＩＩＬのコレクタ引出し電
極とし、コレクタ直下のベースの不純物濃度がエミッタ
の不純物濃度よりも低く、しかもベースの不純物濃度が
エミッタからコレクタに向かって単調に減少するように
していることを特徴とする半導体装置の製造方法。 - 【請求項９】第１埋込み層の形成と同時に縦型ＮＰＮト
ランジスタにおけるコレクタ埋込み層を形成し、第２埋
込み層の形成と同時に素子分離領域における下部分離領
域および縦型ＰＮＰトランジスタにおけるコレクタ埋込
み層を形成し、第１拡散層の形成と同時に素子分離領域
における上部分離領域および縦型ＰＮＰトランジスタに
おけるコレクタ領域を形成し、第３拡散層の形成と同時
に縦型ＮＰＮトランジスタにおけるベース領域を形成す
ることを特徴とする請求項８記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3291194A JP2524035B2 (ja) | 1991-07-01 | 1991-11-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-159268 | 1991-07-01 | ||
| JP15926891 | 1991-07-01 | ||
| JP3291194A JP2524035B2 (ja) | 1991-07-01 | 1991-11-07 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563150A JPH0563150A (ja) | 1993-03-12 |
| JP2524035B2 true JP2524035B2 (ja) | 1996-08-14 |
Family
ID=26486117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3291194A Expired - Fee Related JP2524035B2 (ja) | 1991-07-01 | 1991-11-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2524035B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2718376B2 (ja) * | 1994-09-30 | 1998-02-25 | 日本電気株式会社 | 半導体集積回路およびその製造方法 |
-
1991
- 1991-11-07 JP JP3291194A patent/JP2524035B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563150A (ja) | 1993-03-12 |
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| Date | Code | Title | Description |
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