KR0166052B1 - 고전압 병합 바이폴라/cmos 및 그 제조 방법 - Google Patents
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Abstract
내용없음.
Description
제1도는 N+ 매립 콜렉터 및 p- 에피택시를 사용하는 변형 콜렉터 확산 분리(CDI) BiCMOS의 측단면도.
제2도는 제1프로세싱 단계 후의 본 발명의 선형 BICMOS(LinBiCMOS) 프로세스의 측단면도.
제3도는 제2프로세싱 단계 후의 본 발명의 BICMOS(LinBiCMOS) 프로세스의 측단면도.
제4도는 제3프로세싱 단계 후의 본 발명의 BICMOS(LinBiCMOS) 프로세스의 측단면도.
제5도는 제4프로세싱 단계 후의 본 발명의 BICMOS(LinBiCMOS) 프로세스의 측단면도.
제6도는 제5프로세싱 단계 후의 본 발명의 BICMOS(LinBiCMOS) 프로세스의 측단면도.
제7도는 제6프로세싱 단계 후의 본 발명의 BICMOS(LinBiCMOS) 프로세스의 측단면도.
제8도는 제7프로세싱 단계 후의 본 발명의 BICMOS(LinBiCMOS) 프로세스의 측단면도.
제9도는 제8프로세싱 단계 후의 본 발명의 BICMOS(LinBiCMOS) 프로세스의 측단면도.
제10도는 제9프로세싱 단계 후의 본 발명의 BICMOS(LinBiCMOS) 프로세스의 측단면도.
제11도는 제10프로세싱 단계 후의 본 발명의 BICMOS(LinBiCMOS) 프로세스의 측단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 집적 회로 12 : PMOS 트랜지스터
14 : NMOS 트랜지스터 16 : 바이폴라 트랜지스터
18,38,56,58 : N 우물 20,104 : P+ 소스/드레인 영역
26,42,50,52 : N+ DUF 영역 28, 100 : N+ 소스/드레인 영역
30,46,54 : p- 에피택시층 44 : P+ DUF 영역
62 : 패드 산화물층 64, 72, 74 : 포토레지스트층
66 : 윈도우 70 : 질화물층
78 : 포토레지스터 마스크 84 : 제1 플레이트
94 : N- 소스/드레인 영역 116 : 유리층
본 발명은 집적 회로에 관한 것으로, 특히, 고 전압 선형 응용에 적합한 N 우물-계(N well-based) 병합 바이폴라/CMOS 및 그의 제조 방법에 관한 것이다.
전자 산업은 단일 집적 회로 상에 여러 가지 기능들을 통합시킴으로써, 성능을 높이고, 시스템의 크기를 감소시키며, 시스템의 신뢰성을 향상시키고자 하는 주요 추세에 있다. 대부분의 이러한 응용들은 아날로그 기능과 디지털 기능의 조합을 필요로 하고 있다.
아날로그 기능과 디지털 기능의 성능을 최적화시키기 위해서는, 2가지의 반도체 기술들이 요구된다. 아날로그 기능에 있어서, 바이폴라 기술은 고 전압 성능(capabilities), 저 잡음성 및 고속으로 인해 우수한 회로를 생산하게 된다. 한편, CMOS 기술은 일반적으로, 높은 부품 팩킹 밀도 및 저 전력 요구량으로 인해 디지털 회로 용으로 우수하다. 통합된 응용의 디지털 및 아날로그 형태를 최적화시키기 위해서, 2가지 기술을 단일 집적 회로에 사용할 수 있는 병합 바이폴라/CMOS 기술(이하, BiCMOS라 함)이 개발되어 왔다.
2가지 기본적인 BiCMOS 프로세서, 바이폴라계(bipolar-based) BiCMOS 프로세스, 및 CMOS계(N 우물-계) BiCMOS 프로세서가 통상적으로 사용된다. 바이 폴라계BiCMOS 프로세스는 아날로그 기능용 고 전압 취급 능력을 갖고 있으나, 여러 가지 결합도 갖고 있다. 첫째, 바이폴라 디바이스들은 CMOS 디바이스의 비용으로 최적화될 수 있으나, CMOS 디바이스들은 일반적으로 집적 회로 내에서 대부분 사용되는 디바이스이지만, 통상, 회로는 80-90% 디지털 기능들을 포함하고 있다. 둘째, NPN 크기는 깊은 접합 분리(deep junction isolation)로 인해 바이폴라계 프로세스 내에서 더 크다. 셋째, 바이폴라계 프로세스는 ASIC 표준 셀 라이브러리(cell libraries)의 전형적인 선택이 아닌 P 우물-CMOS 프로세스를 요구하는데, 그 이유는 P 우물-CMOS 프로세스가 고속 NMOS 디바이스의 비용으로 저속 PMOS 디바이스를 최적화시키기 때문이다.
제2 BiCMOS 프로세스, 즉, N 우물-계 프로세스는 다수의 ASIC 표준 셀 라이브러리와 호환성이 있는 이점들을 갖고, 저농도로 도핑된 p- 에피택시 층을 NMOS 디바이스에 제공하여, 고속의 NMOS 디바이스를 발생시키게 된다. 그러나, 종래의 N 우물 디바이스들은 고 전압 바이폴라 디바이스들이 요구되는 혼용 아날로그-디지털 응용을 위해서는 부적합하다. N 우물 프로세스의 흐름 순서는 CMOS 디바이스의 특성들을 변경시키지 않고서는 고 전압(5V 이상) 응용에 적합하지 않다. 더욱이, N 우물-계 프로세스는 양호한 아날로그 기능으로 요구된 저 시트(low sheet) 베이스를 제공하지 못한다.
다수의 표준 셀은 바이폴라 및 CMOS 응용을 위해 개발되어 왔다. 이 셀들을 사용하면, 설계 시간이 단축되고, 설계 에러들을 제거할 수 있게 된다. 하지만, 표준 CMOS 셀들은 고 전압 응용에 까지 범위가 확장되는 종래의 BiCMOS 프로세스에는 사용될 수 없는데, 왜냐하면 최종 CMOS 디바이스의 특성이 셀이 설계되어 있는 디바이스의 특성과 상이하기 때문이다. 새로운 프로세스를 수용하기 위한 표준 셀 라이브러리의 재특성화(recharacterization) 또는 재설계에는 시간이 많이 걸리고, 비용도 많이 든다.
그러므로, BiCMOS 라이브러리의 서브 세트로서 기존의 CMOS 표준 셀 라이브러리를 사용하면서 고성능 아날로그 및 디지털 기능을 제공할 수 있는 BiCMOS 기술이 요구되고 있다. 더욱이, BiCMOS 기술의 바이폴라 형태가 20 내지 30V 범위 내의 전압을 처리할 수 있는 것이 바람직하다.
본 발명에 따르면, 종래의 병합 바이폴라/CMOS 디바이스에 관련된 단점 및 문제점들을 실질적으로 제거하거나 방지할 수 있는 병합 바이폴라 및 CMOS 기술로 제조된 집적 회로를 제공하게 된다.
본 발명의 집적 회로는 p- 에피택시 층이 위에 형성되어 있는 P+ 기판을 사용한다. N+ 영역들은 제1p- 에피택시층 내에 형성된다. N+ 영역들은 PMOS 트랜지스터 및 NPN 트랜지스터용 저저항 영역을 제공하고, P+ 기판은 NMOS 트랜지스터용 저저항 영역을 제공한다. 선택적으로, P+ 영역으로 NMOS 디바이스 하부의 제1p- 에피택시층 내에 형성될 수 있지만, N+ 영역으로부터는 분리된다.
본 발명의 이러한 형태는 고 전압 NPN 트랜지스터를 수용하면서, 각각의 디바이스에 대한 저저항 영역을 제공한다. 이 저저항 층에 대한 종래의 트윈-웰DUF(twin-well Diffusion Under Film) 접근 방법은 N+ 및 P+ 영역의 근접으로 인해, 고유의 저파괴(low breakdown) 전압을 갖고 있고, 고 콜렉터(high collector)를 기판 커패시턴스에 발생시킨다.
본 발명의 다른 형태에서, 고온 바이폴라 확산 및 산화 사이클들은 NMOS 및 PMOS 디바이스의 특성을 유지하기 위해서는 CMOS 활성 영역 지정 전에 수행된다. 중요하게도, 본 발명의 이러한 형태는 표준 CMOS 셀들을 디지털/아날로그 회로 설계시에 사용할 수 있게 하여, 설계 시간을 단축시키게 된다는 기술적 이점을 제공한다.
본 발명의 또 다른 형태 내에서, 질화물층은 산화 장벽으로서 작용하기 위하여 베이스 영역 확산 전에 집적 회로 표면 상에 형성된다. 본 발명의 이 형태는 확산중에 실리콘 산화에 의한 손상을 최소화시키는 불활성 어닐링(inert anneal)을 제공한다. 선택적으로, 질화물 층은 이온 주입 프로세스 중에 실리콘 손상을 감소시키기 위해서 주입 전에 형성될 수 있다. 또한, 열산화와 같은 다른 고온 사이클 중에 질화물 층을 베이스 영역 상에 남기는 것이 바람직하게 될 수도 있다.
이하, 첨부 도면을 참조하여 본 발명에 관하여 상세히 설명하고자 한다.
본 발명의 양호한 실시예는, 여러 도면들 중 동일하거나 대응하는 부분에 동일한 참조 번호를 붙힌 제1도 내지 제11도를 참조함으로써 가장 양호하게 이해된다.
제1도는 종래 기술의 변형된 콜렉터 확산 분리-BiMOS(CDI-BiMOS) 장치의 측단면도를 도시한 것이다. 집적 회로(10)는 PMOS 트랜지스터(12), NMOS 트랜지스터(14), 및 바이폴라 트랜지스터(16)를 포함한다.
PMOS 트랜지스터(12)는 폴리실리콘 게이트(22)에 의해 브리지(bridge)된 P+소스/드레인 영역(20)을 수용하는 N 우물(18)을 포함한다. N 우물(18)은 바이폴라전문 용어로 매립 콜렉터라고 널리 알려진 N+ DUF 영역(26)에 의해 P형 기판(24)으로부터 분리된다.
NMOS 트랜지스터(14)는 기판(24)상에 형성된 p- 에피택시층(30) 내에 수용된 확산 N+ 소스/드레인 영역(28)을 포함한다. 게이트(31)는 N+ 소스/드레인 영역(28) 상에 형성된다.
바이폴라 트랜지스터(16)는 N+ 에미터(34) 및 P+ 접촉부(36)를 수용하는 P- 베이스 영역(32)을 포함한다. 베이스(32)는 N+접촉부(40) 및 임의의 깊은 N+콜렉터(41)도 수용하는 N 우물(38) 내에 수용된다. N 우물(38)은 N+ DUF 영역(42)에 의해 기판(24)으로부터 분리된다.
변형된 CDI-BiMOS 기술의 다른 실시예는 N+ DUF 영역(42 및 26)이 사용되지 않은 곳마다 P+ DUF 영역(44)을 사용하는데, 이것은 트윈-웰 DUF 프로세스로서 널리 공지되어 있다.
변형 CDI-BiCMOS 집적 회로(10)는 N+ DUF 영역(26 및 42)이 N 우물(18 및 38)의 하부에 각각 제공되는 종래의 CDI-BiCMOS 기술과는 다르다. N+ DUF 영역(26 및 42)의 목적은 2가지이다. 첫째, N+ DUF 영역(26 및 42)은 전류가 흐를 수 있는 저저항 경로를 제공한다. 그러므로, 바이폴라 NPN 트랜지스터(16) 내에서, 전류는 에미터(34)로부터 베이스(32) 및 N 우물(38)을 통해 N+ DUF 영역(42) 내로 흐른다. 그 다음, 전류는 N+ DUF 영역(42)을 측방으로 관통하여, N 우물(38)을 통해 접촉부(40)내로 복귀할 수 있다. N+ DUF 영역(42)에 의해 제공된 저저항 경로는 고전류 응용에 필요한데, 이 저저항 경로가 없으면, 비교적 높은 저항 N 우물(38) 양단에서 큰 전압 강하가 발생하게 된다.
둘째, N+ DUF 영역(26 및 42)은 PMOS 트랜지스터(12)와 NPN 트랜지스터(16) 내에 형성된 기생 PNP 트랜지스터의 효과를 경감시킨다. PMOS 트랜지스터(12)내에서, PNP 트랜지스터는 소스/드레인 영역(20), N 우물(18) 및 P 기판(24)에 의해 형성된다. 이와 유사하게, 기생 PNP 트랜지스터는 p- 베이스(32), N 우물(38) 및 P 기판(24)에 의해 NPN 트랜지스터(16) 내에 형성된다. 기생 PNP 트랜지스터는 의도된 디바이스로부터 전류를 인출하여, 이 전류를 기판 내로 유입시킬 수 있다. 기판이 비교적 높은 저항성으로 되어 있기 때문에, 디바이스를 잘못 턴온(turn on)시키게 되는 전압이 발생될 수 있다. N+ DUF 영역(26 및 42)은 기생 PNP 트랜지스트의 이득을 감소시키도록 작용하여, 이들의 효과를 경감시키게 된다. 임의의 P+ DUF 영역(44)은 N+ 소스/드레인 영역 아래의 측방 저항을 더 낮추어, 측방 기생 NPN 디바이스가 고이득 영역 내로 턴온하게 될 가능성을 감소시킨다.
변형된 CDI-BiCMOS 기술은 몇 가지 문제점을 갖고 있다. 한가지 중요한 문제점은 디바이스들이 변형 CDI-BiCMOS 기술을 사용하여 제조되는 순서이다. 지금까지 실시된바와 같이, 활성 디바이스를 한정하는 채널 정지 영역 및 필드 산화는 활성 영역의 자기 정합을 달성하기 위하여 베이스(32) 및 깊은 N+ 콜렉터(41) 용열 사이클링 전에 형성되었다. CDI-BiCMOS 기술이 고전압 바이폴라 디바이스들을 실행하는데 사용되었으면, 깊은 N+ 콜렉터 및 깊고 고농도로 도핑된 베이스용에 필요한 고열 사이클링(high heat cycling)은 채널 정지 확산을 증가시키고, 파괴 전압, 커패시턴스 및 디바이스 크기 감소와 같은 CMOS 특성을 변화시키게 된다.
통상적으로, CDI-BiCMOS 프로세스는 기존의 높은 P+ 소스/드레인 주입을 사용하거나, 얕은 (0.5-1.0 um) NPN 베이스를 형성하기 위해 1E12 내지 5E13 atoms/cc 범위 내의 저농도 p- 주입 도우즈(dose)를 추가하지만, N+ 소스/드레인 영역은 NPN 에미터로서 작용한다. 이러한 접근 방법들은 고열 사이클링의 불리한 결과를 방지하지만, 바이폴라 NPN 디바이스 성능은 저하된다. 전자의 경우에, 고농도 P+ 주입 도우즈(1015범위)는 고 NPN 베이스 도핑으로 매우 낮은 시트(sheet) 저항(약 30Ωsq)을 발생시킨다. 이러한 고 베이스 도핑은 낮은 트랜지스터 이득(Hfe)을 발생시킨다. 더욱이, 고 P+ 도우즈는 허용불가능한 에미터-베이스 누설(leakage) 전류를 야기시키는 실리콘 손상을 일으킬 수 있다. 통상적으로, 제2방법은 높은 베이스 시트 저항(1000-5000Ω/sq)을 발생시키며, 이에 따라, NPN 잡음 레벨은 더 높아지고, 고 전류에서의 NPN Hfe 롤-오프 (roll-off)가 증가하며, 베이스 저항기의 비-선형성이 증가하게 되는데, 이들은 전부 아날로그 설계시에 중요한 것이다.
아날로그 목적용으로 개량된 NPN 디바이스를 실행하기 위해서, 더욱 적절한 베이스 시트(약 200 Ω/sq) 및 베이스 깊이(약 1.5미크론)가 요구된다. 그러나, 이러한 프로세스시에 필요한 고온 베이스 확산은 베이스라인(baseline) CMOS 프로세스를 변경시키게 되어, CMOS 표준셀의 사용을 배제하게 된다. 더욱이, 얕은 N+ 소스/드레인 영역은 더 깊은 베이스를 갖고 있는 NPN 에미터로서 더 이상 사용될 수 없는데, 그 이유는 이것이 Hfe를 상당히 떨어뜨리기 때문이다. 그러므로, 별도로 더깊은 에미터 프로세스가 요구되어, 베이스라인 CMOS 프로세스와 다시 상충하게 된다.
두 번째 문제점은 NMOS 트랜지스터(14)에 관한 것이다. 현재, 트윈-웰 DUF 프로세스시에는, N+ DUF가 사용되지 않는 곳마다 P+ DUF가 사용되어야 한다. 이 해결 방법은 고 전압이 존재하지 않는 디지털 응용에 적합하지만, N+ DUF와 P- DUF가 인접해 있기 때문에, 5V 이상의 전압이 이들 사이의 파괴를 야기시킬수 있는 아날로그 응용시에는 바람직하지 못하다. 더욱이, 인접한 N+ 및 P+ DUF 영역들은 콜렉터-기판 커패시턴스를 증가시켜, NPN 트랜지스터(16)의 속도를 상당히 감소시키게 된다.
변형 CDI-BiCMOS 기술이 갖고 있는 세 번째 문제점으로는, NPN 트랜지스터(16)가 N+ DUF(42)를 사용함으로써 저 저항 측방 경로를 제공하지만, N+ DUF(42)와 접촉부(40) 사이에 저 저항 경로를 제공하지 못하므로, N 우물(38) 내의 전압 강하를 증가시키게 된다는 것이다. N+ DUF(42)와 접촉부(40) 사이에 깊은 N+ 영역을 사용하는 이 디바이스들은 CMOS 채널 정지 주입 후에 깊은 N+ 영역을 형성함에 따라, CMOS 디바이스의 동작을 변경시키게 된다.
제2도는 선형 BiCMOS(이하, LinBiCMOS) 기술을 사용하는 제1프로세싱 단계의 측단면도를 도시한 것이다. p- 에피택시 층(46)은 P+ 기판(48) 상에 형성된다. p- 에피택시 층(46)은 N+ DUF 영역(50 및 52)을 한정하기 위해 산화되어 패턴된다. N+ DUF 영역(50 및 52)을 덮고 있는 산화물은 제거되고, p- 에피택시 층(46)의 노출 영역에는 안티몬과 같은 도펀트(dopant)가 주입된다. 주입은 N+ DUF 영역(50 및 52)을 형성하기 위해 확산되고, 나머지 산화물은 스트립(strip)된다.
P+ 기판(48)을 사용하는 것은 종래의 기술보다 우수한 장점을 제공한다. 집적 회로가 프로세스될 때, P+ 기판은 제1p- 에피택시 층(46) 내로 상향 확산한다. p- 에피택시 층의 폭은 P+ 기판(48)과 N+ DUF 영역(50 및 52) 사이의 최종 거리를 변화시키기 위해 조절될 수 있는데, 통상적으로 이 거리는 수 미크론 정도가 바람직하다. 상향 확산 후, P+ 기판은 NMOS 디바이스(14)용 저 저항 영역을 제공하는데 이용될 수 있다.
선택적으로, 패턴된 P+ 영역(53)은 저 저항 영역을 제공하기 위해 제1p-에피택시 층(46) 내에 형성될 수 있다. 트윈-웰 프로세스와는 반대로, 패턴된 P+ 영역은 NMOS 디바이스(14)의 하부에 형성되지만, N+ DUF 영역(50 또는 52)까지 연장되지 않는다. 따라서, 저 파괴 전압 및 고 커패시턴스는 패턴된 P+ 영역(53)의 고유 특성이 아니다.
제3도는 LinBiCMOS 기술 내의 제2단계의 측단면도를 도시한 것이다. 5-10 미크론 범위의 두께를 갖고 있는 p- 에피택시 층(54)은 p- 에피택시(46) 및 N+ DUF 영역(50 및 52) 상에 형성된다. 제2p- 에피택시 층(54)은 N+ DUF 영역(50 및 52) 상에 N 우물 영역(56 및 58)을 각각 한정하도록 산화되어 패턴된다. 인과 같은 N- 토펀트가 제2p- 에피택시 층(54) 내에 주입될 수 있다. 주입은 N 우물 영역(56 및 58)을 형성하기 위해 p- 에피택시 내로 확산된다. N+ DUF 영역(50 및 52)은 p- 에피택시 층(54) 내로 상향 확산한다. 이와 유사하게, P+ 기판(48)은 p- 에피택시(46) 내로 상향 확산한다.
N 우물 확산 후에, 표면은 N+ 콜렉터(60)를 한정하기 위해 다시 패턴되어 에칭된다. N+ 콜렉터(60)는 노(furnace) 용착 및 확산 시에 액체 도펀트를 사용하거나 주입 및 확산에 의한 것과 같은 본 분야에 공지된 다수의 기술들에 의해 형성될 수 있다. 깊은 N+ 콜렉터 형성은 약 1200℃의 고온 사이클을 포함한다. 그러므로, 이 프로세스 단계는 제4도 내지 제9도에 관련하여 기술한 바와 같이, 활성 디바이스 한정(definition) 전에 수행된다는 것이 중요하다.
N+ 콜렉터 확산 후에, 산화물은 스트립되고, 패드(pad) 산화물 층(62)이 표면에 형성된다. 포토레지스트 층(64)은 패드 산화물 층(62)의 상단에 형성되고, 베이스 영역(68)을 한정하는 윈도우(66)는 사진 석판(포토리소그래픽) 기술을 사용하여 포토레지스트(64) 내에 형성된다. 붕소 주입은 윈도우(66)를 통해 수행되고, 다음에 포토레지스트 층(64)이 제거된다.
제4도는 LinBiCMOS 기술을 사용하는 프로세싱의 제3단계를 도시한 것이다. 포토레지스트 릉(64)을 제거한 후, 질화물 층(70)은 패드 산화물 층(62)상에 형성된다. 질화물 층(70)을 용착시킨 후, 베이스(68)용 붕소 주입은 N 우물(58) 내로 확산된다. 베이스 확산 후에, 질화물 층(70)은 포토레지스트 층(72)으로 도포되고, 포토레지스트 층(72)과 질화물 층(70)은 사진 석판 기술을 사용하여 패턴되어 에칭되다. 붕소 채널 정지 주입 (+로 표시됨)은 활성 디바이스들 사이를 분리시키기 위해 노출 영역 상에서 수행된다.
본 발명의 중요 양상으로, 베이스 확산 및 깊은 N+ 콜렉터 형성은 CMOS 트랜지스터 영역을 한정하기 전에 수행된다. 이 확산들이 전형적으로 약 1100℃ 내지 1200℃에서 수행될 수 있기 때문에, 소정의 확산된 채널 정지 영역 또는 소스/드레인 영역은 더욱 확산되어, 디바이스 특성이 변경된다. 그러므로, CMOS 트랜지스터를 특징짓는 표준 셀의 성능이 크게 변경된다. 따라서, 본 발명은, 바이폴라 디바이스에 관련된 모든 고온 사이클들이 CMOS 트랜지스터의 형성 전에 수행되어, 표준셀들을 사용할 수 있게 되는 상당한 기술적 장점을 제공한다.
본 발명의 다른 중요한 양상으로, 베이스(68)의 확산은 질화물 층이 웨에퍼표면을 덮고 있는 동안에 수행된다. 실리콘이 산화하게 되는 경우에 고온 확산이베이스(68)에 손상을 입히기 때문에, 질활물 층(70)은 소정의 산화제로부터 베이스(68)를 밀봉시킨다. 그러므로, 질화물 층을 사용하는 베이스 확산은 불활성 확산을 제공하여, 주입된 영역의 산화 및 이에 따른 손상을 방지하게 된다.
선택적으로, 질화물 층(70)은 베이스(68) 주입 전에 형성될 수 있다. 이때, 질화물 층(70)은 실리콘 표면에서 이온 속도를 감소시키도록 작용하는데, 그 이유는 이온이 먼저 질화물 층(70)을 관통해야 하기 때문이다. 이온 속도를 감소시킴으로써, 실리콘의 손상은 크게 줄어든다.
계속해서, 제5도에 도시된 바와 같이, 포토레지스트 층(72)은 제거되고, 다른 포토레지스트 층(74)은 나머지 질화물 층(70) 및 노출 패드 산화물 층(62) 상에 형성된다. 습식 에칭(wet etch)이 수행되어, 질화물 층(70) 또는 포토레지스트 층(74)에 의해 도포되지 않은 패드 산화물 층(62) 부분은 제거된다. 인 채널 정지 주입(-로 표시됨)은 패드 산화물 층(62)이 에칭되어 떨어져 나가는 영역 내에서 수행되므로, N 우물 영역(56 및 58) 내에 분리부를 제공하게 된다. 인과 붕소 주입 순서는 반대로 될 수 있지만, 이 2가지 주입들은 일반적으로 약 20V 이상에서 디바이스 분리를 위해 필요하다.
제6도는 LinBiCMOS 프로세싱 기술의 제5단계를 도시한 것이다. 채널 정지 인을 주입한 후, 포토레지스트 층(74)은 제거되고, 채널 정지부가 확산된다. 인이 확산될 때, 필드 산화물 영역76)은 제4도에 관련하여 기술한 바와 같이 질화물 층(70)이 제거된 N 우물 영역(56 및 58), 및 p- 에피택시 층(54)의 영역 내에서 성장된다. 나머지 질화물 층(70)은 인 채널 정지 확산/열산화 중에 베이스(68)를 덮는다. 이것은 손상된 베이스(68) 부분이 이 단계에 관련된 고온 사이클 중에 산화되지 않는다는 장점을 제공한다.
인 채널 정지 확산/필드 산화물 형성 후에, 나머지 질화물(70)은 제거되고, 요구될 경우, 포토레지스트 마스크(78)가 NMOS 트랜지스터를 수용하게 되는 영역 상에 형성된다. 붕소 임계 전압 조정 주입은 필드 산화물 영역(76) 또는 포토레지스트 마스크(78)에 의해 마스크되지 않은 영역 상에서 수행된다. 이 마스크(78)는 임의의 주입되지 않은 NMOS 디바이스를 생성하는데 사용되고, LinBiCMOS 프로세스에서는 필요하지 않다.
제7도를 참조하면, LinBiCMOS 프로세스 기술 성장의 제6단계가 도시되어 있다. 폴리실리콘 층은 웨이퍼 표면 상에 용착되어 도프되고, PMOS 및 NMOS 트랜지스터용 게이트(80 및 82)를 각각 형성하기 위해 패턴되어 에칭된다. 이 때, 폴리실리콘 층은 커패시터(capacitor)용 제1플레이트(plate, 84)를 형성하는데 사용될 수도 있다. 중간 레벨 산화는 게이트(80 및 82), 및 제1플레이트(84) 상에 얇은 산화물 층(85)을 형성하는데 사용된다. 커패시터가 형성될 경우, 질화물 용착, 산화 및 폴리실리콘 용착, 및 주입이 연속적으로 수행되고, 용착된 층들은 중간 레벨 질화물 층(86) 및 제2플레이트(88)를 형성하기 위해 패턴되어 에칭된다.
제8도는 LinBiCMOS 프로세스 기술의 제7단계를 도시한 것이다. 포토레지스트 층은 웨이퍼 표면 상에 형성되고, n- 주입이 요구되는 영역을 노출시키는 포토 레지스트 마스크(90)를 형성하기 위해 패턴되어 에칭된다. 전형적으로, n- 주입1013범위 내의 저농도의 인 도우즈를 주입시킴으로써 실행될 수 있다. n- 주입은 N 우물 영역(56) 용 n- 백게이트(backgate) 접촉부(92) 및 NMOS 트랜지스터의 n-소스/드레인 영역(94)을 형성하는데 사용된다. n- 영역(94)은 NMOS 디바이스의 드레인 단부에서의 전계를 감소시키므로, 고온 전자(hot electron)의 분해(degradation)를 감소시킨다.
등각(conformal) 산화물 용착 및 후속 이방성(anisotropic) 에칭은 측벽 산화물 영역(96)을 형성하면서 수행된다. 후속적으로, 포토레지스트 마스크(90)가 다시 제공되고, n- 백 게이트 접촉 영역(92)의 상다에 N+ 백게이트 접촉 영역(98), 및 n- 소스/드레인 영역(94)의 상단에 N+ 소스/드레인 영역(100)을 발생시키는 N+ 주입이 수행된다. 계속해서, 어닐링이 N+ 및 N- 주입부 상에서 수행된다.
제9도는 LinBiCMOS 프로세스 기술의 제8단계를 도시한 것이다. 포토레지스트 마스크(90)는 제거되고, 새로운 포토레지스트 층이 P+ 소스/드레인 주입용 마스크(102)를 형성하기 위해 패턴되어 에칭된다. 붕소 주입은 P+ 소스/드레인 영역(104), 백 게이트 접촉부(105), 및 베이스 접촉 영역(106)을 형성하는데 사용될 수도 있다.
제10도를 참조하면, LinBiCMOS 프로세스 기술의 제9단계가 도시되어 있다. 포토레지스트 마스크(102)의 제거 후에, 저온 산화물 층(108)은 웨이퍼의 표면 상에 용착된다. 산화물 층(108)을 에칭하기 전에, 제9도에 관련하여 기술된 P+ 주입을 활성화시킬 뿐만 아니라, 용착된 산화물의 밀도를 높이기 위해 표준 P+ 어닐링이 수행된다.
어닐링후에, 산화물 층(108)은 패턴되어 에칭되어, N+ 콜렉터(60), 및 에미터(110)가 형성될 영역을 노출시키게 된다. 에미터(110) 및 콜렉터 접촉부(112)를 형성하는 에미터 용착/확산이 수행된다. 후속적으로, 에미터(110) 및 콜렉터 접촉부(112) 상에 얇은 산화물(114)을 생성하기 위해 열산화가 수행된다. 에미터 용착/확산시에 포함된 열 사이클은 비교적 약해서, MOS 트랜지스터 특성에 영향을 끼치는 않는다. 에미터 확산시에 포함된 열 사이클링은 P+ 어닐링과 함께 수행될 수 있으므로, 보조 열 사이클링이 표준 CMOS 플로우(flow)에 전혀 추가되지 않는다.
선택적으로, 에미터는 N+ 및/또는 N- 소스/드레인 형성 단계와 동일한 단계에서 형성될 수 있다. 이 대안들은 마스킹 단계를 줄일 수 있으며, 최종 에미터는 바람직한 것보다 더 얕아질 수 있어서, 이득이 더 낮아지게 하거나, 더 높은 베이스 저항을 필요로 하게 된다.
제11도는 LinBiCMOS 프로세스 기술의 최종 단계를 도시한 것이다. 도핑된 유리층(116)은 웨이퍼 표면 상에 용착되어, 조밀하게 된다. 도핑된 산화물 층(116)은 확산된 영역을 노출시키기 위해 삽입 산화물 층을 따라 패턴되어 에칭된다. 접촉부(118)는 금속 용착에 의해 에칭된 부분 내에 형성된다.
LinBiCMOS 프로세스는 PMOS, NMOS, NPN 및 저전압 커패시터 구조물에 관련하여 기술되었지만, 측방 및 기판 PNP 트랜지스터, 저항기, 다이오드 및 그 외의 다른 디바이스와 같은 표준 디바이스들은 본 분야에 숙련된 기술자들에게 공지된 표준 기술을 사용하여 이 프로세스에서 제조될 수 있다.
지금까지, 본 발명의 양호한 실시예에 대하여 상세하게 기술하였으나, 첨부된 청구 범위에 의해 한정된 본 발명의 원리 및 범위로부터 벗어나지 않고서 본 발명의 여러 가지 변화, 대체 및 변경이 행해질 수 있음을 이해하여야 한다.
Claims (18)
- NMOS, PMOS 및 바이폴라 트랜지스터를 갖고 있는 집적 회로에 있어서, 제1P형 층, 각각의 PMOS 트랜지스터들 및 각각의 NPN 트랜지스터들에 대응하기 상기 제1P형 층 내에 형성된 N+ 영역, 각각의 NMOS 트랜지스터들을 수용하기 위한 상기 제1P형 층과 상기 N+ 영역 상에 배치된 제2P형 층, 각각의 PMOS 트랜지스터들을 수용하고, 각각의 NPN 트랜지스터들에 대한 콜렉터 영역으로 작용하는 N 우물 영역, 및 상기 제1 및 제2P형층 사이와, 상기 각각의 NMOS 트랜지스터들의 하부에 배치되고, 상기 N+ 영역으로부터 분리되는 P+ 영역을 포함하는 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기 P+ 영역은 확산 영역을 포함하는 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기 P+ 영역은 상기 제1P형층의 하부에 배치되고, 상향 확산된(up-diffused) P+ 기판을 포함하는 것을 특징으로 하는 집적 회로.
- NPN 및 MOS 트랜지스터들을 포함하는 집적 회로 제조 방법에 있어서, 각 NPN 및 MOS 디바이스를 수용하기 위해 P형 반도체 본체 내에 N형 영역을 형성하는 단계, NPN 트랜지스터들에 관련된 상기 N형 영역 내에 P형 베이스 영역을 도핑시키는 단계, 상기 P형 베이스 영역들을 확산시키는 단계, 및 상기 MOS 트랜지스터들의 특성이 상기 NPN 트랜지스터들의 형성에 관련된 후속 고온 사이클(high temperature cycles)에 의해서 변경되지 않도록 상기 P형 확산 후에 상기 MOS 트랜지스터들의 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제4항에 있어서, 상기 소스/드레인 영역의 형성 단계는 디바이스를 전기적으로 분리시키기 위해 디바이스 분리 영역을 형성하는 단계, 및 상기 MOS 트랜지스터들의 소스 및 드레인을 실행하기 위한 도핑된 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제4항에 있어서, 상기 N형 영역들의 각각에 관련된 영역 하부의 상기 각 MOS 및 NPN 트랜지스터에 관련된 N+ 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제6항에 있어서, 상기 각각의 MOS 트랜지스터에 관련되고, 상기 MOS 영역으로부터 분리되는 P+ 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제7항에 있어서, 상기 P+ 영역 형성 단계는 상기 P형 반도체 본체에 인접한 P+ 기판을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제8항에 있어서, 상기 P형 반도체 본체 내로 상기 P+ 반도체 기판을 상향 확산시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제4항에 있어서, 상기 도핑 단계는 주입을 포함하고, 불활성 어닐링(inert anneal)을 제공하기 위해 상기 베이스 영역을 확산시키기 전에 상기 주입된 베이스 영역 상에 질호물 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제4항에 있어서, 상기 도핑 단계는 주입을 포함하고, 고온 사이클을 포함하는 프로세싱 단계들을 수행하기 전에 상기 주입된 베이스 영역 상에 질화물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제4항에 있어서, 상기 도핑 단계는 주입을 포함하고, 상기 베이스 영역 주입 단계가 상기 질화물 층을 통해 수행되도록 상기 베이스 영역 주입 전에 상기 반도체 본체 상에 배치되는 질화물 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 반도체 본체 내에 확산 영역을 형성하는 방법에 있어서, 상기 반도체 본체의 소정의 부분 내에 제1형 불순물을 주입하는 단계, 상기 반도체 본체의 상기 소정의 부분 상에 배치되는 질화물 층을 형성하는 단계, 및 상기 불순물을 확산시키는 단계들을 포함하며, 상기 반도체 본체의 상기 주입 부분이 산화를 방지하도록 확산 중에 상기 질화물층에 의해 밀폐되는 것을 특징으로 하는 방법.
- 제13항에 있어서, 상기 질화물층의 형성 단계는 상기 불순물의 주입전에 수행되는 것을 특징으로 하는 방법.
- 제13항에 있어서, 상기 반도체 본체와 상기 질화물층 사이에 패드 산화물 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 상기 확산 영역 외부의 상기 질화물층의 일부분을 에칭하는 단계 및 상기 제거된 부분 내에 열 산화물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 상기 확산된 영역은 베이스 영역을 포함하고, 상기 주입 단계는 상기 반도체 본체의 상기 소정의 부분 내로 붕소를 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- NPN, NMOS, 및 PMOS 트랜지스터들을 포함하는 집적 회로 형성 방법에 있어서, P+ 반도체 기판을 제공하는 단계, 상기 P+ 기판 상에 제1 p- 에피택시 층을 형성하는 단계, 상기 각각의 NPN 및 PMOS 트랜지스터들에 관련된 N+ 확산 영역을 형성하는 단계, 상기 제1 p- 에피택시 층 및 상기 N+ 영역 상에 제2 p- 에피택시 층을 형성하는 단계, 상기 각각의 N+ 영역 상에 배치되는 상기 제2 p- 에피택시 층에 N 우물 영역을 형성하는 단계, 상기 제2 p- 에피택시 층을 통해 N+ 확산 영역을 상기 각각의 NPN 트랜지스터들에 관련된 상기 각각의 N+ 영역에 접촉하도록 형성하는 단계, 상기 각각의 NPN 트랜지스터들에 관련된 상기 각각의 N 우물 영역 내에 베이스 영역을 주입시키는 단계, 상기 베이스 영역 상에 배치되는 질화물 층을 형성하는 단계, 상기 베이스 영역을 확산시키는 단계, 상기 트랜지스터들을 서로 분리시키기 위해 필드 산화물 영역을 형성하는 단계, 상기 질화물 층을 제거하는 단계, 상기 제2 p- 에피택시 층 내에 디바이스 분리 영역을 형성하는 단계, 상기 제2 p- 에피택시 층 내에 n- 소스/드레인 도핑된 영역을 형성하는 단계, 상기 베이스 영역 확산 단계 후에 상기 PMOS 트랜지스터들에 관련된 상기 각각의 N 우물 영역 내에 P+ 소스/드레인 영역을 형성하는 단계, 상기 베이스 영역 내에 에미터를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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