JPS596514B2 - Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクス - Google Patents
Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクスInfo
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- H01L27/0203—Particular design considerations for integrated circuits
Description
【発明の詳細な説明】
本発明は、優れた耐圧と基板容量を保ち、基板を介して
漏れる漏話電圧を十分低減できるように改良したＰＮ接
合分離法による低漏話モノリシックＰＮＰＮスイッチマ
トリクスに関する。
漏れる漏話電圧を十分低減できるように改良したＰＮ接
合分離法による低漏話モノリシックＰＮＰＮスイッチマ
トリクスに関する。
従来、第１図ａ、ｂに示すようなＰＮ接合分離法による
モノリシックＰＮＰＮスイッチマトリクスが知られてい
る。
モノリシックＰＮＰＮスイッチマトリクスが知られてい
る。
すなわち、これは一部を示したものであつて、１は低濃
度Ｐ形基板、２および７は高濃度Ｎ＋形埋込み拡散層、
３および３’は低濃度Ｎ形エピタキシャル成長層ならび
に４は高濃度ｐ＋形素子間分離層である。さらに、５お
よび５’乃至７および７’は、スイッチ素子であるラテ
ラル形ＰＮＰＮ素子を形成する拡散層で、５および５’
はアノードとなり、６および６’はＰゲートとなるＰ形
ベース拡散層、Ｔおよび７’はカソードとなるＮ＋形エ
ミッター拡散層である。またＳＷＩおよびＳＷＩ’■ま
モノリシック化されたスイッチマトリクスにおいて、互
に同一行および同一列にないＰＮＰＮ素子をそれぞれ示
しているものとする。そしてこれを使用する際は、５お
よび５’のアノードに５１およびＳｌｂ信号源、そらび
にＴおよびＴ’のカソードにＲＬ、およびＲＬ、’の負
荷抵抗を接続してＳＷＩおよびＳＷ丁のＰＮＰＮ素子を
オン、オフさせて用いる。この場合ＳＵＢＩは基板端子
で、フローティング状態もしくは最低電位にして用いる
。しかしながら、かかる従来のＰＮ接合分離法によつて
形成した素子ではＳＷＩおよびＳＷ丁のノ ＰＮＰＮ素
子が同時にオン状態になつた時に、アノード５と基板１
および素子間分離層４間で形成される寄生ＰＮＰトラン
ジスタの電流増幅率が大きくＳＷＩ側の信号電流はアノ
ード５からカソード７に流れるだけでなく、アノード５
から基板１ワ および素子間分離層４に漏えいする。
度Ｐ形基板、２および７は高濃度Ｎ＋形埋込み拡散層、
３および３’は低濃度Ｎ形エピタキシャル成長層ならび
に４は高濃度ｐ＋形素子間分離層である。さらに、５お
よび５’乃至７および７’は、スイッチ素子であるラテ
ラル形ＰＮＰＮ素子を形成する拡散層で、５および５’
はアノードとなり、６および６’はＰゲートとなるＰ形
ベース拡散層、Ｔおよび７’はカソードとなるＮ＋形エ
ミッター拡散層である。またＳＷＩおよびＳＷＩ’■ま
モノリシック化されたスイッチマトリクスにおいて、互
に同一行および同一列にないＰＮＰＮ素子をそれぞれ示
しているものとする。そしてこれを使用する際は、５お
よび５’のアノードに５１およびＳｌｂ信号源、そらび
にＴおよびＴ’のカソードにＲＬ、およびＲＬ、’の負
荷抵抗を接続してＳＷＩおよびＳＷ丁のＰＮＰＮ素子を
オン、オフさせて用いる。この場合ＳＵＢＩは基板端子
で、フローティング状態もしくは最低電位にして用いる
。しかしながら、かかる従来のＰＮ接合分離法によつて
形成した素子ではＳＷＩおよびＳＷ丁のノ ＰＮＰＮ素
子が同時にオン状態になつた時に、アノード５と基板１
および素子間分離層４間で形成される寄生ＰＮＰトラン
ジスタの電流増幅率が大きくＳＷＩ側の信号電流はアノ
ード５からカソード７に流れるだけでなく、アノード５
から基板１ワ および素子間分離層４に漏えいする。
そのような状態となつている時、基板端子ＳＵＢＩがフ
ローティング状態では、この漏えいしたＳＷＩ側の信号
電流が、基板１および素子間分離層４とＳＷｌ′側のカ
ソード７／間で形成される寄生バーテイカル形ＰＮＰＮ
素子を通過して、カソード７′から負荷抵抗Ｒ／に直接
流れて漏話電流となる。また、基板端子ＳＵＢｌを最低
電位にした状態でも、耐圧を高くするために低濃度にし
た基板を用いているので、基板抵抗が高く、ＳＷｌ側の
漏えいした信号電流による電圧降下が大きくなつて、Ｓ
ＷＶ側に漏話となる基板電圧が発生する。この現象は、
ＳＷｌ′側からＳＷｌ側へも同様に起こる。したがつて
、この従来のＰＮ接合分離法によるモノリシツクＰＮＰ
Ｎスイツチマトリクスは、極端に漏話特性が悪いという
欠点を有していた。本発明は、以上のような点に鑑みて
なされたもので耐圧と基板容量を従来のＰＮ接合分離法
と同程度若しくはそれより優れた値に保づたまま漏話特
性を十分改善するために、寄生ＰＮＰトランジスタの電
流増幅率を低減すると共に、基板や素子間分離層を介し
て漏れる漏話電圧を低減するように改良した極めて良好
なるＰＮ接合分離法による低漏話モノリシツクＰＮＰＮ
スイツチマトリクスを提供することを目的としている。
以上図面を参照してこの発明の一実施例につき詳細に説
明する。
ローティング状態では、この漏えいしたＳＷＩ側の信号
電流が、基板１および素子間分離層４とＳＷｌ′側のカ
ソード７／間で形成される寄生バーテイカル形ＰＮＰＮ
素子を通過して、カソード７′から負荷抵抗Ｒ／に直接
流れて漏話電流となる。また、基板端子ＳＵＢｌを最低
電位にした状態でも、耐圧を高くするために低濃度にし
た基板を用いているので、基板抵抗が高く、ＳＷｌ側の
漏えいした信号電流による電圧降下が大きくなつて、Ｓ
ＷＶ側に漏話となる基板電圧が発生する。この現象は、
ＳＷｌ′側からＳＷｌ側へも同様に起こる。したがつて
、この従来のＰＮ接合分離法によるモノリシツクＰＮＰ
Ｎスイツチマトリクスは、極端に漏話特性が悪いという
欠点を有していた。本発明は、以上のような点に鑑みて
なされたもので耐圧と基板容量を従来のＰＮ接合分離法
と同程度若しくはそれより優れた値に保づたまま漏話特
性を十分改善するために、寄生ＰＮＰトランジスタの電
流増幅率を低減すると共に、基板や素子間分離層を介し
て漏れる漏話電圧を低減するように改良した極めて良好
なるＰＮ接合分離法による低漏話モノリシツクＰＮＰＮ
スイツチマトリクスを提供することを目的としている。
以上図面を参照してこの発明の一実施例につき詳細に説
明する。
すなわち第２図Ａ，ｂに示すように、原理的に＋は基板
として高濃度の厚いＰ形基板の上に低濃度の薄いＰ形層
を形成した二層構造を用いる点に一つの特徴を有し、且
つラテラル形ＰＮＰＮ素子部分を囲み埋込み拡散層に接
触する補償拡散層を持つ素子構造とする点にもう一つの
特徴を有し、さらに素子間分離層を素子領域ごと分離し
て、素子間分離層間に高抵抗Ｎ層を有する点に他のもう
一つの特徴を有してなるものである。
として高濃度の厚いＰ形基板の上に低濃度の薄いＰ形層
を形成した二層構造を用いる点に一つの特徴を有し、且
つラテラル形ＰＮＰＮ素子部分を囲み埋込み拡散層に接
触する補償拡散層を持つ素子構造とする点にもう一つの
特徴を有し、さらに素子間分離層を素子領域ごと分離し
て、素子間分離層間に高抵抗Ｎ層を有する点に他のもう
一つの特徴を有してなるものである。
そして図中、１０および１１は共に、゜後述のＮ形エピ
タキシヤル層を形成する際の基板となるものであり、１
０は高濃度で基板抵抗を小さくできる厚いＰ＋形基板、
１１は低濃度（１×１０１７循１３以下程度）で耐圧を
高く基板容量を小さくできる薄い（数ミクロン）Ｐ形層
である。
タキシヤル層を形成する際の基板となるものであり、１
０は高濃度で基板抵抗を小さくできる厚いＰ＋形基板、
１１は低濃度（１×１０１７循１３以下程度）で耐圧を
高く基板容量を小さくできる薄い（数ミクロン）Ｐ形層
である。
この薄いＰ形層は、例えばエピタキシヤル成長技術ある
いはアウトデイフユージヨン技術等によつて形成するこ
とができる。このＰ／ｐ＋の二層構造基板にＮ＋形埋込
拡散層を形成し、その上に低濃度Ｎ形エピタキシヤル層
を形成させたものが、本発明による素子マトリクス作成
の基本ウエハとなるものであるＯまた１２および１２′
は高濃度Ｎ＋形埋込拡散層、１３および１３′は素子領
域である低濃度Ｎ形エピタキシヤル成長層、１４は高濃
度ｐ＋形素子間分離層ならびに１５および１５′乃至１
７および１７／はラテラル形ＰＮＰＮ素子を形成する部
分で、１５および１５′はアノードとなり、１６および
１６′はＰゲートとなるＰ形ベース拡散層、ならびに１
７および１７′はカソードとなるＮ＋形エミツタ拡散層
である。
いはアウトデイフユージヨン技術等によつて形成するこ
とができる。このＰ／ｐ＋の二層構造基板にＮ＋形埋込
拡散層を形成し、その上に低濃度Ｎ形エピタキシヤル層
を形成させたものが、本発明による素子マトリクス作成
の基本ウエハとなるものであるＯまた１２および１２′
は高濃度Ｎ＋形埋込拡散層、１３および１３′は素子領
域である低濃度Ｎ形エピタキシヤル成長層、１４は高濃
度ｐ＋形素子間分離層ならびに１５および１５′乃至１
７および１７／はラテラル形ＰＮＰＮ素子を形成する部
分で、１５および１５′はアノードとなり、１６および
１６′はＰゲートとなるＰ形ベース拡散層、ならびに１
７および１７′はカソードとなるＮ＋形エミツタ拡散層
である。
この１２および１２／乃至１７および１７′までは従来
のＰＮ接合分離法によるものと同様に形成されるもので
、第１図の２および７乃至７およびｒまでと同じもので
ある。さらに、１８および１８′は前述のラテラル形Ｐ
ＮＰＮ素子部分を囲むと共に、前記埋込み拡散層１２ま
たは１′２′と接触する高濃度Ｎ＋形補償拡散層、１９
は素子間分離層を素子領域ごと分離する低濃度Ｎ形エピ
タキシヤル成長層であつて、前述の１３および１３′の
素子領域と同時に形成される同じものである。
のＰＮ接合分離法によるものと同様に形成されるもので
、第１図の２および７乃至７およびｒまでと同じもので
ある。さらに、１８および１８′は前述のラテラル形Ｐ
ＮＰＮ素子部分を囲むと共に、前記埋込み拡散層１２ま
たは１′２′と接触する高濃度Ｎ＋形補償拡散層、１９
は素子間分離層を素子領域ごと分離する低濃度Ｎ形エピ
タキシヤル成長層であつて、前述の１３および１３′の
素子領域と同時に形成される同じものである。
しかしてこれを動作するには、まず基板端子ＳＵＢ２を
最低電位にする。
最低電位にする。
次にアノード１５および１５′に信号源Ｓ２およびＳｆ
をそれぞれ接続し、カソード１７および１７′に負荷抵
抗ＲＬ２およびＲＬダをそれぞれ接続してＳＷ２および
ＳＷ２′のＰＮＰＮ素子をオン、オフさせる。このよう
な素子構造によれば、基板端子ＳＵＢ２を最低電位して
用いるので、次のような効果がある。
をそれぞれ接続し、カソード１７および１７′に負荷抵
抗ＲＬ２およびＲＬダをそれぞれ接続してＳＷ２および
ＳＷ２′のＰＮＰＮ素子をオン、オフさせる。このよう
な素子構造によれば、基板端子ＳＵＢ２を最低電位して
用いるので、次のような効果がある。
先ず第１に従来のＰＮ接合分離法によるモノリシツクＰ
ＮＰＮスイツチでは、アノードと基板で形成される寄生
ＰＮＰトランジスタの作用により、信号電流が基板およ
び素子間分離層に漏えいすると共に、低濃度の基板で抵
抗率が高いので、基板抵抗によるこの漏えい電流の電圧
降下が大きくなり漏話となる基板電圧を発生した。これ
に対し本発明では、基板として１１の薄い低濃度のＰ形
層の下に１０の高濃度で抵抗率が低いｐ＋形層があるも
のを用いているので、耐圧および基板容量を従来法と同
じ若しくはそれより優れた値に保つたまま基板抵抗を小
さくでき漏えいした信号電流による基板電圧がほとんど
発生しないものである。次にこの点を定量的に述べると
、先ず寄生ＰＮＰトランジスタによる漏話特性は最悪状
態で次の式で表される。
ＮＰＮスイツチでは、アノードと基板で形成される寄生
ＰＮＰトランジスタの作用により、信号電流が基板およ
び素子間分離層に漏えいすると共に、低濃度の基板で抵
抗率が高いので、基板抵抗によるこの漏えい電流の電圧
降下が大きくなり漏話となる基板電圧を発生した。これ
に対し本発明では、基板として１１の薄い低濃度のＰ形
層の下に１０の高濃度で抵抗率が低いｐ＋形層があるも
のを用いているので、耐圧および基板容量を従来法と同
じ若しくはそれより優れた値に保つたまま基板抵抗を小
さくでき漏えいした信号電流による基板電圧がほとんど
発生しないものである。次にこの点を定量的に述べると
、先ず寄生ＰＮＰトランジスタによる漏話特性は最悪状
態で次の式で表される。
ここで、ＬＸＴは漏話減衰量、ＲＳＵＢは基板抵抗、Ｒ
Ｌは負荷抵抗、ＣＳＵＢは基板・Ｎゲート間容量および
αは寄生ＰＮＰトランジスタの電流増幅率である。
Ｌは負荷抵抗、ＣＳＵＢは基板・Ｎゲート間容量および
αは寄生ＰＮＰトランジスタの電流増幅率である。
また、最悪状態を想定し、ＰＮＰ素子領域の直下の基板
にしか漏えい電流が流れないと仮定すると、基板抵抗Ｒ
ＳＵＢは次の式で表される。
にしか漏えい電流が流れないと仮定すると、基板抵抗Ｒ
ＳＵＢは次の式で表される。
ここで、ρは基板の抵抗率、Ｓは素子領域の底面積、お
よびｄは基板の厚さである。これらの式を用いて従来の
ＰＮ接合分離法の時の漏話減衰量ＬＸＴを求めると次の
結果を得る。
よびｄは基板の厚さである。これらの式を用いて従来の
ＰＮ接合分離法の時の漏話減衰量ＬＸＴを求めると次の
結果を得る。
この場合、基板の濃度が１．５×１０１５（１７７１−
３であると、その基板の抵抗率ρは約１０Ω・儂となる
から、基板の厚さが３００μｍ１素子領域４００００μ
Ｍ２では、基板抵抗ＲＳＵＢは、（２）式により７５０
Ωとなる。また負荷抵抗ＲＬ＝７５Ω、基板・Ｎゲート
間容量ＣｓｕＢ＝２０ｐＦおよび電流増幅率α＝０．１
と仮定すると、周波数４ＭＨｚにおける漏話減衰量ＬＸ
Ｔは、（１）式より＋３３．８ｄＢとなる。これに対し
本発明では、基板が二層構造になつている。したがつて
同様の仮定では基板抵抗ＲＳＵＢは次の式で表される。
但し、この表はガンメル法プログラムによるシミユレー
シヨン結果（ＢＥ＝−０．７Ｖ，．ＶＢＣ＝０．２Ｖ）
を示すもので次の条件をとつている。
３であると、その基板の抵抗率ρは約１０Ω・儂となる
から、基板の厚さが３００μｍ１素子領域４００００μ
Ｍ２では、基板抵抗ＲＳＵＢは、（２）式により７５０
Ωとなる。また負荷抵抗ＲＬ＝７５Ω、基板・Ｎゲート
間容量ＣｓｕＢ＝２０ｐＦおよび電流増幅率α＝０．１
と仮定すると、周波数４ＭＨｚにおける漏話減衰量ＬＸ
Ｔは、（１）式より＋３３．８ｄＢとなる。これに対し
本発明では、基板が二層構造になつている。したがつて
同様の仮定では基板抵抗ＲＳＵＢは次の式で表される。
但し、この表はガンメル法プログラムによるシミユレー
シヨン結果（ＢＥ＝−０．７Ｖ，．ＶＢＣ＝０．２Ｖ）
を示すもので次の条件をとつている。
ここでρ１は低濃度で薄いＰ形層の抵抗率、ｄ１はその
厚さ、ρ２は高濃度で厚いｐ＋形層の抵抗率、およびＤ
２はその厚さである。
厚さ、ρ２は高濃度で厚いｐ＋形層の抵抗率、およびＤ
２はその厚さである。
この（３）式より、５×１０１９ｃｒ！ｌ−３の高濃度
Ｐ＋形層２９５μｍ厚の上に１．５×１０１５ｃＴｒＬ
−３の低濃度Ｐ形層５μｍで合計３００μｍ厚の基板を
形成した場合、それぞれ抵抗率が２×１０−３Ω・？お
よび１０Ω・？となるから、基板抵抗ＲＳＵＢは、１２
．６５Ωとなる。
Ｐ＋形層２９５μｍ厚の上に１．５×１０１５ｃＴｒＬ
−３の低濃度Ｐ形層５μｍで合計３００μｍ厚の基板を
形成した場合、それぞれ抵抗率が２×１０−３Ω・？お
よび１０Ω・？となるから、基板抵抗ＲＳＵＢは、１２
．６５Ωとなる。
これにより、漏話減衰量ＬＸＴは（１）式より＋６９．
１ｄＢとなる。以上から分るように、本発明によつて３
５．３ｄＢの改善が得られる。また第２に従来のＰＮ接
合分離法によるラテラル形ＰＮＰＮスイツチでは、本発
明の補償拡散層１８がなく、アノード５と基板１および
素子分離層４で形成される寄生ＰＮＰトランジスタの電
流増幅率が非常に大きく、基板への漏えい電流の原因と
なつていた。
１ｄＢとなる。以上から分るように、本発明によつて３
５．３ｄＢの改善が得られる。また第２に従来のＰＮ接
合分離法によるラテラル形ＰＮＰＮスイツチでは、本発
明の補償拡散層１８がなく、アノード５と基板１および
素子分離層４で形成される寄生ＰＮＰトランジスタの電
流増幅率が非常に大きく、基板への漏えい電流の原因と
なつていた。
しかし、この寄生ＰＮＰトランジスタの電流増幅率は、
本発明によれば第２図に示すようにラテラル形ＰＮＰＮ
素子部分を囲み埋込み層に接触する高濃度Ｎ＋形補償拡
散層１８を設けることに．よつて低減される。次表は補
償拡散層の濃度と寄生ＰＮＰトランジスタの電流増幅率
の関係を示すもので、濃度の増大によつて電流増幅率が
急激に低減することがわかる。〜７μｍ （なおＣｓは表面濃度、ｎは濃度である。
本発明によれば第２図に示すようにラテラル形ＰＮＰＮ
素子部分を囲み埋込み層に接触する高濃度Ｎ＋形補償拡
散層１８を設けることに．よつて低減される。次表は補
償拡散層の濃度と寄生ＰＮＰトランジスタの電流増幅率
の関係を示すもので、濃度の増大によつて電流増幅率が
急激に低減することがわかる。〜７μｍ （なおＣｓは表面濃度、ｎは濃度である。
）例えば、Ｎ＋補償拡散層のない従来のＰＮ接合分離法
の濃度１×１０”６ｃｍ−３に比較して、Ｎ＋補償拡散
層の濃度を１×１０１９ＣＴｒＬ−３程度にすることに
よつて、寄生ＰＮＰトランジスタの電流増幅率を５２分
の１程度に低減できる。このαの低減による改善効果を
（１）式より計算するとＮ＋補償拡散層のない１×１０
１６（Ｖ７ｌ−３の従来のＰＮ接合分離法に比べ５８．
９ｄＢの改善が得られる。さらに第３に従来のＰＮ接合
分離法では、寄生ＰＮＰトランジスタによつて漏えいす
る信号電流は、ほとんどアノード５領域と距離的に近い
素子間分離層４に流れると共に、素子間分離層が高濃度
で低抵抗であるために漏えいした信号電流が流れやすく
、他の素子領域に漏話する影響を与えやすい。
の濃度１×１０”６ｃｍ−３に比較して、Ｎ＋補償拡散
層の濃度を１×１０１９ＣＴｒＬ−３程度にすることに
よつて、寄生ＰＮＰトランジスタの電流増幅率を５２分
の１程度に低減できる。このαの低減による改善効果を
（１）式より計算するとＮ＋補償拡散層のない１×１０
１６（Ｖ７ｌ−３の従来のＰＮ接合分離法に比べ５８．
９ｄＢの改善が得られる。さらに第３に従来のＰＮ接合
分離法では、寄生ＰＮＰトランジスタによつて漏えいす
る信号電流は、ほとんどアノード５領域と距離的に近い
素子間分離層４に流れると共に、素子間分離層が高濃度
で低抵抗であるために漏えいした信号電流が流れやすく
、他の素子領域に漏話する影響を与えやすい。
これに対し本発明では、素子間分離層を素子領域ごとに
分離して、素子間分離層の間に高抵抗Ｎ層１９が存在す
るため、隣接素子に漏話を与える漏えい電圧がこの高抵
抗Ｎ層１９で低減される。この効果を定量的に求めてみ
ると次のようになる。
分離して、素子間分離層の間に高抵抗Ｎ層１９が存在す
るため、隣接素子に漏話を与える漏えい電圧がこの高抵
抗Ｎ層１９で低減される。この効果を定量的に求めてみ
ると次のようになる。
素子間分離層間に高抵抗Ｎ層１９があるので、素子領域
間の抵抗をＲＬＡＴと表わすと、ＲＬＡＴを考慮した漏
話減衰量は…式から次式に変る。（４）式においてＲＬ
ＡＴ＝０Ωの最悪状態で（１）式の漏話減衰量の式とな
ることが分る。ここで、素子領域間の抵抗は、次の式で
表される。
間の抵抗をＲＬＡＴと表わすと、ＲＬＡＴを考慮した漏
話減衰量は…式から次式に変る。（４）式においてＲＬ
ＡＴ＝０Ωの最悪状態で（１）式の漏話減衰量の式とな
ることが分る。ここで、素子領域間の抵抗は、次の式で
表される。
先ず、従来法では素子領域間に素子間分離層しかないの
で、と表される。
で、と表される。
ここで、Ｒｓは素子間分離層のシート抵抗、ｌは素子領
域間の距離、およびω素子領域間を流れる漏えい電流に
有効に働く抵抗体の幅である。これに対し、本発明では
素子領域間に２つの素子間分離層と高抵抗Ｎ層が入るた
め、ＲＬＡＴは次のように表される。
域間の距離、およびω素子領域間を流れる漏えい電流に
有効に働く抵抗体の幅である。これに対し、本発明では
素子領域間に２つの素子間分離層と高抵抗Ｎ層が入るた
め、ＲＬＡＴは次のように表される。
ここで、Ｒｓｌは素子間分離層のシート抵抗、１１は素
子間分離の幅、Ｒｓ２は高抵抗Ｎ層のシート抵抗および
１２は素子間分離層間の距離である。
子間分離の幅、Ｒｓ２は高抵抗Ｎ層のシート抵抗および
１２は素子間分離層間の距離である。
以上の式を用いて、ｐ／Ｐｆ二重構造基板の効果の説明
に用いた同様の仮定のもとにさらに次の仮定を加えて（
４）式より計算すると次のような結果を得る。素子分離
層の表面濃度を１ｘ１０１９ｃｍ−３、厚さを１０ｔｔ
ｍとするとそのシート抵抗は１２Ω／□となる。
に用いた同様の仮定のもとにさらに次の仮定を加えて（
４）式より計算すると次のような結果を得る。素子分離
層の表面濃度を１ｘ１０１９ｃｍ−３、厚さを１０ｔｔ
ｍとするとそのシート抵抗は１２Ω／□となる。
また高抵抗Ｎ形エピタキシヤル層の濃度を１×１０１５
ＣＴｒＬ−３、厚さを１０ｔｔｍとするとシート抵抗は
５×１０３Ω／□となる。１，１１＝ ２０μＭＮｌ２
＝１０μｍおよびω＝１０Ｉｔｍと仮定して（５）式，
（６式からＲＬＡＴを計算すると、従来法ではＲＬＡＴ
＝ ２４Ω、本発明ではＲＬＡＴ＝ ５０４８Ωとなる
。
ＣＴｒＬ−３、厚さを１０ｔｔｍとするとシート抵抗は
５×１０３Ω／□となる。１，１１＝ ２０μＭＮｌ２
＝１０μｍおよびω＝１０Ｉｔｍと仮定して（５）式，
（６式からＲＬＡＴを計算すると、従来法ではＲＬＡＴ
＝ ２４Ω、本発明ではＲＬＡＴ＝ ５０４８Ωとなる
。
これらの値を用いて（４）式よりｐ／ｐ゛二重構造基板
を併用しない場合（ ＲｓｕＢ＝ ７５０Ω）の漏話減
衰量を求めると、従来法ではＬＸＴＩ＝ ３３．９ｄＢ
）本発明ではＬＸＴ２＝ ４６．９ｄＢとなり、１３ｄ
Ｂの改善が得られる。さらに、ｐ／Ｐｆ二重構造基板を
併用した場合には、ＲｓｕＢ＝１２．６５Ωとなるから
（４）式からＰ／ｐ＋二重構造基板のものだけではＬｘ
Ｔ３＝７４．８ｄＢ）この構造との併用ではＬｘＴ４＝
１１５．１ｄＢとなり、併用による相乗効果もあり大幅
に改善されることが分る。
を併用しない場合（ ＲｓｕＢ＝ ７５０Ω）の漏話減
衰量を求めると、従来法ではＬＸＴＩ＝ ３３．９ｄＢ
）本発明ではＬＸＴ２＝ ４６．９ｄＢとなり、１３ｄ
Ｂの改善が得られる。さらに、ｐ／Ｐｆ二重構造基板を
併用した場合には、ＲｓｕＢ＝１２．６５Ωとなるから
（４）式からＰ／ｐ＋二重構造基板のものだけではＬｘ
Ｔ３＝７４．８ｄＢ）この構造との併用ではＬｘＴ４＝
１１５．１ｄＢとなり、併用による相乗効果もあり大幅
に改善されることが分る。
この併用による相乗効果を求めて見ると、素子間分離間
の高抵抗Ｎ層による改善効果はＬＸＴ２− ＬＸＴＩ＝
１３ｄＢ，．Ｐ／ Ｐ ＋二重構造基板による改善効果
はＬＸＴ３−ＬＸＴＩ＝４０．９ｄＢであり、その和は
１３．０＋ ４０．９＝ ５３．９ｄＢであるが、併用
による改善効果はＬＸＴ４− ＬＸＴＩ＝ ８１．２ｄ
Ｂにもなり、８１．２− ５３．９＝ ２７．３ｄＢの
相乗効果による改善があることが分る。以上の３点より
本発明によるＰＮ接合分離法は、寄生ＰＮＰトランジス
タによつて漏えいする信号電流を低減する効果、または
漏えい電流による影響を防ぐ効果を利用して、耐圧およ
び基板容量を従来法と同じに保つたまま低漏話なるモノ
リシツクＰＮＰＮスイツチマトリクスの作製に適してい
ることが分る。従つて以上説明したように本発明によれ
ば、モノリシツクＰＮＰＮスイツチマトリクスにおいて
、あるスイツチ素子から漏えいする信号電流による他の
スイツチ素子への漏話の影響を十分低減できることから
、十分に確立されたＰＮ接合分離法を応用して耐圧およ
び基板容量を従来法と同じに保つたまま、低漏話になる
モノリシツクＰＮＰＮスイツチマトリクスを作製できる
利点がある。
の高抵抗Ｎ層による改善効果はＬＸＴ２− ＬＸＴＩ＝
１３ｄＢ，．Ｐ／ Ｐ ＋二重構造基板による改善効果
はＬＸＴ３−ＬＸＴＩ＝４０．９ｄＢであり、その和は
１３．０＋ ４０．９＝ ５３．９ｄＢであるが、併用
による改善効果はＬＸＴ４− ＬＸＴＩ＝ ８１．２ｄ
Ｂにもなり、８１．２− ５３．９＝ ２７．３ｄＢの
相乗効果による改善があることが分る。以上の３点より
本発明によるＰＮ接合分離法は、寄生ＰＮＰトランジス
タによつて漏えいする信号電流を低減する効果、または
漏えい電流による影響を防ぐ効果を利用して、耐圧およ
び基板容量を従来法と同じに保つたまま低漏話なるモノ
リシツクＰＮＰＮスイツチマトリクスの作製に適してい
ることが分る。従つて以上説明したように本発明によれ
ば、モノリシツクＰＮＰＮスイツチマトリクスにおいて
、あるスイツチ素子から漏えいする信号電流による他の
スイツチ素子への漏話の影響を十分低減できることから
、十分に確立されたＰＮ接合分離法を応用して耐圧およ
び基板容量を従来法と同じに保つたまま、低漏話になる
モノリシツクＰＮＰＮスイツチマトリクスを作製できる
利点がある。
第１図Ａ，ｂは従来のＰＮ接合分離法によるモノリシツ
クＰＮＰＮスイツチマトリクスを示す一部の断面図とそ
の平面図、第２図Ａ，ｂは、本発明の一実施例を示す一
部の断面図とその平面図である。 １０・・・・・・Ｐ＋形基板、１１・・・・・・Ｐ形層
、１２，１７・・・・・・高濃度禰形埋込拡散、１３，
１３′・・・・・・低濃度Ｎ形エピタキシヤル成長層、
１４・・・・・・高濃度ｐ＋形素子間分離層、１５，１
５′・・・・・・アノード、１６，１６（・・・・・Ｐ
形ベース拡散層、１７，１γ・・・・・・Ｎ＋形エミツ
タ拡散層、１８，１８′・・・・・・高濃度Ｎ＋形補償
拡散層、１９・・・・・・低濃度Ｎ形エピタキシヤル成
長層、Ｓｌ，Ｓ！・・・・・・信号源、ＲＬ２，ＲＬｆ
・・・・・・負荷抵抗、ＳＷ２，ＳＷ′２′・・・・・
・ＰＮＰＮ素子。
クＰＮＰＮスイツチマトリクスを示す一部の断面図とそ
の平面図、第２図Ａ，ｂは、本発明の一実施例を示す一
部の断面図とその平面図である。 １０・・・・・・Ｐ＋形基板、１１・・・・・・Ｐ形層
、１２，１７・・・・・・高濃度禰形埋込拡散、１３，
１３′・・・・・・低濃度Ｎ形エピタキシヤル成長層、
１４・・・・・・高濃度ｐ＋形素子間分離層、１５，１
５′・・・・・・アノード、１６，１６（・・・・・Ｐ
形ベース拡散層、１７，１γ・・・・・・Ｎ＋形エミツ
タ拡散層、１８，１８′・・・・・・高濃度Ｎ＋形補償
拡散層、１９・・・・・・低濃度Ｎ形エピタキシヤル成
長層、Ｓｌ，Ｓ！・・・・・・信号源、ＲＬ２，ＲＬｆ
・・・・・・負荷抵抗、ＳＷ２，ＳＷ′２′・・・・・
・ＰＮＰＮ素子。
Claims (1)
- 【特許請求の範囲】 １ Ｐ形基板上に複数のラテラル形ＰＮＰＮスイッチ素
子を形成してなるＰＮ接合分離法によるモノリシックＰ
ＮＰＮスイッチマトリクスにおいて、前記Ｐ形基板とし
て高濃度で基板抵抗が低いＰ＾＋形基板上に低濃度（１
×１０＾１＾７ｃｍ＾−＾３以下程度）で耐圧が高く基
板容量を小さくできる薄いＰ形層をエピタキシャル成長
等で形成してなるＰ／Ｐ＾＋の二層構造としたことを特
徴とするＰＮ接合分離法による低漏話モノリシックＰＮ
ＰＮスイッチマトリクス。 ２ 前記複数のラテラル形ＰＮＰＮスイッチ素子は互い
の間が高抵抗Ｎ層で分離された素子間分離層で各素子領
域毎に分離されていることを特徴とする特許請求の範囲
第１項記載のＰＮ接合分離法による低漏話モノリシック
ＰＮＰＮスイッチマトリクス。 ３ 前記複数のラテラル形ＰＮＰＮスイッチ素子は各素
子部分に対応する埋込み拡散層と接触する高濃度のＮ＾
＋形補償拡散層で各素子部分毎に囲まれていることを特
徴とする特許請求の範囲第１項または第２項に記載のＰ
Ｎ接合分離法による低漏話モノリシックＰＮＰＮスイッ
チマトリクス。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52024378A JPS596514B2 (ja) | 1977-03-08 | 1977-03-08 | Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクス |
| US05/883,796 US4246594A (en) | 1977-03-08 | 1978-03-06 | Low crosstalk type switching matrix of monolithic semiconductor device |
| CA298,438A CA1101564A (en) | 1977-03-08 | 1978-03-07 | Low crosstalk type switching matrix of monolithic semiconductor device |
| DE2810075A DE2810075C2 (de) | 1977-03-08 | 1978-03-08 | Schaltmatrix in Form einer monolithischen Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52024378A JPS596514B2 (ja) | 1977-03-08 | 1977-03-08 | Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53111285A JPS53111285A (en) | 1978-09-28 |
| JPS596514B2 true JPS596514B2 (ja) | 1984-02-13 |
Family
ID=12136517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52024378A Expired JPS596514B2 (ja) | 1977-03-08 | 1977-03-08 | Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4246594A (ja) |
| JP (1) | JPS596514B2 (ja) |
| CA (1) | CA1101564A (ja) |
| DE (1) | DE2810075C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213447A (ja) * | 1982-06-07 | 1983-12-12 | Nec Corp | 半導体装置 |
| EP0144865B1 (en) * | 1983-12-05 | 1991-06-26 | General Electric Company | Semiconductor wafer with an electrically-isolated semiconductor device |
| JPH0644608B2 (ja) * | 1984-11-21 | 1994-06-08 | 日本電気株式会社 | 半導体集積回路装置 |
| US4994887A (en) * | 1987-11-13 | 1991-02-19 | Texas Instruments Incorporated | High voltage merged bipolar/CMOS technology |
| US5036377A (en) * | 1988-08-03 | 1991-07-30 | Texas Instruments Incorporated | Triac array |
| US5142348A (en) * | 1989-08-16 | 1992-08-25 | Matsushita Electronics Corporation | Lateral thyristor |
| DE4127033A1 (de) * | 1991-08-16 | 1993-02-18 | Asea Brown Boveri | Mos-gesteuerter thyristor mct |
| JP3267479B2 (ja) * | 1995-10-11 | 2002-03-18 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP3077592B2 (ja) * | 1996-06-27 | 2000-08-14 | 日本電気株式会社 | デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法 |
| JP2000021972A (ja) * | 1998-07-03 | 2000-01-21 | Fujitsu Ltd | 半導体装置 |
| US6225674B1 (en) | 1999-04-02 | 2001-05-01 | Motorola, Inc. | Semiconductor structure and method of manufacture |
| US6989572B2 (en) * | 2003-07-09 | 2006-01-24 | Semiconductor Components Industries, L.L.C. | Symmetrical high frequency SCR structure |
| CN101271865B (zh) * | 2008-04-29 | 2010-06-02 | 无锡中微晶园电子有限公司 | Lcd高压驱动电路的伪外延高压结构的制造方法 |
| EP2246885A1 (fr) * | 2009-04-27 | 2010-11-03 | STmicroelectronics SA | Structure de protection d'un circuit intégré contre des décharges électrostatiques |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3430110A (en) * | 1965-12-02 | 1969-02-25 | Rca Corp | Monolithic integrated circuits with a plurality of isolation zones |
| US3423650A (en) * | 1966-07-01 | 1969-01-21 | Rca Corp | Monolithic semiconductor microcircuits with improved means for connecting points of common potential |
| US3576475A (en) * | 1968-08-29 | 1971-04-27 | Texas Instruments Inc | Field effect transistors for integrated circuits and methods of manufacture |
| US3590345A (en) * | 1969-06-25 | 1971-06-29 | Westinghouse Electric Corp | Double wall pn junction isolation for monolithic integrated circuit components |
| US3760239A (en) * | 1971-06-09 | 1973-09-18 | Cress S | Coaxial inverted geometry transistor having buried emitter |
| US3878551A (en) * | 1971-11-30 | 1975-04-15 | Texas Instruments Inc | Semiconductor integrated circuits having improved electrical isolation characteristics |
| JPS5314420B2 (ja) * | 1973-05-14 | 1978-05-17 | ||
| DE2430416C3 (de) * | 1974-06-25 | 1979-03-08 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Integrierte Koppelpunktschaltung |
| JPS5128777A (en) * | 1974-09-04 | 1976-03-11 | Hitachi Ltd | Kisei pnpn sairisutanohatsuseioboshishita shusekikairosochi no seizohoho |
| US3972061A (en) * | 1974-10-02 | 1976-07-27 | National Semiconductor Corporation | Monolithic lateral S.C.R. having reduced "on" resistance |
| US4027325A (en) * | 1975-01-30 | 1977-05-31 | Sprague Electric Company | Integrated full wave diode bridge rectifier |
| US4117507A (en) * | 1976-06-22 | 1978-09-26 | Sgs-Ates Componeti Elettronici S.P.A. | Diode formed in integrated-circuit structure |
-
1977
- 1977-03-08 JP JP52024378A patent/JPS596514B2/ja not_active Expired
-
1978
- 1978-03-06 US US05/883,796 patent/US4246594A/en not_active Expired - Lifetime
- 1978-03-07 CA CA298,438A patent/CA1101564A/en not_active Expired
- 1978-03-08 DE DE2810075A patent/DE2810075C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4246594A (en) | 1981-01-20 |
| DE2810075A1 (de) | 1978-09-14 |
| DE2810075C2 (de) | 1982-11-11 |
| JPS53111285A (en) | 1978-09-28 |
| CA1101564A (en) | 1981-05-19 |
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