JPS61129861A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は相補型ＭＯ８半導体装置に係り、特に破壊に
対する強化を計った改良に関する。
対する強化を計った改良に関する。
相補型ＵＯＳ半導体装置（以下ＣＭＯ８と略称する）は
同一基板上にＰチャンネルとＮチャンネルのトラーンジ
スタを形成し、この両トランジスタを直列接続したもの
を基本回路素子として用いるものであり、高集積化が可
能な点および低電力消費性等積々の特徴を有している。
同一基板上にＰチャンネルとＮチャンネルのトラーンジ
スタを形成し、この両トランジスタを直列接続したもの
を基本回路素子として用いるものであり、高集積化が可
能な点および低電力消費性等積々の特徴を有している。
このため近年では０ＭＯ８は種々の回路に応用されてき
ている。
ている。
しかしながら０ＭＯ８の短所としては破壊に対して弱い
ことも否めず、次のような破壊現象があげられる。その
１つとして先ずラッチアップによる破壊、次ＫＮチャ／
ネルトランジスタの耐圧の２次降伏現象による破壊、さ
らにゲート酸化膜の静電破壊現象等がめる。この中でも
ラッチアップによる破壊はＣ１ｖ（Ｏ８構造であるがた
めの不可避な破壊モードであり、従来このラッチアップ
による破壊に対して種々の対策がなされているが、まだ
完全に防止できるような対策がないのが現状である。
ことも否めず、次のような破壊現象があげられる。その
１つとして先ずラッチアップによる破壊、次ＫＮチャ／
ネルトランジスタの耐圧の２次降伏現象による破壊、さ
らにゲート酸化膜の静電破壊現象等がめる。この中でも
ラッチアップによる破壊はＣ１ｖ（Ｏ８構造であるがた
めの不可避な破壊モードであり、従来このラッチアップ
による破壊に対して種々の対策がなされているが、まだ
完全に防止できるような対策がないのが現状である。
ここで次に０ＭＯ８としてインバータの場合を例にして
ラッチアップによる破壊現象を説明する。第３図は従来
のインバータの構成を示す断面図である。図において１
１はＮ型の半導体基板、１２はこの半導体基板１１の主
面ｆｕｌｌの表面領域に設けられたＰ型領域、ｘｓ、ｚ
４／／ｉこのＰ型領域１２の表面領域に一定間隔を保っ
て設けられ、Ｎチャンネルトランジスタのソース領域お
よびドレイン領域となるＮ＋型領領域１５゜１６は上記
Ｎ型の半導体基板の表面領域に一定間隔を保って設けら
れ、Ｐチャンネルトランジスタのドレイン領域およびソ
ース領域となるＰ＋型頒域、１７はＮチャンネルトラン
ジスタのゲート酸化膜、１ＢはＰチャンネルトランジス
タのゲート酸化膜、１９．２０はＮチャンネルトランジ
スタのソースおよびドレイン電極、２１゜２２はＰチャ
ンネルトランジスタのソースおよびドレイン電極、２３
．２４はＮチャンネルおよびＰチャンネルトランジスタ
のゲート電極であり、上記ゲート電極２３．２４は共通
接続されその接続点は入力信号ＩＮ供給端に接続され、
Ｎチャンネルトランジスタのソース電極１９は一方電源
電圧Ｖ８ｆｌ供給端に接続され、Ｐチャンネルトランジ
スタのソース電極２１は他方電源シ圧ｖＤＤ供給端に接
続され、さらにＮチャンネルトランジスタのドレイン電
極２０およびＰチャンネルトランジスタのドレイン電極
２２は共通接続され、その共通接続点は信号ＯＵＴ出力
端に接続される。
ラッチアップによる破壊現象を説明する。第３図は従来
のインバータの構成を示す断面図である。図において１
１はＮ型の半導体基板、１２はこの半導体基板１１の主
面ｆｕｌｌの表面領域に設けられたＰ型領域、ｘｓ、ｚ
４／／ｉこのＰ型領域１２の表面領域に一定間隔を保っ
て設けられ、Ｎチャンネルトランジスタのソース領域お
よびドレイン領域となるＮ＋型領領域１５゜１６は上記
Ｎ型の半導体基板の表面領域に一定間隔を保って設けら
れ、Ｐチャンネルトランジスタのドレイン領域およびソ
ース領域となるＰ＋型頒域、１７はＮチャンネルトラン
ジスタのゲート酸化膜、１ＢはＰチャンネルトランジス
タのゲート酸化膜、１９．２０はＮチャンネルトランジ
スタのソースおよびドレイン電極、２１゜２２はＰチャ
ンネルトランジスタのソースおよびドレイン電極、２３
．２４はＮチャンネルおよびＰチャンネルトランジスタ
のゲート電極であり、上記ゲート電極２３．２４は共通
接続されその接続点は入力信号ＩＮ供給端に接続され、
Ｎチャンネルトランジスタのソース電極１９は一方電源
電圧Ｖ８ｆｌ供給端に接続され、Ｐチャンネルトランジ
スタのソース電極２１は他方電源シ圧ｖＤＤ供給端に接
続され、さらにＮチャンネルトランジスタのドレイン電
極２０およびＰチャンネルトランジスタのドレイン電極
２２は共通接続され、その共通接続点は信号ＯＵＴ出力
端に接続される。
このような構成のインバータではそのＰＮ接合構造によ
り、ＮチャンネルおよびＰチャンネルトランジスタの他
に図示するようにバイポーラのトランジスタが等価的に
発生する。すなわちＰ＋型領域１５をエミッタ領域、基
板１１をベース領域およびＰ型領域１２をコレクタ領域
とするＰＮＰ ）ランジスタ２４、Ｐ＋型領域１６をエ
ミッタ領域、基板１１をベース領域およびＰ型領域１２
をコレクタ領域とするＰＮＰ トランジスタ２５、Ｎ
型領域１４をエミッタ領域、Ｐ型領域Ｚ２をベース領域
および基板１１をコレクタ領域とする”ＮＰＮ ）ラン
ジスタ２６、Ｈ”型領域１３をエミッタ領域、Ｐ型領域
１２をベース領域および基板１ノをコレクタ領域とする
ＮＰＮ トランジスタ２７が発生する。
り、ＮチャンネルおよびＰチャンネルトランジスタの他
に図示するようにバイポーラのトランジスタが等価的に
発生する。すなわちＰ＋型領域１５をエミッタ領域、基
板１１をベース領域およびＰ型領域１２をコレクタ領域
とするＰＮＰ ）ランジスタ２４、Ｐ＋型領域１６をエ
ミッタ領域、基板１１をベース領域およびＰ型領域１２
をコレクタ領域とするＰＮＰ トランジスタ２５、Ｎ
型領域１４をエミッタ領域、Ｐ型領域Ｚ２をベース領域
および基板１１をコレクタ領域とする”ＮＰＮ ）ラン
ジスタ２６、Ｈ”型領域１３をエミッタ領域、Ｐ型領域
１２をベース領域および基板１ノをコレクタ領域とする
ＮＰＮ トランジスタ２７が発生する。
第４図は上記等価的に発生するバイポーラトランジスタ
を等価抵抗と共に示す等価回路図であり、図中の各抵抗
２８〜３２は基板１１における抵抗、および各抵抗３３
〜３７はＰ型領域１２における抵抗である。いま第４図
において、出力端にＶＤＤより高い電圧が印加されるか
あるいは適当な値の電流が供給されると、ＯＵＴ〜ＰＮ
Ｐ ）ランジスタｚ５〜抵抗３２〜抵抗２８〜ｖＤＤの
経路で電流が流れ、これによりＰＮＰ トランジスタ２
５が能動状態となる。上記ＰＮＰ ）う／ラスタ２５が
能動状態になるとそのコレクタ電流はＯＵＴ ５−ＰＮ
Ｐ ）ランラスタ２５〜抵抗３６〜抵抗３７〜Ｖｓｓの
経路で流れる。上記電流が流れると抵抗３７に電圧降下
が生じてこの降下電圧によりＮＰＮ ）ランジスタ３２
が能動状態になる。上記ＮＰＮ ）ランジスタ２２が能
動状態に々ってコレクタ電流が流れると抵抗２８に電圧
降下が生じ、この抵抗２８による降下電圧がさらにＮＰ
ｈＴ トランジスタ２４を能動状態にせしめる。この、
ような状態になるとＰＮＰ） ランジスタ２４および
ＮＰＮ ）ランジスタ２７のコレクタ電流は互いのベー
ス電流を供給し合うため、出力端の電圧あるいは供給電
流が除去されてもＹｏｏ。
を等価抵抗と共に示す等価回路図であり、図中の各抵抗
２８〜３２は基板１１における抵抗、および各抵抗３３
〜３７はＰ型領域１２における抵抗である。いま第４図
において、出力端にＶＤＤより高い電圧が印加されるか
あるいは適当な値の電流が供給されると、ＯＵＴ〜ＰＮ
Ｐ ）ランジスタｚ５〜抵抗３２〜抵抗２８〜ｖＤＤの
経路で電流が流れ、これによりＰＮＰ トランジスタ２
５が能動状態となる。上記ＰＮＰ ）う／ラスタ２５が
能動状態になるとそのコレクタ電流はＯＵＴ ５−ＰＮ
Ｐ ）ランラスタ２５〜抵抗３６〜抵抗３７〜Ｖｓｓの
経路で流れる。上記電流が流れると抵抗３７に電圧降下
が生じてこの降下電圧によりＮＰＮ ）ランジスタ３２
が能動状態になる。上記ＮＰＮ ）ランジスタ２２が能
動状態に々ってコレクタ電流が流れると抵抗２８に電圧
降下が生じ、この抵抗２８による降下電圧がさらにＮＰ
ｈＴ トランジスタ２４を能動状態にせしめる。この、
ような状態になるとＰＮＰ） ランジスタ２４および
ＮＰＮ ）ランジスタ２７のコレクタ電流は互いのベー
ス電流を供給し合うため、出力端の電圧あるいは供給電
流が除去されてもＹｏｏ。
ＶＩｉ８間には電流が継続して流れ、最終的には前記ソ
ース電極１９．２１が横規してしまう。
ース電極１９．２１が横規してしまう。
上記問題点を改善したものに第５図、第６図に示すもの
がある。第５図は比抵抗が０．０５２の程度のＮ 型の
半導体基板４１の主面に、気相成長法等により比抵抗が
０．１〜５Ω−のＮ型領域４２が堆積形成されたもので
ある。このような基板４１を用いて、従来と同じ方法で
ＮチャンネルおよびＰチャンネルトランジスタを形成す
ると第６図に示すような構成となる。すなわち、先ず公
知であるフォトエツチング技術、選択拡散技術を用いて
Ｎ型領域の一部表面領域にＰ型領域４３を形成する。こ
の後上記Ｐ型領域４３０表面領域に所定間隔を保って、
Ｎチャンネルトランジスタのソースおよびドレイン領域
となる一対のＮ＋型領領域４４４５を、一方Ｎ型領域４
２の表面領域に所定間隔を保って、Ｐチャンネルトラン
ジスタのソースおよびドレイン領域となる一対のＰ 型
領域４σ、４７を形成する。さらにこの後はＮチャンネ
ルおよびＰチャンネルトランジスタの各ゲート酸化膜４
８．４９を形成するとともに、Ｎチャンネルトランジス
タのソース、ドレイン両電極５０゜５１、Ｐチャンネル
トランジスタのソース、ドレイン両電極５２，５３、Ｎ
チャンネルおよびＰチャンネル両トランジスタのゲート
電極５４゜５５を形成し、上記ソース電極５０．５２ど
おしおよびゲート電極５４．５４どおしを接続配線する
ことによりＣＩＪＯＢのインバータが構成される。
がある。第５図は比抵抗が０．０５２の程度のＮ 型の
半導体基板４１の主面に、気相成長法等により比抵抗が
０．１〜５Ω−のＮ型領域４２が堆積形成されたもので
ある。このような基板４１を用いて、従来と同じ方法で
ＮチャンネルおよびＰチャンネルトランジスタを形成す
ると第６図に示すような構成となる。すなわち、先ず公
知であるフォトエツチング技術、選択拡散技術を用いて
Ｎ型領域の一部表面領域にＰ型領域４３を形成する。こ
の後上記Ｐ型領域４３０表面領域に所定間隔を保って、
Ｎチャンネルトランジスタのソースおよびドレイン領域
となる一対のＮ＋型領領域４４４５を、一方Ｎ型領域４
２の表面領域に所定間隔を保って、Ｐチャンネルトラン
ジスタのソースおよびドレイン領域となる一対のＰ 型
領域４σ、４７を形成する。さらにこの後はＮチャンネ
ルおよびＰチャンネルトランジスタの各ゲート酸化膜４
８．４９を形成するとともに、Ｎチャンネルトランジス
タのソース、ドレイン両電極５０゜５１、Ｐチャンネル
トランジスタのソース、ドレイン両電極５２，５３、Ｎ
チャンネルおよびＰチャンネル両トランジスタのゲート
電極５４゜５５を形成し、上記ソース電極５０．５２ど
おしおよびゲート電極５４．５４どおしを接続配線する
ことによりＣＩＪＯＢのインバータが構成される。
上記のような構成において、第４図の寄生サイリスタ回
路のＰＮＰ ）う／ラスタ２４抵抗布抵抗ｚ８．２９，
３０．３１は、Ｎ＋層４１の高濃度化にて抵抗値を小さ
くすることによって、ＰＮＰトランジスタ２４を活性化
させないようにコントロールする。従って上記サイリス
タ回路は構成されず、ラッチアップの誘発を防止できる
ものである。
路のＰＮＰ ）う／ラスタ２４抵抗布抵抗ｚ８．２９，
３０．３１は、Ｎ＋層４１の高濃度化にて抵抗値を小さ
くすることによって、ＰＮＰトランジスタ２４を活性化
させないようにコントロールする。従って上記サイリス
タ回路は構成されず、ラッチアップの誘発を防止できる
ものである。
ところが第５図に示すものにあっては、（イ）シリコン
基板（Ｎ＋層４１）濃度が高いと、Ｎ一層４２の気相成
長時に裏面（Ｎ＋層４１）のガスエツチング（ＨＣ／）
が生じ、これによるオート−ピング効果により、第７図
の如くウェハ周辺の不純物濃度が中央く比べて高くなる
という現象が生じる。←）製品のラッチアップ耐量との
相関より、シリコン基板（Ｎ＋層４１）の濃度を多数選
択する必要があるが、シリコン基板精製法二勺このよう
な濃度の基板がつくりにくｈ（ハ）上記（イ）項の高濃
度基板からのオートドーピングを防ぐ手法として、基板
の濃度を低濃度化する方法があるが、目的のラッチアッ
プ対策が低下するなどの問題点がめった。
基板（Ｎ＋層４１）濃度が高いと、Ｎ一層４２の気相成
長時に裏面（Ｎ＋層４１）のガスエツチング（ＨＣ／）
が生じ、これによるオート−ピング効果により、第７図
の如くウェハ周辺の不純物濃度が中央く比べて高くなる
という現象が生じる。←）製品のラッチアップ耐量との
相関より、シリコン基板（Ｎ＋層４１）の濃度を多数選
択する必要があるが、シリコン基板精製法二勺このよう
な濃度の基板がつくりにくｈ（ハ）上記（イ）項の高濃
度基板からのオートドーピングを防ぐ手法として、基板
の濃度を低濃度化する方法があるが、目的のラッチアッ
プ対策が低下するなどの問題点がめった。
本発明は上記実情に鑑みてなされたもので、ラッチアッ
プ対策に対する基本的目的は、従来技術の二層濃度基板
と同様に、寄生サイリスタの分布抵抗を高濃度層（Ｎ”
／ｉ＃）で低抵抗化して、寄生サイリスタのターンオン
現象を防止することかでき、また三層構造にしたことで
基板が低濃度化（Ｎ一層）できるため、二層目、三層目
に気相成長法を採用しても、精製時のガスエツチングに
よるオートドーピングがなくて、ウェハ内濃度分布を均
一にすることができ、また二層目の高濃度層（Ｎ＋層）
の精製法は数種考えられるが、この二層目高濃度層は基
板でないため濃度コントロールが容易になりて、必要に
応じた濃度の精製が容易になり、また三層目のシリコン
基板はＶＯ８特性及びラッチアップ耐量とは関係ないた
め、幅広く選択が可能となる半導体装置を提供しようと
するものである。
プ対策に対する基本的目的は、従来技術の二層濃度基板
と同様に、寄生サイリスタの分布抵抗を高濃度層（Ｎ”
／ｉ＃）で低抵抗化して、寄生サイリスタのターンオン
現象を防止することかでき、また三層構造にしたことで
基板が低濃度化（Ｎ一層）できるため、二層目、三層目
に気相成長法を採用しても、精製時のガスエツチングに
よるオートドーピングがなくて、ウェハ内濃度分布を均
一にすることができ、また二層目の高濃度層（Ｎ＋層）
の精製法は数種考えられるが、この二層目高濃度層は基
板でないため濃度コントロールが容易になりて、必要に
応じた濃度の精製が容易になり、また三層目のシリコン
基板はＶＯ８特性及びラッチアップ耐量とは関係ないた
め、幅広く選択が可能となる半導体装置を提供しようと
するものである。
本発明は上記目的を達成するため、フェノ・構造を、第
１導電型低濃度基板−第１導電型高濃度層−第１ｉｔ型
低濃度層なる層構造とし゛たものである。
１導電型低濃度基板−第１導電型高濃度層−第１ｉｔ型
低濃度層なる層構造とし゛たものである。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成を示す断面図であるが、これは第６
図のウェハ構造を、Ｎ 基板６１１Ｍ＋層６２、Ｎ″″
層６３の積層構造としたことが特徴で、他は第６図のも
のと同様であるから、対応個所には同一符号を付して説
明を省略し、特徴とする点の説明を行なう。
図は同実施例の構成を示す断面図であるが、これは第６
図のウェハ構造を、Ｎ 基板６１１Ｍ＋層６２、Ｎ″″
層６３の積層構造としたことが特徴で、他は第６図のも
のと同様であるから、対応個所には同一符号を付して説
明を省略し、特徴とする点の説明を行なう。
三層基板の精製法としては％（１）Ｎ−基板６１にＡｓ
（砒素）原子注入後拡散させ、Ｎ”ｊｌｔ ６２を精
製後Ｎ一層６３を気相成長させる手法、（Ｉ）Ｎ−基板
６１に１層６２、Ｎ一層６３を気箱成長法で精製する手
法が考えられるが、上記（１）の手法、がＮ”膚ｅ２の
高濃度化を達成するのに適しており、この手法によるも
のを採用した。
（砒素）原子注入後拡散させ、Ｎ”ｊｌｔ ６２を精
製後Ｎ一層６３を気相成長させる手法、（Ｉ）Ｎ−基板
６１に１層６２、Ｎ一層６３を気箱成長法で精製する手
法が考えられるが、上記（１）の手法、がＮ”膚ｅ２の
高濃度化を達成するのに適しており、この手法によるも
のを採用した。
上記Ｎ−基板６１は、単結晶シリコンで、不純物がＰ（
燐）、比抵抗ρ＝０．１〜１０４？清、層厚Ｔ＝４００
μ以上のものである。上記Ｎ＋層６２は、気相成長シリ
コン（ｖＧ層）で、不純物がＰ（憐）、比抵抗ρｖ、、
＝＝０．００１Ω儂以下、層厚Ｔｖｏ＝２０μ以上のも
のである。上記Ｎ一層６３は、気相成長シリコンで、不
純物がＰ（燐）１比抵抗ρＹＧはｃｕｏｓ特性の必要に
応じ例えばｉ、 ｏ 〜５．０ｇ俤、層厚Ｔｖｏ＝１５
〜２０μのものである。
燐）、比抵抗ρ＝０．１〜１０４？清、層厚Ｔ＝４００
μ以上のものである。上記Ｎ＋層６２は、気相成長シリ
コン（ｖＧ層）で、不純物がＰ（憐）、比抵抗ρｖ、、
＝＝０．００１Ω儂以下、層厚Ｔｖｏ＝２０μ以上のも
のである。上記Ｎ一層６３は、気相成長シリコンで、不
純物がＰ（燐）１比抵抗ρＹＧはｃｕｏｓ特性の必要に
応じ例えばｉ、 ｏ 〜５．０ｇ俤、層厚Ｔｖｏ＝１５
〜２０μのものである。
上記のような構成であれば、第４図の容土サイリスタ回
路のＰＮＰ ）ランラスタ２４０分布抵抗２８〜３１は
、Ｎ＋層６２の高濃度化にて抵抗値を小さくすることに
よりて、ＰＮＰ ）ランジスタ２４を活性化させないよ
うにコントロールする。従って上記サイリスタ回路は構
成されず、２ツチアツプの誘発を防止できる。またウエ
ノ１裏面がＮ−基板６１であるから、気相成長に裏面（
Ｎ−基板σ１）がガスエツチングされても、従来の如く
に＋層の高濃度不純物がフェノ・周辺に入って来す、従
って従来の如きオートドーピングが少くて済む。ち々み
に第２図（ｂ）の如きウェハを構成した際、ウニＩ・内
地抵抗分布は第２図（ａ）の如く周辺までフラットな特
性が得られ九また第５図の如き従来の二層方式Ｎ７戸構
成は、Ｎ＋層が単結晶シリコンであるため、つくり方か
に＋層の濃度を数種にすることは困難であす、量産及び
技術検討等で雛があったが、第１図の如く三層化し、基
板６１に積層するｆｌＩ￥欲にすることで、Ｎ“ｒ＠６
２の作成が容易になる。
路のＰＮＰ ）ランラスタ２４０分布抵抗２８〜３１は
、Ｎ＋層６２の高濃度化にて抵抗値を小さくすることに
よりて、ＰＮＰ ）ランジスタ２４を活性化させないよ
うにコントロールする。従って上記サイリスタ回路は構
成されず、２ツチアツプの誘発を防止できる。またウエ
ノ１裏面がＮ−基板６１であるから、気相成長に裏面（
Ｎ−基板σ１）がガスエツチングされても、従来の如く
に＋層の高濃度不純物がフェノ・周辺に入って来す、従
って従来の如きオートドーピングが少くて済む。ち々み
に第２図（ｂ）の如きウェハを構成した際、ウニＩ・内
地抵抗分布は第２図（ａ）の如く周辺までフラットな特
性が得られ九また第５図の如き従来の二層方式Ｎ７戸構
成は、Ｎ＋層が単結晶シリコンであるため、つくり方か
に＋層の濃度を数種にすることは困難であす、量産及び
技術検討等で雛があったが、第１図の如く三層化し、基
板６１に積層するｆｌＩ￥欲にすることで、Ｎ“ｒ＠６
２の作成が容易になる。
またシリコン基板であるＮ一層６１は製品特性に無関係
であるため、Ｎ型であれば濃度は幅広く選択できるもの
である。
であるため、Ｎ型であれば濃度は幅広く選択できるもの
である。
以上説明し之如く本発明によれば、ラッチアップ対策が
可能となり、ウェハ内濃度分布が均一化され、ウェハの
高濃度層の精製が容易となり、低濃度基板を幅広く選択
できるなどの利点を有した半導体装置が提供できるもの
である。
可能となり、ウェハ内濃度分布が均一化され、ウェハの
高濃度層の精製が容易となり、低濃度基板を幅広く選択
できるなどの利点を有した半導体装置が提供できるもの
である。
第１図は本発明の一実施例の断面図、第２図（ａ）は同
実施例の効果を示す特性図、第２図（ｂ）は同特性を示
すウェハの構成図、第３図はラッチアップ現象を説明す
る半導体装置の断ｒｔｉ’ｒ図、第４図は同装置の電気
的等価回路図、８５図は従来装置のウェハ構成図、第６
図は同ウェハを用いた従来の半導体装置の断面図、第７
図（ａ）は同装置のウェハ内比抵抗分布特性図、第７図
（ｂ）は同特性を示すクエＩ・の構成図である。 ４３・−ｐフェル層、６１・・・Ｎ−型基板、６２・・
・Ｎ＋型層、６３・・・Ｎ−型層。 出願人代理人 弁理士 鈴 江 武 彦ｗｉＩ 図 第２因 （ａ） （ｂ） 第３図 第４図 第５ 図 第６図 第７図 （ａ） （ｂ）
実施例の効果を示す特性図、第２図（ｂ）は同特性を示
すウェハの構成図、第３図はラッチアップ現象を説明す
る半導体装置の断ｒｔｉ’ｒ図、第４図は同装置の電気
的等価回路図、８５図は従来装置のウェハ構成図、第６
図は同ウェハを用いた従来の半導体装置の断面図、第７
図（ａ）は同装置のウェハ内比抵抗分布特性図、第７図
（ｂ）は同特性を示すクエＩ・の構成図である。 ４３・−ｐフェル層、６１・・・Ｎ−型基板、６２・・
・Ｎ＋型層、６３・・・Ｎ−型層。 出願人代理人 弁理士 鈴 江 武 彦ｗｉＩ 図 第２因 （ａ） （ｂ） 第３図 第４図 第５ 図 第６図 第７図 （ａ） （ｂ）
Claims (1)
- 第１導電型の低濃度基板と、該基板上に積層された第
１導電型高濃度層と、該高濃度層上に積層された第１導
電型低濃度層と、該低濃度層に設けられる第２導電型層
と、前記第１導電型低濃度層、第２導電型層それぞれの
表面領域に設けられるソース部及びドレイン部とを具備
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251101A JPS61129861A (ja) | 1984-11-28 | 1984-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251101A JPS61129861A (ja) | 1984-11-28 | 1984-11-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61129861A true JPS61129861A (ja) | 1986-06-17 |
Family
ID=17217655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251101A Pending JPS61129861A (ja) | 1984-11-28 | 1984-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129861A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989003591A1 (en) * | 1987-10-08 | 1989-04-20 | Matsushita Electric Industrial Co., Ltd. | Semiconducteur device and method of producing the same |
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| WO1994025988A1 (en) * | 1993-04-28 | 1994-11-10 | Seh America, Inc. | Epitaxial semiconductor wafer for cmos integrated circuits |
| US5702973A (en) * | 1990-04-05 | 1997-12-30 | Seh America, Inc. | Method for forming epitaxial semiconductor wafer for CMOS integrated circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153367A (en) * | 1979-05-18 | 1980-11-29 | Toshiba Corp | Semiconductor device |
| JPS587855A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置 |
-
1984
- 1984-11-28 JP JP59251101A patent/JPS61129861A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153367A (en) * | 1979-05-18 | 1980-11-29 | Toshiba Corp | Semiconductor device |
| JPS587855A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989003591A1 (en) * | 1987-10-08 | 1989-04-20 | Matsushita Electric Industrial Co., Ltd. | Semiconducteur device and method of producing the same |
| US5160996A (en) * | 1987-10-08 | 1992-11-03 | Matsushita Electric Industrial Co., Inc. | Structure and method of manufacture for semiconductor device |
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| US5702973A (en) * | 1990-04-05 | 1997-12-30 | Seh America, Inc. | Method for forming epitaxial semiconductor wafer for CMOS integrated circuits |
| WO1994025988A1 (en) * | 1993-04-28 | 1994-11-10 | Seh America, Inc. | Epitaxial semiconductor wafer for cmos integrated circuits |
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