JPS6255956A - 半導体集積回路の抵抗形成法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は半導体集積回路（以下本明細書においてはＩＣ
と略記する。）の中に抵抗を形成する方法に関する。

Ｂ１発明の概要 第１導電型の抵抗領域を低い抵抗率の第２導電型ウェル
中に設けることによって、空乏層の伸びの長さによって
決る最低必要な抵抗間の距離を小さくする。

Ｃ０従来の技術 半導体集積回路においては、ＮＰＮ）−ランジスタ、Ｐ
ＮＰトランジスタ、抵抗、等が同一基板上に作られるの
が特徴であるが、基本的にはエピタキシャルプレーナＮ
ＰＮ）−ランジスタが中心素子である。このため、製法
としては、ＮＰＮトランジスタの特性を出すことに重点
が置かれている。

抵抗としては、工程を増やす必要のないＮＰＮトランジ
スタのベース抵抗層が用いられ、第２図に示すように、
Ｎ型エピタキシャル層を分離して作られた領域（島と呼
ばれる。）に抵抗だけまとめて作られる。第２図中、１
はＰ型半魂体基板、２はＰ＋型分離領域、３はＮ＋型埋
込み層、４はＮ型エピタキシャル層、５および６はＰ型
抵抗領域、７は島を高電位に保つための端子である。

Ｎ型エピタキシャル層の抵抗率は、ＮＰＮトランジスタ
のＢ　Ｖｃｇｏ、　Ｂ　ＶＣＢＯの仕様により決定され
、２〜４　Ω−国が一般的である。このとき。

ＢＶｃｇｏは３０　Ｖ　ぐらい、ＢＶｃａｏは８０　Ｖ
ぐらいになる。通常ＢＶＣＢＯより　ＢＶＣ［ｌＯの方
が低いので、ＢＶｃＲｏの仕様に合せてエピタキシャル
層の抵抗率が決定される。

Ｄ０発明が解決しようとする問題点 一方、抵抗と抵抗の間の距離は、抵抗の周囲に発生する
空乏層同志が重なり合わないように決定される。これは
空乏層同志の重なり合いにより、抵抗と抵抗の間にリー
ク電流が発生するためである。空乏層はエピタキシャル
層の抵抗率によってその伸び方が異なり、抵抗率が高け
れば、より沢山伸びる。そのため、高耐圧仕様のＮＰＮ
　トランジスタの　ＢＶＣＥＩＯを高めるため、エピタ
キシャル層の抵抗率を高めると、必然的に抵抗と抵抗の
間の距離を大きくしなければならない。すなわち、高耐
圧ＩＣにおいてはチップの面積が大きくなってしまうと
いう欠点がある。

本発明の目的は高耐圧ＩＣにおいても、集積度を下げる
ことなしに抵抗を形成することを可能にする１、　Ｃの
形成法を提供することである。

Ｅ６問題点を解決するための手段 上記目的を達成するために、本発明によるＩＣの形成法
は、第１導電型の半導体基板の一主面上に第２導電型の
エピタキシャル層を成長させる工程と、そのようにして
得られるエピタキシャル成長層中に第１導電型の不純物
を拡散することによって第２導電型領域を分離する工程
と、上記第２導電型領域のうちの所定の領域に第２導電
型の不純物を拡散して、所定の抵抗率を有する第２導電
型ウェルを形成する工程と、上記第２導電型ウェル中に
第１導電型の抵抗領域を形成する工程とを含むことを要
旨とする。

Ｆ０作用 抵抗を形成するＮ型ウェルの不純物濃度が十分に高いの
で、Ｎ型ウェルとＰ型抵抗領域の間に逆バイアスをかけ
ても空乏層の伸びは小さく、したがって抵抗間の距離を
小さく保つことができる。

以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。

Ｇ、実施例 第１図は本発明の方法によって形成されたＩＣの断面図
で、図中、第２図と共通する引用番号は第２図における
ものと同じ部分を表す。

Ｐ型半導体基板１の一主面上のＮ型ウェルを形成しよう
とする領域に拡散によって高不純物濃度の領域を形成す
る。その上にＮ型エピタキシャル成長層４を形成する。

その際、高濃度のＮ型不純濃度に拡散し、Ｐ＋型分離領
域２を設けて、抵抗を形成しようとする領域を他から分
離する。ついで、そのように形成された島の所定の領域
にＮ型不純物を所定の濃度になるまで拡散してＮ型ウェ
ル８を形成する。その後、そのＮ型ウェル８の中にＰ型
の抵抗領域５，６およびその島を高電位に保つための端
子７を形成する。

以上Ｎ型ウェルの中にＰ型の抵抗領域を形成する場合に
ついて述べたが、基板がＮ型であって。

Ｐ型ウェルの中にＮ型の抵抗領域を形成することもでき
ることは勿論である。

Ｈ１発明の詳細 な説明した通り、本発明によれば、抵抗を形成する島の
抵抗率を、抵抗と同時に形成されるトランジスタとは無
関係に定めることができるので。

抵抗の集積度を下げることなく、高耐圧ＩＣを実現でき
、るという利点が得られる。

【図面の簡単な説明】

第１図は本発明の方法によって形成されたＩＣの断面図
、第２図は従来のＩＣの断面図である。 １・・・・・・・・・Ｐ型半導体基板、２・・・・・・
・・・Ｐ生型分離領域、３・・・・・・・・・Ｎ＋型埋
込層、４・・・・・・・・・Ｎ型エピタキシャル層、５
．６・・・・・・・・・Ｐ型抵抗領域、７・・・・・・
・・・島を高電位に保つための端子、８・・・・・・・
・・Ｎ型ウェル。

Claims (1)

1. 【特許請求の範囲】 （ａ）　第１導電型の半導体基板の一主面上に第２導電
   型のエピタキシャル層を成長させる工程、 （ｂ）　そのようにして得られるエピタキシャル成長層
   中に第１導電型の不純物を拡散することによって第２導
   電型領域を分離する工程、 （ｃ）　上記第２導電型領域のうちの所定の領域に第２
   導電型の不純物を拡散して、所定の抵抗率を有する第２
   導電型ウェルを形成する工程、および （ｄ）　上記第２導電型ウェル中に第１導電型の抵抗領
   域を形成する工程 を含むことを特徴とする半導体集積回路の抵抗形成法。