JPH0475660B2 - - Google Patents
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- JPH0475660B2 JPH0475660B2 JP58065334A JP6533483A JPH0475660B2 JP H0475660 B2 JPH0475660 B2 JP H0475660B2 JP 58065334 A JP58065334 A JP 58065334A JP 6533483 A JP6533483 A JP 6533483A JP H0475660 B2 JPH0475660 B2 JP H0475660B2
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- semiconductor
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- semiconductor epitaxial
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置における静電破壊防止技術
に関し、特にアイソプレーナ分離による半導体集
積回路装置（以下ICと称する）を対象とする。
に関し、特にアイソプレーナ分離による半導体集
積回路装置（以下ICと称する）を対象とする。
一つの半導体基体内で種々の半導体素子を組合
せて回路を構成したICにおいては、外部から瞬
間的に流れる高い電圧（主として静電気）による
素子の破壊を防止するために基体上のパツド（外
部端子）と上記素子との間に保護素子を設けてい
る。この保護素子は例えば半導体基体内のpn接
合を利用した保護ダイオードが使われる。
せて回路を構成したICにおいては、外部から瞬
間的に流れる高い電圧（主として静電気）による
素子の破壊を防止するために基体上のパツド（外
部端子）と上記素子との間に保護素子を設けてい
る。この保護素子は例えば半導体基体内のpn接
合を利用した保護ダイオードが使われる。
第１図にこれまでバイポーラICに用いられて
いた保護ダイオードの一例が示される。
いた保護ダイオードの一例が示される。
同図において、１はｐ型Si（シリコン）基板
（サブストレート）、２はｎ＋型埋込層、３は基板
の上にエピタキシヤル成長させたｎ型Si層、４は
ｐ型アイソレーシヨン層で、これによりｎ型Si層
３は周囲の他の領域から電気的に離隔される。５
はｐ型（ベース）拡散層で電極７は保護されるべ
き素子、たとえばトランジスタのエミツタ又はベ
ースに接続される。８はｎ＋型（エミツタ）拡散
層で通常ボンデイングパツドPADと他のトラン
ジスタのエミツタ又はベース（Ｅ or Ｂ）間を
電気的に接続している。９は表面酸化膜（SiO2
膜）である。
（サブストレート）、２はｎ＋型埋込層、３は基板
の上にエピタキシヤル成長させたｎ型Si層、４は
ｐ型アイソレーシヨン層で、これによりｎ型Si層
３は周囲の他の領域から電気的に離隔される。５
はｐ型（ベース）拡散層で電極７は保護されるべ
き素子、たとえばトランジスタのエミツタ又はベ
ースに接続される。８はｎ＋型（エミツタ）拡散
層で通常ボンデイングパツドPADと他のトラン
ジスタのエミツタ又はベース（Ｅ or Ｂ）間を
電気的に接続している。９は表面酸化膜（SiO2
膜）である。
負の高い電圧印加時は、半導体８，５，３で構
成されるNPNトランジスタがONし、正の高い
電圧印加時は、半導体１，２と３，５で構成され
るPNPトランジスタがONしそれぞれ内部素子を
保護する働きが有る。また、高い電圧は半導体８
でなまらせることができるので、内部素子を保護
する働きが有る。
成されるNPNトランジスタがONし、正の高い
電圧印加時は、半導体１，２と３，５で構成され
るPNPトランジスタがONしそれぞれ内部素子を
保護する働きが有る。また、高い電圧は半導体８
でなまらせることができるので、内部素子を保護
する働きが有る。
ところで、最近の半導体装置の高速化、高集積
化に伴い、素子はますます小型化し、うすいエピ
タキシヤルSi層において面積を多くとらないアイ
ソプレーナ分離方式による素子間分離がなされる
ようになつた。
化に伴い、素子はますます小型化し、うすいエピ
タキシヤルSi層において面積を多くとらないアイ
ソプレーナ分離方式による素子間分離がなされる
ようになつた。
このアイソプレーナ分離方式はエピタキシヤル
Si層の表面の一部をあらかじめエツチして凹部を
形成し、この凹部とｐ型基板との間のエピタキシ
ヤル層にｐ型アイソレーシヨン層を形成するとと
もに選択酸化によつて凹部上に厚い酸化膜
（SiO2膜）を形成することにより、面積をとら
ず、かつ表面の平坦性を甚だしく損なうことのな
いアイソレーシヨン酸化膜を得るものである。
Si層の表面の一部をあらかじめエツチして凹部を
形成し、この凹部とｐ型基板との間のエピタキシ
ヤル層にｐ型アイソレーシヨン層を形成するとと
もに選択酸化によつて凹部上に厚い酸化膜
（SiO2膜）を形成することにより、面積をとら
ず、かつ表面の平坦性を甚だしく損なうことのな
いアイソレーシヨン酸化膜を得るものである。
このアイソプレーナ分離方式で分離された領域
に前記のベース・エミツタ接合を利用した保護ダ
イオード及びエミツタを利用した保護抵抗を形成
しようとする場合、表面の電極以外の部分は厚い
アイソプレーナ酸化膜で覆われ、この厚いアイソ
プレーナ酸化膜で囲まれた領域内にこの領域毎に
電極が形成されるので、第１図で示す形でｎ＋型
エミツタ上にうすいSiO2膜をかぶせ、ｎ＋型エ
ミツタ上の互いに離隔した任意の領域に夫々電極
を形成できず、保護抵抗を形成できない。また、
高い電圧が印加されるボンデイングパツドPAD
に接続されたAl電極を浅いエミツタ表面に付け
ると、アロイスパイクが発生しやすく、ベース・
エミツタ接合が破壊される。
に前記のベース・エミツタ接合を利用した保護ダ
イオード及びエミツタを利用した保護抵抗を形成
しようとする場合、表面の電極以外の部分は厚い
アイソプレーナ酸化膜で覆われ、この厚いアイソ
プレーナ酸化膜で囲まれた領域内にこの領域毎に
電極が形成されるので、第１図で示す形でｎ＋型
エミツタ上にうすいSiO2膜をかぶせ、ｎ＋型エ
ミツタ上の互いに離隔した任意の領域に夫々電極
を形成できず、保護抵抗を形成できない。また、
高い電圧が印加されるボンデイングパツドPAD
に接続されたAl電極を浅いエミツタ表面に付け
ると、アロイスパイクが発生しやすく、ベース・
エミツタ接合が破壊される。
本発明はアイソプレーナ方式によるICにおい
て、pn接合を利用した保護ダイオード構造及び
保護抵抗構造を有する静電破壊防止回路を提供す
るとともに、正負両方向の高い電圧に対処できる
静電破壊防止回路を提供することにある。
て、pn接合を利用した保護ダイオード構造及び
保護抵抗構造を有する静電破壊防止回路を提供す
るとともに、正負両方向の高い電圧に対処できる
静電破壊防止回路を提供することにある。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。
のの概要を簡単に説明すれば、下記の通りであ
る。
すなわち、本発明は、外部端子とバイポーラト
ランジスタのエミツタ拡散層又はベース拡散層と
の間の経路に保護素子を設けた半導体装置におい
て、半導体基板の主面上に半導体エピタキシヤル
層が形成され、前記半導体エピタキシヤル層の表
面の前記外部端子に接続される第１領域、前記バ
イポーラトランジスタの拡散層に接続される第２
領域の夫々が、アイソプレーナ酸化膜で各々外周
囲が囲まれ互いに離隔され、前記半導体基板と半
導体エピタキシヤル層との間に、前記第１領域か
ら前記アイソプレーナ酸化膜の下部を迂回し第２
領域にわたつて、半導体エピタキシヤル層と同一
導電型の高濃度の第１埋込層が形成され、前記第
１埋込層が前記外部端子とバイポーラトランジス
タの拡散層との間の第１経路に電気的に直列接続
された第１保護抵抗素子を構成するとともに、前
記第１埋込層がカソード領域、前記半導体基板が
アノード領域として夫々使用され、前記第１経路
に電気的に並列に接続された第１保護ダイオード
素子を構成し、前記半導体エピタキシヤル層の表
面の前記外部端子に接続される第３領域、固定電
位に接続される第４領域の夫々が、アイソプレー
ナ酸化膜で各々外周囲が囲まれ互いに離隔され、
前記半導体エピタキシヤル層の表面の第３領域に
この半導体エピタキシヤル層と反対導電型の高濃
度の半導体領域を形成するとともに、前記半導体
基板と半導体エピタキシヤル層との間に、前記第
３領域から前記アイソプレーナ酸化膜の下部を迂
回し第４領域にわたつて、半導体エピタキシヤル
層と同一導電型の高濃度の第２埋込層が形成さ
れ、前記半導体領域がアノード領域、半導体エピ
タキシヤル層がカソード領域として夫々使用さ
れ、前記外部端子と固定電位との間の第２経路に
電気的に直列に接続された第２保護ダイオード素
子を構成し、前記第２埋込層が前記第２経路に電
気的に直列接続された第２保護抵抗素子を構成す
るとともに、前記第２埋込層がカソード領域、前
記半導体基板がアノード領域として夫々使用さ
れ、前記第２経路に電気的に並列に接続された第
３保護ダイオード素子を構成したことを特徴とす
る。
ランジスタのエミツタ拡散層又はベース拡散層と
の間の経路に保護素子を設けた半導体装置におい
て、半導体基板の主面上に半導体エピタキシヤル
層が形成され、前記半導体エピタキシヤル層の表
面の前記外部端子に接続される第１領域、前記バ
イポーラトランジスタの拡散層に接続される第２
領域の夫々が、アイソプレーナ酸化膜で各々外周
囲が囲まれ互いに離隔され、前記半導体基板と半
導体エピタキシヤル層との間に、前記第１領域か
ら前記アイソプレーナ酸化膜の下部を迂回し第２
領域にわたつて、半導体エピタキシヤル層と同一
導電型の高濃度の第１埋込層が形成され、前記第
１埋込層が前記外部端子とバイポーラトランジス
タの拡散層との間の第１経路に電気的に直列接続
された第１保護抵抗素子を構成するとともに、前
記第１埋込層がカソード領域、前記半導体基板が
アノード領域として夫々使用され、前記第１経路
に電気的に並列に接続された第１保護ダイオード
素子を構成し、前記半導体エピタキシヤル層の表
面の前記外部端子に接続される第３領域、固定電
位に接続される第４領域の夫々が、アイソプレー
ナ酸化膜で各々外周囲が囲まれ互いに離隔され、
前記半導体エピタキシヤル層の表面の第３領域に
この半導体エピタキシヤル層と反対導電型の高濃
度の半導体領域を形成するとともに、前記半導体
基板と半導体エピタキシヤル層との間に、前記第
３領域から前記アイソプレーナ酸化膜の下部を迂
回し第４領域にわたつて、半導体エピタキシヤル
層と同一導電型の高濃度の第２埋込層が形成さ
れ、前記半導体領域がアノード領域、半導体エピ
タキシヤル層がカソード領域として夫々使用さ
れ、前記外部端子と固定電位との間の第２経路に
電気的に直列に接続された第２保護ダイオード素
子を構成し、前記第２埋込層が前記第２経路に電
気的に直列接続された第２保護抵抗素子を構成す
るとともに、前記第２埋込層がカソード領域、前
記半導体基板がアノード領域として夫々使用さ
れ、前記第２経路に電気的に並列に接続された第
３保護ダイオード素子を構成したことを特徴とす
る。
〔実施例〕
第３図は本発明によるアイソプレーナ分離され
た島領域に正負両方向の静電破壊防止素子を設け
た場合の一実施例を示す断面図である。
た島領域に正負両方向の静電破壊防止素子を設け
た場合の一実施例を示す断面図である。
同図においてＡで示す区域は負の高電圧が
PADに印加された場合の破壊防止素子の基本的
な構造を示しており、この破壊防止素子の基本的
な構造は第２図に併せて詳細に示している。
PADに印加された場合の破壊防止素子の基本的
な構造を示しており、この破壊防止素子の基本的
な構造は第２図に併せて詳細に示している。
また、同第３図においてＢで示す区域は正の高
電圧がPADに印加された場合の破壊防止素子の
構造を示している。
電圧がPADに印加された場合の破壊防止素子の
構造を示している。
第２図及び第３図において、１１はｐ−型Si基
板、１２はｎ＋型埋込層である。
板、１２はｎ＋型埋込層である。
このように一部でｎ＋型埋込層の形成されたｐ
型基板上に全面にエピタキシヤル成長によりSi層
（一部がｎ＋層１４，１５として示される）が形
成され、このSi層の一部にアイソプレーナ酸化膜
１３が形成される。アイソプレーナ酸化膜１３は
エピタキシヤル成長Si層の表面の一部にSiN等を
マスクにエツチして凹部（図示されない）を形成
し、この凹部内にｐ型不純物をイオン打込み後、
SiNマスクを耐酸化マスクとして選択的低温酸化
を行うことにより形成するものである。１８は前
記ｐ型不純物がｐ型基板１１に接続するように拡
散されたｐ型アイソレーシヨン部である。
型基板上に全面にエピタキシヤル成長によりSi層
（一部がｎ＋層１４，１５として示される）が形
成され、このSi層の一部にアイソプレーナ酸化膜
１３が形成される。アイソプレーナ酸化膜１３は
エピタキシヤル成長Si層の表面の一部にSiN等を
マスクにエツチして凹部（図示されない）を形成
し、この凹部内にｐ型不純物をイオン打込み後、
SiNマスクを耐酸化マスクとして選択的低温酸化
を行うことにより形成するものである。１８は前
記ｐ型不純物がｐ型基板１１に接続するように拡
散されたｐ型アイソレーシヨン部である。
第２図において、１４，１５は、又第３図にお
いて、１５，１４は、アイソプレーナ酸化膜１３
をマスクとしてエピタキシヤルSi層に高濃度ｎ型
不純物を導入しｎ＋型埋込層１２と接続する高濃
度であり、通常npnトランジスタのコレクタ取出
し部として形成される部分である。この高濃度ｎ
＋型層１４，１５はｎ＋型埋込層１２が抵抗分と
なるようにアイソプレーナ酸化膜で隔てられて、
２個所に設けられる。
いて、１５，１４は、アイソプレーナ酸化膜１３
をマスクとしてエピタキシヤルSi層に高濃度ｎ型
不純物を導入しｎ＋型埋込層１２と接続する高濃
度であり、通常npnトランジスタのコレクタ取出
し部として形成される部分である。この高濃度ｎ
＋型層１４，１５はｎ＋型埋込層１２が抵抗分と
なるようにアイソプレーナ酸化膜で隔てられて、
２個所に設けられる。
１６は第２図において一方のｎ＋型層１４（第
３図においては１５）上にオーミツク・コンタク
トさせたAl電極で同じチツプの外端子（PAD）
に接続される。
３図においては１５）上にオーミツク・コンタク
トさせたAl電極で同じチツプの外端子（PAD）
に接続される。
１７は第２図において他方のｎ＋型層１５（第
３図においては１４）上にオーミツク・コンタク
トさせたAl電極で同じチツプ（基体）上の保護
されるべきトランジスタのベース又はエミツタに
接続される。
３図においては１４）上にオーミツク・コンタク
トさせたAl電極で同じチツプ（基体）上の保護
されるべきトランジスタのベース又はエミツタに
接続される。
このようなＡに示す構造において、外端子
PADに例えば静電気の高い負の電圧が瞬時に印
加された場合、同第２図及び第３図のｎ＋型埋込
層１２とｐ−型基板１１との間の第１保護接合ダ
イオード素子J2がONとなり、ｐ−型基板１１か
ら電流が流れエミツタＥ又はベースＢの端子に加
わる電圧は少なくとも静電破壊から保護される。
第１保護接合ダイオード素子J2は、外端子PAD
とエミツタＥ又はベースＢの端子との間の負電圧
経路において電気的に接続され、ｐ−型基板１１
をアノード領域とし、ｎ＋型埋込層１２をカソー
ド領域として構成される。しかも、ｎ＋型埋込層
１２は、アイソプレーナ酸化膜１３の厚さ分、エ
ピタキシヤルSi層の表面から深い領域において、
ｐ−型Si基板１１とpn接合を形成するので、外
端子に接続されたAl電極１６のオーミツク・コ
ンタクト部分から離隔され、アロイスパイクが発
生しにくくなる。
PADに例えば静電気の高い負の電圧が瞬時に印
加された場合、同第２図及び第３図のｎ＋型埋込
層１２とｐ−型基板１１との間の第１保護接合ダ
イオード素子J2がONとなり、ｐ−型基板１１か
ら電流が流れエミツタＥ又はベースＢの端子に加
わる電圧は少なくとも静電破壊から保護される。
第１保護接合ダイオード素子J2は、外端子PAD
とエミツタＥ又はベースＢの端子との間の負電圧
経路において電気的に接続され、ｐ−型基板１１
をアノード領域とし、ｎ＋型埋込層１２をカソー
ド領域として構成される。しかも、ｎ＋型埋込層
１２は、アイソプレーナ酸化膜１３の厚さ分、エ
ピタキシヤルSi層の表面から深い領域において、
ｐ−型Si基板１１とpn接合を形成するので、外
端子に接続されたAl電極１６のオーミツク・コ
ンタクト部分から離隔され、アロイスパイクが発
生しにくくなる。
また、ｎ＋型埋込層１２が前記負電圧経路にお
いて電気的に直列に接続された第１保護抵抗素子
R1として作用し、静電破壊から保護される。し
かも、この第１保護抵抗素子R1として作用する
ｎ＋型埋込層１２は厚いアイソプレーナ酸化膜１
３の下側を迂回し、アイソプレーナ酸化膜１３の
厚さ分、つまりエピタキシヤルSi層の表面からｎ
＋型埋込層１２まで、エピタキシヤルSi層の深さ
方向に抵抗長さを増加でき、少ない面積で充分な
抵抗値を確保し、充分に静電破壊を防止できる。
いて電気的に直列に接続された第１保護抵抗素子
R1として作用し、静電破壊から保護される。し
かも、この第１保護抵抗素子R1として作用する
ｎ＋型埋込層１２は厚いアイソプレーナ酸化膜１
３の下側を迂回し、アイソプレーナ酸化膜１３の
厚さ分、つまりエピタキシヤルSi層の表面からｎ
＋型埋込層１２まで、エピタキシヤルSi層の深さ
方向に抵抗長さを増加でき、少ない面積で充分な
抵抗値を確保し、充分に静電破壊を防止できる。
第３図において、１９はｎ＋型埋込層１２の形
成されたｐ−型Si基板１１の上全面にエピタキシ
ヤル成長させたｎ型Si層の一部である。２０はア
イソレーシヨン酸化膜１３により囲まれたｎ型Si
層表面にｐ型ベース拡散したｐ型半導体領域であ
る。このｐ型半導体領域２０の表面にAl電極２
２が設けられ、外端子PADに接続される。２１
はアイソレーシヨン酸化膜１３により囲まれた他
のｎ型Si層表面に高濃度ｎ＋型拡散したｎ＋型埋
込層１２に接続するｎ＋型領域である。このｎ＋
型領域２１にAl電極２３が設けられ例えば電源
Vccに接続される。
成されたｐ−型Si基板１１の上全面にエピタキシ
ヤル成長させたｎ型Si層の一部である。２０はア
イソレーシヨン酸化膜１３により囲まれたｎ型Si
層表面にｐ型ベース拡散したｐ型半導体領域であ
る。このｐ型半導体領域２０の表面にAl電極２
２が設けられ、外端子PADに接続される。２１
はアイソレーシヨン酸化膜１３により囲まれた他
のｎ型Si層表面に高濃度ｎ＋型拡散したｎ＋型埋
込層１２に接続するｎ＋型領域である。このｎ＋
型領域２１にAl電極２３が設けられ例えば電源
Vccに接続される。
このＢに示す構造においては、ｎ＋型埋込層１
２が外端子PADと電源Vccとの間の正電圧経路
に電気的に直列に接続された第２保護抵抗素子
R2を構成するとともに、前記正電圧経路に電気
的に直列に接続された第２保護接合ダイオード素
子及び並列に接続された第３保護接合ダイオード
素子が構成される。前記第２保護接合ダイオード
素子はｐ型半導体領域２０をアノード領域、エピ
タキシヤルSi層をカソード領域として構成され
る。第３保護接合ダイオード素子はｎ＋型埋込層
１２をカソード領域、ｐ−型Si基板１１をアノー
ド領域として構成される。このようなＢに示す構
造において、外端子PADに例えば静電気の高い
正の電圧が瞬時に印加された場合、エミツタＥ又
はベースＢの端子に加わる電圧は少なくとも静電
破壊から保護される。
２が外端子PADと電源Vccとの間の正電圧経路
に電気的に直列に接続された第２保護抵抗素子
R2を構成するとともに、前記正電圧経路に電気
的に直列に接続された第２保護接合ダイオード素
子及び並列に接続された第３保護接合ダイオード
素子が構成される。前記第２保護接合ダイオード
素子はｐ型半導体領域２０をアノード領域、エピ
タキシヤルSi層をカソード領域として構成され
る。第３保護接合ダイオード素子はｎ＋型埋込層
１２をカソード領域、ｐ−型Si基板１１をアノー
ド領域として構成される。このようなＢに示す構
造において、外端子PADに例えば静電気の高い
正の電圧が瞬時に印加された場合、エミツタＥ又
はベースＢの端子に加わる電圧は少なくとも静電
破壊から保護される。
〔実施例〕
第４図は第３図に示した実施例の改良を示す半
導体装置の部分断面図である。すなわち、第３図
に示した半導体装置のＡ部は埋込層部の第１保護
抵抗素子R1をもつことになる。この第１保護抵
抗素子R1を回路上加えると不都合な場合、第４
図Ａ部に示す如くダイオード素子のみのパターン
とするとよい。この場合、負のインパルス印加
時、内部素子よりも、このダイオード素子の方が
速くONして防止効果を持つことになる。
導体装置の部分断面図である。すなわち、第３図
に示した半導体装置のＡ部は埋込層部の第１保護
抵抗素子R1をもつことになる。この第１保護抵
抗素子R1を回路上加えると不都合な場合、第４
図Ａ部に示す如くダイオード素子のみのパターン
とするとよい。この場合、負のインパルス印加
時、内部素子よりも、このダイオード素子の方が
速くONして防止効果を持つことになる。
(1) ｎ＋型埋込層とｐ−型基板との間にダイオー
ド素子を形成でき、しかもこのｎ＋型埋込層を
そのまま保護抵抗素子として使用でき、その抵
抗値の制御も容易である。ｎ＋型埋込層からの
電極取出し部はコレクタ取出し部をそのまま使
用できる。また、ｎ＋型埋込層とｐ−型Si基板
との接合はアイソプレーナ酸化膜よりも深い部
分に位置するので、外端子に接続されたAl電
極によるアロイスパイクが発生しにくく、保護
素子の破壊が防止できる。また、ｎ＋型埋込層
はアイソプレーナ酸化膜の下側を迂回するの
で、少ない面積で抵抗長さを充分に確保でき、
静電破壊を充分に防止できる。
ド素子を形成でき、しかもこのｎ＋型埋込層を
そのまま保護抵抗素子として使用でき、その抵
抗値の制御も容易である。ｎ＋型埋込層からの
電極取出し部はコレクタ取出し部をそのまま使
用できる。また、ｎ＋型埋込層とｐ−型Si基板
との接合はアイソプレーナ酸化膜よりも深い部
分に位置するので、外端子に接続されたAl電
極によるアロイスパイクが発生しにくく、保護
素子の破壊が防止できる。また、ｎ＋型埋込層
はアイソプレーナ酸化膜の下側を迂回するの
で、少ない面積で抵抗長さを充分に確保でき、
静電破壊を充分に防止できる。
(2) ｎ＋型埋込層よりの電極取出し部としてコレ
クタ取出し部とベース拡散層を使用すれば正負
両方向の保護ダイオード素子として破壊耐圧を
向上できる。
クタ取出し部とベース拡散層を使用すれば正負
両方向の保護ダイオード素子として破壊耐圧を
向上できる。
以上本発明者によつてなされた発明を実施例に
もとずき具体的に説明したが本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもな
い。
もとずき具体的に説明したが本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもな
い。
本発明はアイソプレーナ分離技術を用いたバイ
ポーラIC（リニア半導体製品）のすべてに応用で
きるものである。
ポーラIC（リニア半導体製品）のすべてに応用で
きるものである。
第１図はこれまでのバイポーラICに用いられ
る保護ダイオードの一例を示す断面図である。第
２図は本発明の要部のアイソプレーナ分離された
島領域に静電破壊防止素子（負方向）を形成した
場合の一実施例を示す半導体装置の断面図であ
る。第３図は本発明によるアイソプレーナ分離さ
れた島領域に正負両方向の静電破壊防止素子を形
成した場合の一実施例を示す半導体装置の断面図
である。第４図はさらに本発明の他の実施例を示
す半導体装置の断面図である。 １…ｐ−型半導体基板、２…ｎ＋型埋込層、３
…ｎ型エピタキシヤル半導体層、４…ｐ型アイソ
レーシヨン部、５…ｐ型拡散抵抗、６，７…Al
電極、９…酸化膜、１１…ｐ−型Si基板、１２…
ｎ＋型埋込層、１３…選択酸化膜（SiO2膜）、１
４，１５…ｎ＋型拡散層（コレクタ取出し部）、
１６，１７…Al電極、１８…ｐ型チヤネルスト
ツパ、１９…ｎ型エピタキシヤルSi層、２０…ｐ
型拡散ベース、２１…ｎ＋型拡散層（コレクタ取
出し部）、２２，２３…Al電極。
る保護ダイオードの一例を示す断面図である。第
２図は本発明の要部のアイソプレーナ分離された
島領域に静電破壊防止素子（負方向）を形成した
場合の一実施例を示す半導体装置の断面図であ
る。第３図は本発明によるアイソプレーナ分離さ
れた島領域に正負両方向の静電破壊防止素子を形
成した場合の一実施例を示す半導体装置の断面図
である。第４図はさらに本発明の他の実施例を示
す半導体装置の断面図である。 １…ｐ−型半導体基板、２…ｎ＋型埋込層、３
…ｎ型エピタキシヤル半導体層、４…ｐ型アイソ
レーシヨン部、５…ｐ型拡散抵抗、６，７…Al
電極、９…酸化膜、１１…ｐ−型Si基板、１２…
ｎ＋型埋込層、１３…選択酸化膜（SiO2膜）、１
４，１５…ｎ＋型拡散層（コレクタ取出し部）、
１６，１７…Al電極、１８…ｐ型チヤネルスト
ツパ、１９…ｎ型エピタキシヤルSi層、２０…ｐ
型拡散ベース、２１…ｎ＋型拡散層（コレクタ取
出し部）、２２，２３…Al電極。
Claims (1)
- １ 外部端子とバイポーラトランジスタのエミツ
タ拡散層又はベース拡散層との間の経路に保護素
子を設けた半導体装置において、第１導電型半導
体基板の主面上に反対導電型の第２導電型半導体
エピタキシヤル層が形成され、前記半導体エピタ
キシヤル層の表面の前記外部端子に接続される電
極が接続される第１領域、前記バイポーラトラン
ジスタの拡散層に接続される電極が接続される第
２領域の夫々が、前記半導体エピタキシヤル層の
表面を選択的に酸化し形成したアイソプレーナ酸
化膜で各々外周囲が囲まれ互いに離隔され、前記
半導体基板と半導体エピタキシヤル層との間に、
前記第１領域から前記アイソプレーナ酸化膜の下
部を迂回し第２領域にわたつて、前記半導体エピ
タキシヤル層と同一導電型の第２導電型でかつそ
れに比べて高濃度の第１埋込層が形成され、前記
第１埋込層が前記外部端子とバイポーラトランジ
スタのエミツタ拡散層又はベース拡散層との間の
第１経路に電気的に直列接続された第１保護抵抗
素子を構成するとともに、前記第１埋込層がカソ
ード領域、前記半導体基板がアノード領域として
夫々使用され、前記第１経路に電気的に並列に接
続された第１保護ダイオード素子を構成し、前記
半導体エピタキシヤル層の表面の前記外部端子に
接続される電極が接続される第３領域、固定電位
に接続される電極が接続される第４領域の夫々
が、半導体エピタキシヤル層の表面を選択的に酸
化し形成したアイソプレーナ酸化膜で各々外周囲
が囲まれ互いに離隔され、前記半導体エピタキシ
ヤル層の表面の第３領域にこの半導体エピタキシ
ヤル層と反対導電型の第１導電型でかつ前記半導
体基板に比べて高濃度の半導体領域を形成すると
ともに、前記半導体基板と半導体エピタキシヤル
層との間に、前記第３領域から前記アイソプレー
ナ酸化膜の下部を迂回し第４領域にわたつて、前
記半導体エピタキシヤル層と同一導電型の第２導
電型でかつそれに比べて高濃度の第２埋込層が形
成され、前記半導体領域がアノード領域、半導体
エピタキシヤル層がカソード領域として夫々使用
され、前記外部端子と固定電位との間の第２経路
に電気的に直列に接続された第２保護ダイオード
素子を構成し、前記第２埋込層が前記第２経路に
電気的に直列接続された第２保護抵抗素子を構成
するとともに、前記第２埋込層がカソード領域、
前記半導体基板がアノード領域として夫々使用さ
れ、前記第２経路に電気的に並列に接続された第
３保護ダイオード素子を構成したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6533483A JPS59191365A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6533483A JPS59191365A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191365A JPS59191365A (ja) | 1984-10-30 |
| JPH0475660B2 true JPH0475660B2 (ja) | 1992-12-01 |
Family
ID=13283916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6533483A Granted JPS59191365A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191365A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63184359A (ja) * | 1987-01-27 | 1988-07-29 | Toshiba Corp | 半導体装置の入力保護回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326686A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Protection circuit device for semi conductor |
| JPS587845A (ja) * | 1981-07-06 | 1983-01-17 | Seiko Instr & Electronics Ltd | バイポ−ラ集積回路の保護回路 |
-
1983
- 1983-04-15 JP JP6533483A patent/JPS59191365A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326686A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Protection circuit device for semi conductor |
| JPS587845A (ja) * | 1981-07-06 | 1983-01-17 | Seiko Instr & Electronics Ltd | バイポ−ラ集積回路の保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59191365A (ja) | 1984-10-30 |
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