JPH0629466A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0629466A JPH0629466A JP18200492A JP18200492A JPH0629466A JP H0629466 A JPH0629466 A JP H0629466A JP 18200492 A JP18200492 A JP 18200492A JP 18200492 A JP18200492 A JP 18200492A JP H0629466 A JPH0629466 A JP H0629466A
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- JP
- Japan
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- layer
- type impurity
- impurity diffusion
- diffusion layer
- conductivity type
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- Pending
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Abstract
(57)【要約】
【構成】半導体集積回路において電源端子に対しての保
護ダイオードとして、抵抗４ａａのＰ型不純物拡散層１
１とＮ型エピタキシャル層９とのＰＮ接合により形成さ
れるダイオードを使用しており、アノード電極１５を抵
抗４ａａの一方の電極と共用しカソード側の引出し部６
ａとしてＮ型不純物拡散層１２に設けたカソード電極
（１７）を形成している。また内部回路と入力端子との
間には抵抗４ａａを使用し、抵抗４ａａはＰ+ 型絶縁分
離領域１０により電気的に周囲と絶縁されている。 【効果】従来、対電源に対する保護用として使用してい
たＣＢダイオードと内部回路と入力端子との間に入れて
いた抵抗の２つの保護素子を１つの保護素子で代用する
ことにより静電破壊保護素子の占有する面積を減少させ
ることができ、半導体集積回路の集積度を向上させると
いう効果を有する。
護ダイオードとして、抵抗４ａａのＰ型不純物拡散層１
１とＮ型エピタキシャル層９とのＰＮ接合により形成さ
れるダイオードを使用しており、アノード電極１５を抵
抗４ａａの一方の電極と共用しカソード側の引出し部６
ａとしてＮ型不純物拡散層１２に設けたカソード電極
（１７）を形成している。また内部回路と入力端子との
間には抵抗４ａａを使用し、抵抗４ａａはＰ+ 型絶縁分
離領域１０により電気的に周囲と絶縁されている。 【効果】従来、対電源に対する保護用として使用してい
たＣＢダイオードと内部回路と入力端子との間に入れて
いた抵抗の２つの保護素子を１つの保護素子で代用する
ことにより静電破壊保護素子の占有する面積を減少させ
ることができ、半導体集積回路の集積度を向上させると
いう効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に静電破壊に対する入力保護装置を備える半導体集積
回路に関する。
特に静電破壊に対する入力保護装置を備える半導体集積
回路に関する。
【０００２】
【従来の技術】従来、縦型バイポーラ・トランジスタを
含んで構成される内部回路を有する半導体集積回路の静
電破壊保護の手法としては図４〜図７に示すように、縦
型バイポーラ・トランジスタのエミッタ領域２２−ベー
ス領域２１間を短絡させ、コレクタ領域９−ベース領域
２１間の接合をダイオードとして使用するＣＢダイオー
ドと呼ばれる保護ダイオード３ａ，３ｂとを入力端子１
ａ，１ｂと電源端子間に挿入しＮ+ 型埋込層８とＰ型シ
リコン基体７との間の接合をダイオードとして使用する
Ｃ−Ｓｕｂダイオードと呼ばれる保護ダイオード２ａ，
２ｂを入力端子１ａ，１ｂと接地端子間に挿入する入力
保護装置が知られている。
含んで構成される内部回路を有する半導体集積回路の静
電破壊保護の手法としては図４〜図７に示すように、縦
型バイポーラ・トランジスタのエミッタ領域２２−ベー
ス領域２１間を短絡させ、コレクタ領域９−ベース領域
２１間の接合をダイオードとして使用するＣＢダイオー
ドと呼ばれる保護ダイオード３ａ，３ｂとを入力端子１
ａ，１ｂと電源端子間に挿入しＮ+ 型埋込層８とＰ型シ
リコン基体７との間の接合をダイオードとして使用する
Ｃ−Ｓｕｂダイオードと呼ばれる保護ダイオード２ａ，
２ｂを入力端子１ａ，１ｂと接地端子間に挿入する入力
保護装置が知られている。
【０００３】また、内部回路と入力端子との間には、保
護抵抗４ａ，４ｂ（マスタスライス方式では抵抗セルを
用いる）を静電保護対策として入れていた。
護抵抗４ａ，４ｂ（マスタスライス方式では抵抗セルを
用いる）を静電保護対策として入れていた。
【０００４】
【発明が解決しようとする課題】この従来の入力保護装
置では、電源端子及び接地端子に対して各々保護ダイオ
ードを接続し、又、内部回路との間にも保護抵抗を接続
しているため、入力保護装置を使用するボンディング・
パッドの数が多くなればなる程、半導体集積回路のチッ
プ面積に占める入力保護装置の占める面積が増加し、チ
ップ面積が大きくなる原因となる。
置では、電源端子及び接地端子に対して各々保護ダイオ
ードを接続し、又、内部回路との間にも保護抵抗を接続
しているため、入力保護装置を使用するボンディング・
パッドの数が多くなればなる程、半導体集積回路のチッ
プ面積に占める入力保護装置の占める面積が増加し、チ
ップ面積が大きくなる原因となる。
【０００５】また、保護抵抗はマスタスライス方式では
通常、最高電位でバイアスされた同じＮ型エピタキシャ
ル層９領域中にあるため端子１ａ−１ｂ間に静電エネル
ギーが印加された場合図６に２点鎖線で示すような静電
エネルギーの放電路が発生し保護抵抗４ａと４ｂとの間
が静電エネルギーにより破壊されてしまうという問題が
あった。
通常、最高電位でバイアスされた同じＮ型エピタキシャ
ル層９領域中にあるため端子１ａ−１ｂ間に静電エネル
ギーが印加された場合図６に２点鎖線で示すような静電
エネルギーの放電路が発生し保護抵抗４ａと４ｂとの間
が静電エネルギーにより破壊されてしまうという問題が
あった。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、第１導電型半導体基板上に第２導電型エピタキシャ
ル層を形成した半導体基体の前記エピタキシャル層の表
面部に選択的に形成された第１導電型不純物拡散層と、
前記エピタキシャル層の表面部に前記第１導電型不純物
拡散層に隣接して選択的に形成された第２導電型不純物
拡散層と、前記第１導電型不純物拡散層の一端とボンデ
ィングパッドとを接続する第１の配線手段と、前記第１
導電型不純物拡散層の他端と内部回路とを接続する第２
の配線手段と、前記第２導電型不純物拡散層と電源配線
とを接続する第３の配線手段とを含む入力保護装置を有
するというものである。
は、第１導電型半導体基板上に第２導電型エピタキシャ
ル層を形成した半導体基体の前記エピタキシャル層の表
面部に選択的に形成された第１導電型不純物拡散層と、
前記エピタキシャル層の表面部に前記第１導電型不純物
拡散層に隣接して選択的に形成された第２導電型不純物
拡散層と、前記第１導電型不純物拡散層の一端とボンデ
ィングパッドとを接続する第１の配線手段と、前記第１
導電型不純物拡散層の他端と内部回路とを接続する第２
の配線手段と、前記第２導電型不純物拡散層と電源配線
とを接続する第３の配線手段とを含む入力保護装置を有
するというものである。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は、本発明の一実施例を示す半導体チ
ップの平面図、図２は図１のＡ−Ａ線断面図、図３は図
１のＢ−Ｂ線断面図である。
ップの平面図、図２は図１のＡ−Ａ線断面図、図３は図
１のＢ−Ｂ線断面図である。
【０００９】この実施例は、Ｐ型シリコン基板７上にＮ
型エピタキシャル層９を形成した半導体基体のＮ型エピ
タキシャル層９の表面部に選択的に形成されたＰ型不純
物拡散層１１と、Ｎ型エピタキシャル層９の表面部にＰ
型不純物拡散層１１に隣接して選択的に形成されたＮ+
型不純物拡散層１２と、Ｐ型不純物拡散層１１の一端と
ボンディングパッド１ａとを接続する第１の配線手段
（酸化シリコン膜１４に設けられたコンタクトホールＣ
１，第１層金属配線１５，層間絶縁膜２１に設けられた
スルーホールＣ２および第２層金属配線２８）と、Ｐ型
不純物拡散層の他端１１と図示しない内部回路とを接続
する第２の配線手段（酸化シリコン膜１４に設けられた
コンタクトホールＣ１，内部回路へつながる第１層金属
配線１６）と、Ｎ+ 型不純物拡散層１２と電源配線Ｖｃ
ｃとを接続する第３の配線手段（酸化シリコ膜１４に設
けられたコンタクトホールＣ１，電源配線Ｖｃｃへつな
がる第１層金属配線１７）とを含む入力保護装置を有す
るというものである。
型エピタキシャル層９を形成した半導体基体のＮ型エピ
タキシャル層９の表面部に選択的に形成されたＰ型不純
物拡散層１１と、Ｎ型エピタキシャル層９の表面部にＰ
型不純物拡散層１１に隣接して選択的に形成されたＮ+
型不純物拡散層１２と、Ｐ型不純物拡散層１１の一端と
ボンディングパッド１ａとを接続する第１の配線手段
（酸化シリコン膜１４に設けられたコンタクトホールＣ
１，第１層金属配線１５，層間絶縁膜２１に設けられた
スルーホールＣ２および第２層金属配線２８）と、Ｐ型
不純物拡散層の他端１１と図示しない内部回路とを接続
する第２の配線手段（酸化シリコン膜１４に設けられた
コンタクトホールＣ１，内部回路へつながる第１層金属
配線１６）と、Ｎ+ 型不純物拡散層１２と電源配線Ｖｃ
ｃとを接続する第３の配線手段（酸化シリコ膜１４に設
けられたコンタクトホールＣ１，電源配線Ｖｃｃへつな
がる第１層金属配線１７）とを含む入力保護装置を有す
るというものである。
【００１０】この実施例では、従来例と異なり電源端子
に対しての保護ダイオードとして保護抵抗４ａａ及び４
ｂａを構成するＰ型不純物拡散層１１とＮ型エピタキシ
ャル領域９とのＰＮ接合により形成されるダイオードを
使用しており、アノード電極を保護抵抗４ａ，４ｂの一
方の電極（１５）と共用し、またカソード側の引き出し
部６ａ，６ｂとしてＮ型不純物拡散層１２を設けてあ
る。また、内部回路と入力端子１ａ，１ｂとの間に挿入
される保護抵抗４ａａ，４ｂａは、絶縁分離用Ｐ+ 型領
域１０により、相互に絶縁されている。従って、従来例
のように、２つの入力端子間に静電エネルギーの放電路
は発生しない。保護用のＰＮ接合ダイオードのカソード
領域の抵抗を利用しているので、独立の素子を設ける従
来例に比べて入力保護装置の占有面積を小さくできる。
に対しての保護ダイオードとして保護抵抗４ａａ及び４
ｂａを構成するＰ型不純物拡散層１１とＮ型エピタキシ
ャル領域９とのＰＮ接合により形成されるダイオードを
使用しており、アノード電極を保護抵抗４ａ，４ｂの一
方の電極（１５）と共用し、またカソード側の引き出し
部６ａ，６ｂとしてＮ型不純物拡散層１２を設けてあ
る。また、内部回路と入力端子１ａ，１ｂとの間に挿入
される保護抵抗４ａａ，４ｂａは、絶縁分離用Ｐ+ 型領
域１０により、相互に絶縁されている。従って、従来例
のように、２つの入力端子間に静電エネルギーの放電路
は発生しない。保護用のＰＮ接合ダイオードのカソード
領域の抵抗を利用しているので、独立の素子を設ける従
来例に比べて入力保護装置の占有面積を小さくできる。
【００１１】なお、Ｐ型不純物拡散層１１は、マスタス
ライス方式の抵抗素子セルのＰ型不純物拡散層２５や図
示しない内部回路用の縦型ＮＰＮトランジスタのベース
領域と同一工程で形成する。またＮ+ 型不純物拡散層１
２は、同じく内部回路用の縦型ＮＰＮトランジスタのコ
レクタコンタクト領域と同一工程で形成する。
ライス方式の抵抗素子セルのＰ型不純物拡散層２５や図
示しない内部回路用の縦型ＮＰＮトランジスタのベース
領域と同一工程で形成する。またＮ+ 型不純物拡散層１
２は、同じく内部回路用の縦型ＮＰＮトランジスタのコ
レクタコンタクト領域と同一工程で形成する。
【００１２】また、ボンディグパッド（１ａ，１ｂ）は
第２層金属配線２８により、層間絶縁膜２１に設けられ
たスルーホールＣ２を介して第１層金属配線１５，１９
に接続され、第１層金属配線１９はコンタクトホールＣ
１を介してコンタクト用のＮ+ 型不純物拡散層１３に接
続されている。従来例と同様に、Ｎ+ 型埋込層８とＰ型
シリコン基体７との間の接合が入力端子と接地線ＧＮＤ
（第１層金属配線１８）に挿入されているのである。
第２層金属配線２８により、層間絶縁膜２１に設けられ
たスルーホールＣ２を介して第１層金属配線１５，１９
に接続され、第１層金属配線１９はコンタクトホールＣ
１を介してコンタクト用のＮ+ 型不純物拡散層１３に接
続されている。従来例と同様に、Ｎ+ 型埋込層８とＰ型
シリコン基体７との間の接合が入力端子と接地線ＧＮＤ
（第１層金属配線１８）に挿入されているのである。
【００１３】
【発明の効果】以上、説明したように本発明は、電源端
子に対する保護用として使用していたダイオードと内部
回路と入力端子との間に入れていた抵抗の２つの保護素
子の代りに、ＰＮ接合ダイオードのカソード領域の抵抗
を利用した１つの保護素子を用いているので入力保護装
置の占有する面積を減少させることができ、半導体集積
回路の集積度を向上させるという効果を有する。
子に対する保護用として使用していたダイオードと内部
回路と入力端子との間に入れていた抵抗の２つの保護素
子の代りに、ＰＮ接合ダイオードのカソード領域の抵抗
を利用した１つの保護素子を用いているので入力保護装
置の占有する面積を減少させることができ、半導体集積
回路の集積度を向上させるという効果を有する。
【図１】本発明の一実施例を示す半導体チップの平面図
である。
である。
【図２】図１のＡ−Ａ線断面図である。
【図３】図１のＢ−Ｂ線断面図である。
【図４】従来例を示す半導体チップの平面図である。
【図５】図４のＡ−Ａ線断面図である。
【図６】図４のＣ−Ｃ線断面図である。
【図７】入力保護装置の回路図である。
１ａ，１ｂ 入力端子（ボンディングパッド） ２ａ，２ｂ 保護ダイオード ３ａ，３ａａ，３ｂ，３ｂａ 保護ダイオード ４ａ，４ａａ，４ｂ，４ｂａ 保護抵抗 ５ 抵抗セル領域へのバイアス用電極 ６ａ，６ｂ 保護ダイオードのカソード側引出し部 ７ Ｐ型シリコン基体 ８ Ｎ+ 型埋込層 ９ Ｎ型エピタキシャル層 １０ Ｐ+ 型絶縁分離領域 １１ Ｐ型不純物拡散層 １２ Ｎ+ 型不純物拡散層 １３ Ｎ+ 型不純物拡散層 １４ 酸化シリコン膜 １５，１６，１７，１８，１９ 第１層金属配線 ２０ 層間絶縁膜 ２１ ベース領域（Ｐ型不純物拡散層） ２２ エミッタ領域（Ｎ+ 型不純物拡散層） ２３ Ｎ+ 型不純物拡散層 ２４ Ｐ型抵抗領域
Claims (1)
- 【請求項１】 第１導電型半導体基板上に第２導電型エ
ピタキシャル層を形成した半導体基体の前記エピタキシ
ャル層の表面部に選択的に形成された第１導電型不純物
拡散層と、前記エピタキシャル層の表面部に前記第１導
電型不純物拡散層に隣接して選択的に形成された第２導
電型不純物拡散層と、前記第１導電型不純物拡散層の一
端とボンディングパッドとを接続する第１の配線手段
と、前記第１導電型不純物拡散層の他端と内部回路とを
接続する第２の配線手段と、前記第２導電型不純物拡散
層と電源配線とを接続する第３の配線手段とを含む入力
保護装置を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18200492A JPH0629466A (ja) | 1992-07-09 | 1992-07-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18200492A JPH0629466A (ja) | 1992-07-09 | 1992-07-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629466A true JPH0629466A (ja) | 1994-02-04 |
Family
ID=16110642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18200492A Pending JPH0629466A (ja) | 1992-07-09 | 1992-07-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629466A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002043150A1 (en) * | 2000-11-22 | 2002-05-30 | Niigata Seimitsu Co., Ltd. | Pad protective circuit |
| US7173291B2 (en) | 2004-10-25 | 2007-02-06 | Sanyo Electric Co., Ltd. | Vertical protecting element formed in semiconductor substrate and semiconductor device using the same |
| US8421117B2 (en) | 2010-06-17 | 2013-04-16 | On Semiconductor Trading, Ltd. | Semiconductor device and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432666A (en) * | 1987-07-28 | 1989-02-02 | Mitsubishi Electric Corp | Surge protective integrated circuit |
| JP3090458B2 (ja) * | 1990-01-24 | 2000-09-18 | 株式会社日立製作所 | プラズマ処理装置 |
-
1992
- 1992-07-09 JP JP18200492A patent/JPH0629466A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432666A (en) * | 1987-07-28 | 1989-02-02 | Mitsubishi Electric Corp | Surge protective integrated circuit |
| JP3090458B2 (ja) * | 1990-01-24 | 2000-09-18 | 株式会社日立製作所 | プラズマ処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002043150A1 (en) * | 2000-11-22 | 2002-05-30 | Niigata Seimitsu Co., Ltd. | Pad protective circuit |
| US7173291B2 (en) | 2004-10-25 | 2007-02-06 | Sanyo Electric Co., Ltd. | Vertical protecting element formed in semiconductor substrate and semiconductor device using the same |
| US8421117B2 (en) | 2010-06-17 | 2013-04-16 | On Semiconductor Trading, Ltd. | Semiconductor device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980818 |