KR100660670B1 - 바이폴라 트랜지스터 - Google Patents
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Abstract
반도체기판에 형성된 제1의 도전형 베이스영역과, 이 베이스영역 내에 형성된 제2의 도전형 이미터영역과, 베이스영역에 접합하여 형성된 제2의 도전형 컬렉터영역을 포함하는 반도체장치이다.
컬렉터영역 내에는, 베이스영역과는 분리되어 제1의 도전형 불순물영역이 형성되어 있다. 베이스영역에 접속된 베이스 전극에는, 표면저항이 접속되어 있다. 이 표면저항은, 다른 위치에서, 상기 불순물영역에 접속되어 있다.
Description
도 1은, 본 발명의 한 실시형태에 있어서의 저항 바이폴라 트랜지스터를 갖는 반도체장치의 구성을 나타내는 단면도.
도 2는, 상기 반도체장치의 등가회로를 나타내는 도면.
도 3은, 본 실시형태의 저항 트랜지스터 및 종래의 저항 트랜지스터의 정전(靜電)파괴검사의 결과를 나타내는 도면.
도 4(a)∼4(f)는, 본 실시형태에 있어서의 저항 트랜지스터를 갖는 반도체장치의 제조방법을 공정순서로 나타내는 단면도.
도 5는, 종래의 저항 바이폴라 트랜지스터를 갖는 반도체장치의 구성을 나타내는 단면도.
(도면의 주요부분에 대한 부호의 설명)
11 : 반도체기판 12 : 베이스영역
13 : 이미터영역 15 : 절연막
16 : 베이스 콘택트 영역 17 : 이미터 콘택트 영역
18, 19 : 콘택트 홀 20 : 베이스전극
21 : 이미터전극 22 : N+형 영역
23 : 표면저항 24 : 베이스패드
26 : 불순물영역 27 : 기생 제너다이오드
28 : N+형 아이솔레이션영역 29 : 저항
30 : 산화실리콘 막 50 : 표면보호막
50a, 50b : 개구부
본 발명은, 저항 트랜지스터를 포함하는 반도체장치에 관한 것이다.
디지털회로에 매우 적합한 저항 트랜지스터를 포함하는 반도체장치의 종래의 구성은, 도 5에 나타나 있다.
즉, N형 반도체기판(91)의 표층부에, P형의 베이스영역(92)이 형성되며, 이 P형의 베이스영역(92)내에 N형의 이미터영역(93)이 형성되어 있다.
베이스영역(92) 및 이미터영역(93)에는, 각각, 베이스전극(95) 및 이미터전극(96)이 접속되어 있다.
베이스전극(95) 및 이미터전극(96)은, 각각 N형 반도체기판(91)상의 절연막(94)에 형성된 콘택트 홀(94a, 94b)을 통해서, 절연막(94)위에 융기한 상태로 형성되어 있다.
컬렉터전극은, N형 반도체기판(91)의 이면 측에 있어서, N+형 영역(97)을 통 해서 취해지도록 되어 있다.
절연막(94)상에는, 예를 들면 폴리실리콘으로 이루어지는 표면저항(98)이 배설되어 있다.
표면저항(98)의 일단부는, 절연막(94)에서 융기한 베이스전극(95)에 접속되어 있다.
이 표면저항(98)의 타단부의 표면에는, 예를 들면 알루미늄을 사용하여 베이스패드(99)가 형성되어 있다.
또, 이 반도체장치의 가장 표면은 표면보호막(90)으로 덮여있으며, 베이스패드(99)의 표면의 일부는, 표면보호막(90)에 형성된 개구부(90a)를 통하여 노출되어 있다.
도시하지 않은 베이스와이어는, 베이스패드(99)의 개구부(99a)를 통하여 노출된 부분에 본딩된다.
이에 의해, 베이스와이어로부터 입력되는 순방향의 전류는, 표면저항(98)을 통하여 베이스전극(95)에 주어지게 된다.
이와 같이, 절연막(94)상에 표면저항(98)을 설치하고 있는 것은, 반도체기판 내에 설치되는 확산저항과 비교하여 저항 정도(精度)가 좋기 때문이다.
그런데, 상기한 바와 같은 구성에서는, 베이스-이미터 사이에 순방향 서지 전압(surge voltage)이 가해지면, 표면저항(98)에 과전류가 흘러 발열하여, 표면저항(98)이 소손(燒損) 될 우려가 있다.
또, 베이스-이미터 사이에 역방향 서지 전압이 가해지는 경우에는, N형 반도 체기판(컬렉터영역)(91)으로부터 베이스패드(99)를 향해 누설전류가 흐르며, 이 누설전류에 의해 베이스패드(99)의 아래쪽의 절연막(94)에 스폿형상의 파괴흔적을 발생시킬 우려가 있다.
그 때문에, 종래의 저항 트랜지스터를 갖는 반도체장치는, 파괴내량(破壞耐量)이 꼭 충분한 것은 아니었다.
본 발명의 과제와 목적은, 파괴내량의 향상을 기할 수 있는 저항 트랜지스터를 갖는 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 반도체장치는, 반도체기판에 형성된 제1의 도전형 베이스영역과, 이 베이스영역 내에 형성된 제2의 도전형 이미터영역과, 베이스영역에 접합하여 형성된 제2의 도전형 컬렉터영역과, 컬렉터영역 내에 베이스영역과는 분리되어 형성된 제1의 도전형 불순물영역과, 베이스영역에 접속된 베이스전극과, 이 베이스전극에 어떤 위치에서 접속된 표면저항과, 이 표면저항의 다른 위치에 접속되며, 또한, 상기 불순물영역에 접속된 베이스패드를 포함한다.
바꾸어 말하면, 본 발명의 반도체장치는, 반도체기판에 형성된 제1의 도전형 베이스영역과, 이 베이스영역 내에 형성된 제2의 도전형 이미터영역과, 베이스영역에 접합하여 형성된 제2의 도전형 컬렉터영역과, 베이스영역에 접속된 베이스전극과, 이 베이스전극에 어떤 위치에서 접속된 표면저항과, 이 표면저항의 다른 위치에 접속된 베이스패드를 갖는 트랜지스터를 포함하고, 상기 베이스패드는 컬렉터영 역에 접속되어 있으며, 컬렉터영역에 있어서 상기 베이스패드의 접합부위에는, 베이스영역과는 분리되어 제1의 도전형 불순물영역이 형성되어 있는 것이다.
또한, 상기 제2의 도전형은, 상기 제1의 도전형과는 다른 도전형이다.
본 발명의 구성에 의하면, 컬렉터영역과 불순물영역에 의해 PN접합이 형성되며, 이에 의해, 베이스패드와 컬렉터영역 사이에 기생 제너다이오드가 형성된다.
따라서, 예를 들면 베이스-이미터 사이에 순방향의 서지 전압이 가해져도, 베이스패드에 입력되는 순방향의 과대전류는 기생 제너다이오드를 통해서 컬렉터영역으로 빠져나가게 됨으로, 표면저항에 과전류가 흐르는 일은 없다.
따라서, 표면저항에 과전류가 흐르는 것에 의한 타서 파손되는 것을 방지할 수가 있으며, 순방향 서지 전압에 대한 파괴내량의 향상을 도모할 수가 있다.
또, 기생 제너다이오드의 항복전압(breakdown voltage) 이상의 역방향 서지 전압이 베이스-이미터 사이에 가해지는 경우에는, 기생 제너다이오드의 항복현상이 생기고, 컬렉터영역으로부터 베이스패드를 향해서 누설전류가 흐른다.
이에 의해, 예를 들면, 컬렉터영역의 표면을 덮도록 절연막이 설치되어 있는 경우에, 이 절연막이 파괴되어 스폿형상의 파괴흔적이 생기는 것을 방지할 수 있다.
그러므로, 역방향 서지 전압에 대한 파괴내량의 향상도 꾀할 수가 있다.
또, 기생 제너다이오드는, 컬렉터영역에 있어서 베이스패드와의 접속부위에 형성되기 때문에, 기생 제너다이오드를 설치하는 것에 의해, 반도체장치의 사이즈의 대형화를 초래할 우려는 없다.
본 발명의 상기한 설명과, 그 밖의 다른 목적, 특징 및 효과는, 첨부도면을 참조한 이하의 실시형태의 설명에 의하여 확실하게 될 것이다.
(실시예)
도 1은, 본 발명의 일실시형태에 있어서의 저항 바이폴라 트랜지스터를 갖는 반도체장치의 구성을 나타내는 단면도이다.
N형 반도체기판(11)의 표층부에는, P형의 베이스영역(12)이 형성되어 있으며, 이 P형의 베이스영역(12)내에, N형의 이미터영역(13)이 형성되어 있다.
이에 의해, NPN구조가 형성되어 있기 때문에, N형 반도체기판(11)이 컬렉터영역을 형성하고 있다.
N형의 컬렉터영역(11')의 표면에는, P형의 불순물이 저농도로 확산되는 것에 의하여, P-형 확산층(14)이 전 영역에 형성되어 있다.
반도체기판(11)의 표면은, 예를 들면 산화실리콘으로 이루어지는 절연막(15)으로 덮여있다.
절연막(15)에는, 각각 베이스영역(12)의 표면에 설정된 베이스 콘택트 영역(16) 및 이미터영역(13)의 표면에 설정된 이미터 콘택트 영역(17)을 노출시키는 콘택트 홀(18, 19)이 형성되어 있다.
그리고, 콘택트 홀(18)을 통해서 베이스 콘택트 영역(16)에 접속되도록 베이스전극(20)이 형성되어 있으며, 콘택트 홀(19)을 통하여 이미터 콘택트 영역(17)에 접속되도록 이미터전극(21)이 형성되어 있다.
베이스전극(20) 및 이미터전극(21)은, 예를 들면 알루미늄 등의 도전성 재료로 구성되어 있다.
컬렉터전극은, N형 반도체기판(11)의 이면측에 있어서, N+형 영역(22)을 통하여 취할 수 있도록 되어있다.
절연막(15)에는, 예를 들면 실리콘으로 이루어지는 장척 형상의 표면저항(23)이 배설되어 있다.
표면저항(23)의 길이는, 예를 들면 5000Å이다.
표면저항(23)의 일단은, 콘텍트 홀(18)위에 융기한 베이스전극(20)에 접속되어 있다.
한편, 표면저항(23)의 타단은, 예를 들면 알루미늄을 사용하여 절연막(15)상에 융기한 상태로 형성된 베이스패드(24)에 접속되어 있다.
또, 이 반도체장치의 가장 표면은 표면보호막(50)으로 덮여있으며, 이미터전극(21) 및 베이스패드(24)의 일부는, 각각 표면보호막(50)에 형성된 개구부(50a, 50b)를 통해서 노출되어 있다.
베이스패드(24)는 또한, 절연막(15)에 형성된 콘텍트 홀(25)을 통해서 컬렉터영역(11')에 접속되어 있다.
그리고, 컬렉터영역(11')에 있어서 베이스패드(24)의 접합부위에는, P-형 확산층(14)보다 불순물농도가 높은 P형 불순물영역(26)이 형성되어 있다.
이에 의해, P형 불순물영역(26)과 N형의 컬렉터영역(11')과의 사이에서 PN접합이 형성되며, 도 2의 등가회로도에 나타내는 바와 같이, 베이스패드(24)와 컬렉터영역(11') 사이에 기생 제너다이오드(27)가 구성되어 있다.
또한, 베이스영역(12)과 P형 불순물영역(26)과의 사이에는, 베이스영역(12)과 P형 불순물영역을 분리시키기 위해, N+형의 아이솔레이션 영역(28)이 형성되어 있다.
또, 도 2에 나타내는 바와 같이, 베이스전극(20)과 이미터전극(21)의 사이에는, 예를 들면 폴리실리콘으로 이루어지는 저항(29)이 개재되어 있다.
이 저항(29)에 대하여, 도 1에서는 도시가 생략되어 있다.
이 구성에 의하여, 예를 들면 베이스-이미터 사이에 순방향의 서지 전압이 가해져도, 도시하지 않은 베이스와이어로부터 베이스패드(24)에 입력되는 순방향 전류의 일부는 기생 제너다이오드(27)를 통하여 컬렉터영역(11')으로 빠지게 됨으로, 표면저항(23)에 과전류가 흐르는 일이 없다.
따라서, 표면저항(23)에 과전류가 흐르는 것으로 인해 소손되는 것을 방지할 수가 있다.
또, 기생 제너다이오드(27)의 항복전압 이상의 역방향 서지 전압이 베이스-이미터 사이에 가해지는 경우에는, 기생 제너다이오드(27)의 항복현상이 발생하여, 컬렉터영역(11')으로부터 베이스패드(24)를 향해 누설전류가 흐른다.
이에 의해, 절연막(15)에 누설전류가 흐르는 것이 방지될 수 있어, 절연막(15)에 누설전류에 의한 스폿형상의 파괴가 발생하는 것을 방지할 수 있다.
또한, 기생 제너다이오드(27)는, 컬렉터영역(11')에 있어서 베이스패드(24)와의 접속부위에 형성되기 때문에, 기생 제너다이오드(27)를 설치하는 것에 의해, 반도체장치의 사이즈가 대형화 될 우려는 없다.
도 3은, 본 실시형태의 저항 트랜지스터 및 종래의 저항 트랜지스터의 정전(靜電)파괴검사의 결과를 나타내는 도면이다.
정전파괴검사는, 베이스전극에 저항(예를 들면 1㏀)을 통해서 접속된 콘덴서(예를 들면 200pF)에 전압을 인가하여 전하를 축적시킨 후, 이 콘덴서에 축적된 전하를 방전시켜서, 컬렉터-베이스 사이 및 베이스-이미터 사이에 전류를 흘렸을 때에 생기는 파괴수를 조사하는 것으로 행하였다.
이 정전파괴검사의 결과로서, 도 3에는 베이스-이미터간 전압(콘덴서 인가전압)과 파괴가 생긴 트랜지스터의 개수(파괴개수)와의 관계를 나타내고 있다.
또, 본 실시형태의 바이폴라 트랜지스터에 대한 결과는 실선으로 나타내고 있으며, 종래의 바이폴라 트랜지스터에 대한 결과는 파선으로 나타내고 있다.
이 정전파괴검사의 결과로부터, 본 실시형태의 바이폴라 트랜지스터가 정전파괴를 일으키는 최저의 베이스-이미터간 전압(파괴전압)은, 종래의 저항 트랜지스터에 있어서의 파괴전압의 약 1.5배가 되며, 본 실시형태의 저항 트랜지스터는, 종래의 저항 트랜지스터보다 파괴내량이 향상되어 있음을 이해할 수 있다.
도 4(a)∼4(f)는, 본 실시형태의 저항 트랜지스터를 갖는 반도체장치의 제조방법을 공정순서로 나타내는 단면도이다.
먼저, 도 4(a)에 나타내는 바와 같이, 이면측에 N+형 영역(22)을 갖는 N형 반도체기판(11)의 표면이 열 산화되어 산화실리콘막(30)이 형성된다.
이 산화실리콘막(30)의 표면으로부터 P형 불순물(예를 들면, 붕소)이 저농도로 확산되는 것에 의하여, 반도체기판(11)의 표면 전역에 P-형 확산층(14)이 형성된다.
다음, 도 4(b)에 나타내는 바와 같이, 산화실리콘막(30)에 있어서 베이스영역(12) 및 P형 불순물영역(26)에 대응하는 위치에 오목부(31, 32)가 형성되며, 이 오목부(31, 32)로부터 P형 불순물(예를 들면, 붕소)이 고농도로 확산되는 것에 의하여, 각각 베이스영역(12) 및 P형 불순물영역(26)이 형성된다.
그리고, 도 4(c)에 나타내는 바와 같이, 산화실리콘막(30)의 오목부(31)내의 이미터영역(13)에 대응하는 위치에, 오목부(31) 보다 1단 낮은 오목부(33)가 형성됨과 동시에, 산화실리콘막(30)에 있어서 아이솔레이션 영역(28)에 대응하는 위치에 오목부(34)가 형성된다.
그 후, 오목부(33, 34)로부터 N형 불순물(예를 들면, 인)이 고농도로 확산되는 것에 의하여, 각각 이미터영역(13) 및 아이솔레이션 영역(28)이 형성된다.
이어서, 도 4(d)에 나타내는 바와 같이, 산화실리콘막(30)이 제거되어 반도체기판(11)의 표면이 노출된 후, 이 노출된 반도체기판(11)상에 절연막(15)이 형성된다.
그리고 절연막(15)상에, 예를 들면, 폴리실리콘으로 이루어지는 표면저항(23)이 패턴 형성된다.
그 후, 도 4(e)에 나타내는 바와 같이, 사진인쇄 기술에 의해, 콘택트 홀(18, 19, 25)이 형성된다.
그리고, 도 4(f)에 나타내는 바와 같이, 베이스전극(20) 및 베이스패드(24)가, 각각 콘택트 홀(18, 25)을 통해서 베이스영역(12) 및 P형 불순물영역에 접속되며, 또한, 표면저항(23)에 접속되도록 형성된다.
또, 콘택트 홀(19)을 통해서 이미터영역(13)에 접속되도록 이미터전극(21)이 형성된다.
또한, 가장 표면에 표면보호막(50)이 형성된 후, 이 표면보호막(50)에 이미터전극(21) 및 베이스패드(24)의 표면의 일부를 각각 노출시키도록 개구부(50a, 50b)가 형성되며, 이에 의해, 본 실시형태에 있어서의 저항 트랜지스터를 갖는 반도체장치가 얻어진다.
이상, 본 발명의 일실시형태에 대하여 설명하였지만, 본 발명은, 다른 실시형태로도 실시할 수가 있다.
예를 들면, 상기의 실시형태에서는, 폴리실리콘으로 표면저항이 형성되는 것으로 하였으나, 폴리실리콘 이외에, 예를 들면 탄탈 나이트라이드(TaN)로 표면저항이 형성되어도 좋다.
또, 상기의 실시형태에서는, NPN형의 바이폴라 트랜지스터를 예로 들었으나, 본 발명은, PNP형의 바이폴라 트랜지스터에도 적용시킬 수 있다.
상기의 경우에는, P형의 컬렉터영역에 있어서 베이스패드와의 접합부위에 N 형 영역을 형성하고, 이 N형 영역과 P형의 컬렉터영역에 의해 PN접합을 형성시키면 좋다.
또한, 상기의 실시형태에서는, 1개의 바이폴라 트랜지스터를 갖는 반도체장치를 예로 들었으나, 본 발명은, 복수개의 바이폴라 트랜지스터를 갖는 반도체장치나 바이폴라 트랜지스터 이외의 복수의 기능소자를 동일 반도체기판 위에 갖는 IC(집적회로)와 같은 반도체장치 등에도 적용할 수가 있다.
본 발명의 실시형태에 대하여 상기와 같이 상세히 설명하였으나, 이것은 본 발명의 기술적 내용을 나타내기 위해 사용된 구체적인 예에 불과하며, 본 발명은 이들 구체적인 예에 한정하여 해석될 것이 아니라, 본 발명의 정신과 범위는 첨부하는 청구범위에 의해서만 한정된다.
본 발명의 구성에 의하면, 컬렉터영역과 불순물영역에 의해 PN접합이 형성되며, 이에 의해 베이스패드와 컬렉터영역 사이에 기생 제너다이오드가 형성된다.
따라서, 예를 들면 베이스-이미터 사이에 순방향의 서지 전압이 가해져도, 베이스패드에 입력되는 순방향의 과대전류는 기생 제너다이오드를 통해서 컬렉터영역으로 빠져나가게 됨으로, 표면저항에 과전류가 흐르는 일은 없다.
따라서, 표면저항에 과전류가 흐르는 것에 의한 소손을 방지할 수가 있으며, 순방향의 서지 전압에 대한 파괴내량의 향상을 도모할 수가 있다.
Claims (6)
- 반도체기판에 형성된 제 1 도전형 베이스영역;상기 베이스영역 내에 형성된 제 2 도전형 이미터영역;제 1 도전형 확산층을 포함하고, 상기 베이스영역에 접합되어 형성된 제 2 도전형 컬렉터영역;상기 컬렉터영역 내에 상기 베이스영역과는 분리되어 형성되고, 상기 컬렉터영역과의 PN접합으로 제너다이오드를 형성하며, 상기 제 1 도전형 확산층보다 불순물농도가 높은 제 1 도전형 불순물영역;상기 베이스영역에 접속된 베이스전극;상기 베이스전극에 소정 위치에서 접속된 표면저항; 및상기 표면저항의 다른 위치에 접속되고, 상기 불순물영역에 접속된 베이스패드를 포함하며,상기 컬렉터영역에는, 상기 베이스영역과 상기 불순물영역 사이에서 이들을 분리시키기 위한 제 2 도전형 아이솔레이션 영역이 형성되어 있는 것을 특징으로 하는 반도체장치.
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- 제 2 도전형 반도체기판의 표면에 제 1 도전형 불순물을 확산시키는 것에 의해, 베이스영역 및 상기 베이스영역과는 분리된 불순물영역을 형성하는 공정;상기 베이스영역 내에 제 2 도전형 불순물을 확산시키는 것에 의해, 이미터영역을 형성하는 공정;상기 반도체기판으로부터 절연된 상태로 표면저항을 형성하는 공정;상기 베이스영역 및 상기 표면저항의 어떤 위치에 접촉하는 베이스전극을 형성하는 공정;상기 불순물영역 및 상기 표면저항의 다른 위치에 접촉하는 베이스패드를 형성하는 공정; 및상기 베이스영역과 상기 불순물영역 사이에, 이들을 분리시키기 위한 제 2 도전형 아이솔레이션 영역을 형성하는 공정을 포함하고,상기 불순물영역은, 상기 반도체기판에 포함된 제 1 도전형 확산층보다 불순물농도가 높고, 상기 반도체기판과의 PN접합으로 제너다이오드를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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