JP7079638B2 - 半導体素子 - Google Patents

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Description

本発明は、ベース電極に直列接続された抵抗素子を備えるバイポーラトランジスタである半導体素子に関する。
携帯端末などの電子機器には、消費電力の抑制のため、比較的低いベース－エミッタ間電圧で動作することが可能なバイポーラトランジスタが要求されている。特許文献１には、このようなバイポーラトランジスタの一例が開示されている。特許文献１に開示されているバイポーラトランジスタは、ベース－エミッタ間電圧をベース電流に変換する抵抗がベース電極に直列接続されている。当該抵抗により、比較的低いベース－エミッタ間電圧に対して出力されるコレクタ電流の応答が線形状態となるため、バイポーラトランジスタの動作が安定したものとなる。
ベース－エミッタ間電圧をベース電流に変換する抵抗は、バイポーラトランジスタとともに一つの半導体素子に組み込むことが可能である。このような半導体素子は、デジタルトランジスタと称されることがある。当該半導体素子は、ベース電極に直列接続された抵抗素子を備える。当該抵抗素子は、薄膜である多結晶ポリシリコンから構成されることが多いため、静電気に対して比較的脆弱である。このため、静電気により当該抵抗素子が破壊されるおそれがある。当該抵抗素子が破壊されると、ベース－エミッタ間電圧に対して出力されるコレクタ電流の応答が非線形状態となるため、当該半導体素子の動作が不安定なものとなったり、動作しなくなったりする。
特開平１０－２０９７６３号公報
本発明は上述の事情に鑑み、ベース電極に直列接続された抵抗素子が静電破壊されることを回避可能な半導体素子を提供することをその課題とする。
本発明によれば、第１導電型半導体であるコレクタ層と、第２導電型半導体であり、かつ前記コレクタ層に接するベース層と、前記第１導電型半導体であり、かつ前記ベース層に接するエミッタ層と、前記ベース層に導通する第１電極と、前記第１電極と前記ベース層との導電経路において、前記第１電極に直列接続された第１抵抗素子と、前記エミッタ層および前記第１抵抗素子の双方に導通する第２電極と、前記第１抵抗素子に対して前記第１電極に並列接続された保護素子と、を備え、前記保護素子は、導電経路における両端がともに同一極性となるようにｐｎ接合により構成された一対のダイオードを含むことを特徴とする半導体素子が提供される。
本発明の実施において好ましくは、前記厚さ方向の一方側に配置され、かつ前記コレクタ層、前記ベース層および前記エミッタ層のいずれにも接する絶縁層をさらに備え、前記第１電極は、前記絶縁層の上に配置されている。
本発明の実施において好ましくは、前記第１抵抗素子に直列接続され、かつ前記絶縁層の上に配置された第１配線層をさらに備え、前記第１配線層は、前記ベース層に接している。
本発明の実施において好ましくは、前記第１抵抗素子の構成材料は、多結晶シリコンを含む。
本発明の実施において好ましくは、前記第１電極は、前記厚さ方向から視て前記ベース層に重なり、前記保護素子は、前記厚さ方向において前記ベース層と前記第１電極との間に位置し、かつ前記ベース層および前記第１電極の双方に接している。
本発明の実施において好ましくは、前記保護素子は、前記第２導電型半導体であり、かつ前記ベース層に接するコンタクト部と、前記厚さ方向から視て前記コンタクト部を各々が囲む複数の環状部と、を有し、複数の前記環状部は、前記第１導電型半導体である複数の第１環状部と、前記第２導電型半導体である複数の第２環状部と、を含み、複数の前記環状部は、複数の前記第１環状部および複数の前記第２環状部の各々が交互に配置され、前記厚さ方向から視て最も内側に位置する前記環状部は、前記コンタクト部に接する前記第１環状部であり、前記厚さ方向から視て最も外側に位置する前記環状部は、前記第１電極および前記第１抵抗素子の双方に接する前記第２環状部である。
本発明の実施において好ましくは、前記ベース層は、前記保護素子の一部を兼ね備える。
本発明の実施において好ましくは、前記保護素子は、前記厚さ方向において前記コレクタ層と前記第１電極との間に位置し、かつ前記第１電極に接し、前記保護素子および前記第２電極を相互に導通させる第２配線層をさらに備え、前記第２配線層は、前記第２導電型半導体であり、かつ前記保護素子の一部を兼ね備える。
本発明の実施において好ましくは、前記保護素子は、前記第２導電型半導体であり、かつ前記第１電極に接するコンタクト部と、前記厚さ方向から視て前記コンタクト部をそれぞれが囲む複数の環状部と、を有し、複数の前記環状部は、前記第１導電型半導体である複数の第１環状部と、前記第２導電型半導体である複数の第２環状部と、を有し、複数の前記環状部は、複数の前記第１環状部および複数の前記第２環状部の各々が交互に配置され、前記厚さ方向から視て最も内側に位置する前記環状部は、前記コンタクト部に接する前記第１環状部であり、前記厚さ方向から視て最も外側に位置する前記環状部は、前記第２配線層に接する前記第１環状部である。
本発明の実施において好ましくは、前記第２配線層は、前記厚さ方向から視て前記第１配線層に交差する帯状部を有し、前記帯状部は、前記絶縁層に覆われている。
本発明の実施において好ましくは、前記第１抵抗素子および前記保護素子は、前記絶縁層に覆われている。
本発明の実施において好ましくは、前記保護素子の構成材料は、多結晶シリコンを含む。
本発明の実施において好ましくは、前記保護素子は、前記コレクタ層に接し、前記コレクタ層は、前記保護素子の一部を兼ね備える。
本発明の実施において好ましくは、前記厚さ方向において前記保護素子と前記第１電極との間に位置し、かつ前記保護素子および前記第１電極の双方に接する補助保護素子をさらに備え、前記補助保護素子は、前記第１導電型半導体であり、かつ前記保護素子に接する補助コンタクト部と、前記厚さ方向から視て前記補助コンタクト部をそれぞれが囲む複数の補助環状部と、を有し、複数の前記補助環状部は、前記第２導電型半導体である複数の第１補助環状部と、前記第１導電型半導体である複数の第２補助環状部と、を有し、複数の前記補助環状部は、複数の前記第１補助環状部および複数の前記第２補助環状部の各々が交互に配置され、前記厚さ方向から視て最も内側に位置する前記補助環状部は、前記補助コンタクト部に接する前記第１補助環状部であり、前記厚さ方向から視て最も外側に位置する前記補助環状部は、前記第１電極および前記第１抵抗素子の双方に接する前記第１補助環状部である。
本発明の実施において好ましくは、前記第１抵抗素子および前記補助保護素子は、前記絶縁層に覆われている。
本発明の実施において好ましくは、前記補助保護素子の構成材料は、多結晶シリコンを含む。
本発明の実施において好ましくは、前記第１抵抗素子と前記第２電極との導電経路において、前記第１抵抗素子に直列接続された第２抵抗素子をさらに備え、前記第２抵抗素子の構成材料は、多結晶シリコンを含む。
本発明の実施において好ましくは、前記厚さ方向の他方側に配置され、かつ前記コレクタ層に導通する第３電極をさらに備える。
本発明にかかる半導体素子によれば、ベース電極に直列接続された抵抗素子が静電破壊されることを回避可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる半導体素子の平面図（保護層を透過）である。 図１に示す半導体素子の平面図（上部絶縁層および保護層を透過）である。 図２の部分拡大図（第１電極を透過）である。 図１に示す半導体素子の底面図である。 図２のＶ－Ｖ線に沿う断面図である。 図５の部分拡大図である。 図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図２のＩＸ－ＩＸ線に沿う断面図である。 図９の部分拡大図である。 図１に示す半導体素子の回路図である。 本発明の第２実施形態にかかる半導体素子の平面図（保護層を透過）である。 図１２に示す半導体素子の平面図（上部絶縁層および保護層を透過）である。 図１３のＸＩＶ－ＸＩＶ線に沿う断面図である。 図１４の部分拡大図である。 図１４の部分拡大図である。 図１３のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。 図１２に示す半導体素子の回路図である。 本発明の第２実施形態の第１変形例にかかる半導体素子の部分拡大断面図である。 本発明の第２実施形態の第２変形例にかかる半導体素子の部分拡大断面図である。 図２０に示す半導体素子の回路図である。 本発明の第３実施形態にかかる半導体素子の平面図（保護層を透過）である。 図２２に示す半導体素子の平面図（上部絶縁層および保護層を透過）である。 図２３の部分拡大図（第１電極を透過）である。 図２３のＸＸＶ－ＸＸＶ線に沿う断面図である。 図２５の部分拡大図である。 図２３のＸＸＶＩＩ－ＸＸＶＩＩ線に沿う断面図である。 図２２に示す半導体素子の回路図である。
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
〔第１実施形態〕
図１～図１１に基づき、本発明の第１実施形態にかかる半導体素子Ａ１０について説明する。半導体素子Ａ１０は、コレクタ層１１、ベース層１２、エミッタ層１３、第１電極３１、第２電極３２、第１抵抗素子４１および保護素子５０を備える。半導体素子Ａ１０は、基板１０、絶縁層２０、第３電極３３、第１配線層３４、第２抵抗素子４２および保護層６０をさらに備える。なお、理解の便宜上、図１は、保護層６０を透過して示しており、図２は、上部絶縁層２２（絶縁層２０の一部を構成するものであり、詳細は後述）および保護層６０を透過して示している。図３は、第１電極３１を透過して示している。図３において透過した第１電極３１は、想像線（二点鎖線）で示している。
半導体素子Ａ１０の説明においては、便宜上、半導体素子Ａ１０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する一方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。第１方向ｘは、平面図の横方向に相当する。第２方向ｙは、平面図の縦方向に相当する。また、厚さ方向ｚの一方側とは、断面図において上方側を指す。厚さ方向ｚの他方側とは、断面図において下方側を指す。
半導体素子Ａ１０は、コレクタ層１１およびエミッタ層１３がともに同一導電型の半導体であるバイポーラトランジスタである。半導体素子Ａ１０は、縦型のバイポーラトランジスタである。厚さ方向ｚから視て、半導体素子Ａ１０は、矩形状である。半導体素子Ａ１０の説明では、半導体素子Ａ１０がｎｐｎ接合型のバイポーラトランジスタである場合を対象とする。なお、半導体素子Ａ１０は、ｐｎｐ接合型のバイポーラトランジスタでも適用可能である。
半導体素子Ａ１０の説明において、便宜上、「第１導電型半導体」および「第２導電型半導体」という語句を用いる。半導体素子Ａ１０がｎｐｎ接合型のバイポーラトランジスタである場合は、第１導電型半導体がｎ型半導体を指すものとし、第２導電型半導体がｐ型半導体を指すものとする。半導体素子Ａ１０がｐｎｐ型バイポーラトランジスタである場合は、第１導電型半導体がｐ型半導体を指すものとし、第２導電型半導体がｎ型半導体を指すものとする。半導体素子Ａ１０の説明では、先述のとおり半導体素子Ａ１０がｎｐｎ接合型のバイポーラトランジスタである場合を対象とするため、第１導電型半導体がｎ型半導体を指し、第２導電型半導体がｐ型半導体を指す。
基板１０は、図５、および図７～図９に示すように、コレクタ層１１および第３電極３３を支持している。基板１０は、半導体材料から構成される。主たる当該半導体材料は、たとえばシリコン（Ｓｉ）を含む。半導体素子Ａ１０の説明では、主たる当該半導体材料がシリコンである場合を対象とする。基板１０には、単結晶、かつ真性半導体であるシリコンウエハに、ｎ型ドーパントがイオン注入により添加されている。ｎ型ドーパントは、たとえばアンチモン（Ｓｂ）、ヒ素（Ａｓ）またはリン（Ｐ）である。このため、基板１０は、第１導電型半導体である。
コレクタ層１１は、図５、および図７～図９に示すように、基板１０に対して厚さ方向ｚの一方側に配置されている。コレクタ層１１は、真性半導体であるシリコンをエピタキシャル成長により基板１０の上に積層させた後、ｎ型ドーパントをイオン注入により当該シリコンに添加させることによって形成される。このため、コレクタ層１１は、第１導電型半導体である。コレクタ層１１におけるｎ型ドーパントの濃度は、基板１０におけるｎ型ドーパントの濃度よりも小である。逆をいえば、基板１０におけるｎ型ドーパントの濃度は、コレクタ層１１におけるｎ型ドーパントの濃度よりも大である。したがって、断面図では、コレクタ層１１を構成する第１導電型半導体を「ｎ」と表記し、基板１０を構成する第１導電型半導体を「ｎ＋」と表記する。コレクタ層１１は、厚さ方向ｚの一方側を向くコレクタ主面１１Ａを有する。コレクタ層１１の厚さ方向ｚの他方側は、基板１０に対向している。
ベース層１２は、図５～図９に示すように、コレクタ層１１に接している。ベース層１２は、ｐ型ドーパントをイオン注入によりコレクタ層１１の一部に添加させることによって形成される。ｐ型ドーパントは、たとえばホウ素（Ｂ）である。このため、ベース層１２は、コレクタ層１１の一部が第２導電型半導体に置き換えられたものである。断面図では、ベース層１２を構成する第２導電型半導体を「ｐ」と表記する。ベース層１２は、厚さ方向ｚの一方側を向くベース主面１２Ａを有する。ベース主面１２Ａは、コレクタ層１１のコレクタ主面１１Ａと面一である。図２、および図５～図９に示すように、ベース層１２は、厚さ方向ｚから視て第１電極３１に重なるように形成されている。ベース層１２の最大厚さは、コレクタ層１１の最大厚さよりも小である。
エミッタ層１３は、図９および図１０に示すように、ベース層１２に接している。エミッタ層１３は、ｎ型ドーパントをイオン注入によりベース層１２の一部に添加させることによって形成される。このため、エミッタ層１３は、ベース層１２の一部が第１導電型半導体に置き換えられたものである。エミッタ層１３におけるｎ型ドーパントの濃度は、コレクタ層１１におけるｎ型ドーパントの濃度よりも大である。したがって、断面図では、エミッタ層１３を構成する第１導電型半導体を「ｎ＋」と表記する。エミッタ層１３は、厚さ方向ｚの一方側を向くエミッタ主面１３Ａを有する。エミッタ主面１３Ａは、ベース主面１２Ａのベース主面１２Ａと面一である。これにより、コレクタ層１１のコレクタ主面１１Ａ、ベース主面１２Ａおよびエミッタ主面１３Ａは、いずれも面一である。エミッタ層１３の最大厚さは、ベース層１２の最大厚さよりも小である。
絶縁層２０は、図５～図１０に示すように、コレクタ層１１に対して厚さ方向ｚの一方側に配置された電気絶縁部材である。絶縁層２０は、コレクタ層１１のコレクタ主面１１Ａ、ベース層１２のベース主面１２Ａ、およびエミッタ層１３のエミッタ主面１３Ａのいずれにも接している。絶縁層２０の構成材料は、たとえば二酸化ケイ素（ＳｉＯ2）である。絶縁層２０は、下部絶縁層２１および上部絶縁層２２を有する。
図９に示すように、下部絶縁層２１は、コレクタ層１１のコレクタ主面１１Ａ、ベース層１２のベース主面１２Ａ、およびエミッタ層１３のエミッタ主面１３Ａのいずれにも接している。図６および図９に示すように、下部絶縁層２１には、第１段差２１Ａおよび第２段差２１Ｂが設けられている。第１段差２１Ａおよび第２段差２１Ｂは、厚さ方向ｚに対する段差である。第１段差２１Ａは、ベース層１２を形成する際に設けられる。第２段差２１Ｂは、エミッタ層１３を形成する際に設けられる。第２段差２１Ｂは、第１段差２１Ａに対して厚さ方向ｚの他方側に位置する。
図２および図９に示すように、下部絶縁層２１には、下部第１開口２１１、下部第２開口２１２および下部第３開口２１３が設けられている。下部第１開口２１１、下部第２開口２１２および下部第３開口２１３は、下部絶縁層２１を厚さ方向ｚに貫通している。下部第１開口２１１は、厚さ方向ｚから視て第１電極３１に重なり、かつベース層１２のベース主面１２Ａに通じている。下部第２開口２１２は、厚さ方向ｚから視て第２電極３２に重なり、かつエミッタ層１３のエミッタ主面１３Ａに通じている。図１０に示すように、厚さ方向ｚにおける下部第２開口２１２とエミッタ主面１３Ａとの境界面は、第２段差２１Ｂに囲まれている。下部第３開口２１３は、厚さ方向ｚから視て第１配線層３４に重なり、かつベース主面１２Ａに通じている。下部第３開口２１３は、厚さ方向ｚから視て第１配線層３４に沿って延びる帯状である。
図５～図９に示すように、上部絶縁層２２は、下部絶縁層２１に対して厚さ方向ｚの一方側に位置する。上部絶縁層２２は、下部絶縁層２１の少なくとも一部を覆っている。上部絶縁層２２は、プラズマＣＶＤ（Chemical Vapor Deposition）により形成される。図１、図５および図６に示すように、上部絶縁層２２には、上部第１開口２２１、上部第２開口２２２、および一対の上部第３開口２２３が設けられている。上部第１開口２２１、上部第２開口２２２および一対の上部第３開口２２３は、上部絶縁層２２を厚さ方向ｚに貫通している。上部第１開口２２１は、厚さ方向ｚから視て第１電極３１に重なり、かつ保護素子５０に通じている。上部第１開口２２１は、厚さ方向ｚから視て環状である。上部第２開口２２２は、厚さ方向ｚから視て第２電極３２に重なり、かつ第２抵抗素子４２に通じている。一対の上部第３開口２２３は、厚さ方向ｚから視て第１配線層３４に重なっている。一方の上部第３開口２２３は、第１抵抗素子４１に通じている。他方の上部第３開口２２３は、第２抵抗素子４２に通じている。
第１電極３１は、図５～図９、および図１１に示すように、保護素子５０を介してベース層１２に導通する導電部材である。第１電極３１には、ベース層１２とエミッタ層１３との間における順方向電圧（ベース－エミッタ間電圧）が印加される。すなわち、第１電極３１は、半導体素子Ａ１０のベース電極である。第１電極３１は、絶縁層２０（上部絶縁層２２）の上に配置されている。第１電極３１の構成材料は、たとえばアルミニウム（Ａｌ）である。第１電極３１は、厚さ方向ｚから視てベース層１２に重なっている。第１電極３１は、第１端子部３１１および第１導通部３１２を有する。
図１、図２、および図５～図９に示すように、第１端子部３１１は、第１電極３１の本体を構成している。第１端子部３１１の厚さ方向ｚの一方側は、半導体素子Ａ１０から露出している。半導体素子Ａ１０から露出する第１端子部３１１の部分には、ボンディングワイヤなどが接続される。
図５～図９（図８を除く）に示すように第１導通部３１２は、第１端子部３１１の厚さ方向ｚにおける他方側から保護素子５０に向けて突出している。第１導通部３１２は、保護素子５０に接している。これにより、第１電極３１は保護素子５０に導通している。第１導通部３１２は、上部絶縁層２２の上部第１開口２２１に収容されている。これにより、図１に示すように、第１導通部３１２は、厚さ方向ｚから視て環状である。
図６に示すように、第１電極３１には、凸部３１４、第１凹部３１５Ａおよび第２凹部３１５Ｂが設けられている。凸部３１４は、第１端子部３１１の厚さ方向ｚから他方側から保護素子５０に向けて突出している。厚さ方向ｚにおいて、保護素子５０と凸部３１４との間には、上部絶縁層２２が位置している。凸部３１４は、厚さ方向ｚから視て第１導通部３１２に囲まれている。第１凹部３１５Ａは、第１端子部３１１の厚さ方向ｚの一方側から厚さ方向ｚに向けて凹んでいる。厚さ方向ｚから視て、第１凹部３１５Ａは、環状であり、かつ第１導通部３１２に重なる部分を有する。第１凹部３１５Ａは、第１導通部３１２の形成に伴って形成される。第２凹部３１５Ｂは、第１端子部３１１の厚さ方向ｚの一方側から厚さ方向ｚに向けて凹んでいる。厚さ方向ｚから視て、第２凹部３１５Ｂは、第１凹部３１５Ａに囲まれ、かつ凸部３１４に重なる部分を有する。第２凹部３１５Ｂは、凸部３１４の形成に伴って形成される。
第２電極３２は、図９～図１１に示すように、エミッタ層１３および第１抵抗素子４１の双方に導通する導電部材である。第２電極３２には、エミッタ電流が流れる。すなわち、第２電極３２は、半導体素子Ａ１０のエミッタ電極である。第２電極３２は、エミッタ層１３のエミッタ主面１３Ａの上に配置されている。第２電極３２の構成材料は、たとえばアルミニウムである。第２電極３２は、第２端子部３２１、第２導通部３２２、第２パッド部３２３を有する。
図１、図２、図９および図１０に示すように、第２端子部３２１は、第２電極３２の本体を構成している。第２端子部３２１の厚さ方向ｚの一方側は、半導体素子Ａ１０から露出している。半導体素子Ａ１０から露出する第２端子部３２１の部分には、ボンディングワイヤなどが接続される。
図９および図１０に示すように、第２導通部３２２は、第２端子部３２１の厚さ方向ｚにおける他方側からエミッタ層１３のエミッタ主面１３Ａに向けて突出している。第２導通部３２２は、エミッタ主面１３Ａに接している。これにより、第２電極３２は、エミッタ層１３に導通している。第２導通部３２２は、下部絶縁層２１の下部第２開口２１２に収容されている。
図１および図２に示すように、第２パッド部３２３は、第２端子部３２１の隅から第２方向ｙに向けて延びている。図５に示すように、第２パッド部３２３の先端の一部は、上部絶縁層２２の上部第２開口２２２に収容され、かつ第２抵抗素子４２に接している。これにより、第２電極３２は、第２抵抗素子４２に導通している。
図１０に示すように、第２電極３２には、凹部３２４が設けられている。凹部３２４は、第２端子部３２１の厚さ方向ｚの一方側から厚さ方向ｚに向けて凹んでいる。凹部３２４は、厚さ方向ｚから視て第２導通部３２２に重なる部分を有する。凹部３２４は、第２導通部３２２の形成に伴って形成される。
第３電極３３は、図４および図９に示すように、基板１０に対して厚さ方向ｚの他方側に配置された導電部材である。第３電極３３は、基板１０を介してコレクタ層１１に導通している。第３電極３３には、コレクタ層１１とベース層１２との間における逆方向電圧（コレクタ－ベース間電圧）が印加されるとともに、半導体素子Ａ１０から出力されるコレクタ電流が流れる。すなわち、第３電極３３は、半導体素子Ａ１０のコレクタ電極である。第３電極３３は、リードなどの導電部材に電気的に接合される。第３電極３３は、真空蒸着やスパッタリング法により、たとえば金（Ａｕ）のみを基板１０に積層させることや、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金の順に各金属層を基板１０に積層させることによって形成される。
第１配線層３４は、図５、図７および図９に示すように、絶縁層２０の上に配置された導電部材である。図１１に示すように、第１配線層３４は、第１抵抗素子４１と第２抵抗素子４２との間に直列接続され、かつベース層１２に導通している。第１電極３１に印加されたベース層１２とエミッタ層１３との間における順方向電圧は、第１抵抗素子４１によりベース電流に変換され、当該ベース電流が第１配線層３４を介してベース層１２に流れる。第１配線層３４は、絶縁層２０の上に配置されている。第１配線層３４の構成材料は、たとえばアルミニウムである。第１配線層３４は、本体部３４１、第３導通部３４２および一対の第３パッド部３４３を有する。
図１、図２および図９に示すように、本体部３４１は、第１配線層３４の本体を構成している。本体部３４１は、厚さ方向ｚから視て帯状であり、かつ第１電極３１と第２電極３２との間に位置する。
図９に示すように、第３導通部３４２は、本体部３４１の厚さ方向ｚにおける他方側からベース層１２のベース主面１２Ａに向けて突出している。第３導通部３４２は、ベース主面１２Ａに接している。これにより、第１配線層３４は、ベース層１２に接し、かつ導通している。第３導通部３４２は、下部絶縁層２１の下部第３開口２１３に収容されている。
図１および図２に示すように、一対の第３パッド部３４３は、厚さ方向ｚから視て本体部３４１から突出している。一方の第３パッド部３４３は、本体部３４１から第１方向ｘに突出している。図７に示すように、一方の第３パッド部３４３の一部は、第１抵抗素子４１に通じる上部第３開口２２３に収容され、かつ第１抵抗素子４１に接している。図５に示すように、他方の第３パッド部３４３の一部は、第２抵抗素子４２に通じる上部第３開口２２３に収容され、かつ第２抵抗素子４２に接している。これにより、第１配線層３４は、第１抵抗素子４１と第２抵抗素子４２との間に直列接続されている。したがって、第２電極３２は、第２抵抗素子４２および第１配線層３４を介して第１抵抗素子４１に導通していることがいえる。
図１０に示すように、第１配線層３４には、凹部３４４が設けられている。凹部３４４は、本体部３４１の厚さ方向ｚの一方側から厚さ方向ｚに向けて凹んでいる。凹部３４４は、厚さ方向ｚから視て第３導通部３４２に重なる部分を有する。凹部３４４は、第３導通部３４２の形成に伴って形成される。
第１抵抗素子４１および第２抵抗素子４２は、図１１に示すように、第１電極３１と第２電極３２との間の導電経路に設けられている。第１抵抗素子４１は、第１電極３１とベース層１２との導電経路において、第１電極３１に直列接続されている。第１抵抗素子４１は、第１電極３１に印加されたベース層１２とエミッタ層１３との間における順方向電圧をベース電流に変換する。これにより、比較的低いベース－エミッタ電圧に対して出力されるコレクタ電流の応答が線形状態となるため、半導体素子Ａ１０の動作が安定する。第２抵抗素子４２は、第１抵抗素子４１と第２電極３２との導電経路において、第１配線層３４を介して第１抵抗素子４１に直列接続されている。第２抵抗素子４２は、第１電極３１からのリーク電流やノイズが第１配線層３４に入力された際、これらを第２電極３２に導通する外部接地端子に流す。これにより、リーク電流やノイズがベース層１２に流れることが回避されるため、半導体素子Ａ１０の誤作動を防止できる。なお、半導体素子Ａ１０は、その使用状態において誤作動のおそれが生じなければ、第２抵抗素子４２を備えない構成としてもよい。
第１抵抗素子４１および第２抵抗素子４２の構成材料は、多結晶シリコンを含む。第１抵抗素子４１および第２抵抗素子４２は、多結晶シリコンにｐ型ドーパントまたはｎ型ドーパントが添加されている。これにより、第１抵抗素子４１および第２抵抗素子４２の抵抗値がそれぞれ所望の値となるように調整されている。
第１抵抗素子４１は、図２に示すように、厚さ方向ｚから視て第２方向ｙに蛇行した帯状である。図７および図８に示すように、第１抵抗素子４１は、下部絶縁層２１の上に配置され、かつ上部絶縁層２２に覆われている。これにより、第１抵抗素子４１は、絶縁層２０に覆われた構成となる。第１抵抗素子４１の一端は、保護素子５０に接している。第１抵抗素子４１の他端は、第１配線層３４の一方の第３パッド部３４３に接している。これにより、第１抵抗素子４１は、保護素子５０および第１配線層３４の双方に導通している。
第２抵抗素子４２は、図２に示すように、厚さ方向ｚから視て第２方向ｙに蛇行した区間を有する帯状である。図５に示すように、第２抵抗素子４２は、下部絶縁層２１の上に配置され、かつ上部絶縁層２２に覆われている。これにより、第２抵抗素子４２は、絶縁層２０に覆われた構成となる。第２抵抗素子４２の一端は、第１配線層３４の他方の第３パッド部３４３に接している。第２抵抗素子４２の他端は、第２電極３２の第２パッド部３２３に接している。これにより、第２抵抗素子４２は、第１配線層３４および第２電極３２の双方に導通している。
保護素子５０は、図１１に示すように、第１抵抗素子４１に対して第１電極３１に並列接続されている。保護素子５０は、厚さ方向ｚにおいてベース層１２と第１電極３１との間に位置する。保護素子５０は、ベース層１２および第１電極３１の双方に接している。これにより、保護素子５０は、ベース層１２および第１電極３１の双方に導通している。保護素子５０は、下部絶縁層２１の上に配置され、かつ上部絶縁層２２に覆われている。これにより、保護素子５０は、絶縁層２０に覆われた構成となる。保護素子５０の構成材料は、多結晶シリコンを含む。保護素子５０は、多結晶シリコンにｐ型ドーパントおよびｎ型ドーパントが添加されている。図３および図６に示すように、保護素子５０は、コンタクト部５１および複数の環状部５２を有する。
図３および図６に示すように、コンタクト部５１は、厚さ方向ｚから視て保護素子５０の中央に位置する。コンタクト部５１の一部は、下部絶縁層２１の下部第１開口２１１に収容されている。下部第１開口２１１に収容されたコンタクト部５１の部分が、ベース層１２のベース主面１２Ａに接している。コンタクト部５１は、ｐ型ドーパントをイオン注入により多結晶シリコンに添加させることによって形成される。このため、コンタクト部５１は、第２導電型半導体である。コンタクト部５１におけるｐ型ドーパントの濃度は、ベース層１２におけるｐ型ドーパントの濃度よりも小である。したがって、断面図では、コンタクト部５１を構成する第２導電型半導体を「ｐ－」と表記する。
図３および図６に示すように、複数の環状部５２は、厚さ方向ｚから視てコンタクト部５１を各々が囲んでいる。複数の環状部５２は、複数の第１環状部５２１および複数の第２環状部５２２を含む。複数の第１環状部５２１は、ｐ型ドーパントおよびｎ型ドーパントをイオン注入により多結晶シリコンに添加させることによって形成される。複数の第１環状部５２１において、ｎ型ドーパントの濃度は、ｐ型ドーパントの濃度よりも小である。このため、複数の第１環状部５２１は、第１導電型半導体である。また、複数の第１環状部５２１におけるｎ型ドーパントの濃度は、コレクタ層１１におけるｎ型ドーパントの濃度よりも大である。複数の第２環状部５２２は、ｐ型ドーパントをイオン注入により多結晶シリコンに添加させることによって形成される。このため、複数の第２環状部５２２は、第２導電型半導体である。複数の第２環状部５２２におけるｐ型ドーパントの濃度は、ベース層１２におけるｐ型ドーパントの濃度よりも小である。したがって、断面図では、複数の第１環状部５２１を構成する第１導電型半導体を「ｎ＋」と表記し、複数の第２環状部５２２を構成する第２導電型半導体を「ｐ－」と表記する。
図３および図６に示すように、厚さ方向ｚから視て複数の環状部５２は、複数の第１環状部５２１および複数の第２環状部５２２の各々が交互に配置されている。隣り合う第１環状部５２１および第２環状部５２２は、相互に接している。厚さ方向ｚから視て最も内側に位置する環状部５２は、第１環状部５２１である。当該第１環状部５２１は、コンタクト部５１に接している。厚さ方向ｚから視て最も外側に位置する環状部５２は、第２環状部５２２である。当該第２環状部５２２は、第１電極３１の第１導通部３１２と、第１抵抗素子４１との双方に接している。これにより、第１抵抗素子４１は、当該第２環状部５２２を介して第１電極３１に導通している。したがって、第２電極３２は、第２抵抗素子４２、第１配線層３４、第１抵抗素子４１および当該第２環状部５２２を介して第１電極３１に導通していることがいえる。
図６に示すように、保護素子５０には、厚さ方向ｚから視て最も外側に位置する第２環状部５２２と、当該第２環状部５２２の内周縁に接する第１環状部５２１と、当該第１環状部５２１の内周縁に接する第２環状部５２２とによって、ｐｎ接合による一対のダイオードが構成されている。また、保護素子５０には、厚さ方向ｚから視てコンタクト部５１と、コンタクト部５１に接する第１環状部５２１と、当該第１環状部５２１の外周縁に接する第２環状部５２２とによって、ｐｎ接合による一対のダイオードが構成されている。これらの一対のダイオードの各々は、その導電経路における両端がともに同一極性である。当該極性は、アノードである。したがって、図１１に示すように、半導体素子Ａ１０では、保護素子５０は、導電経路における両端がともに同一極性となるようにｐｎ接合により構成された一対のダイオードを２つ含む。これらの一対のダイオードは、互いに直列接続されている。コンタクト部５１に接するベース層１２は、コンタクト部５１とともに一対のダイオードを構成している。したがって、ベース層１２は、保護素子５０の一部を兼ね備えている。
保護層６０は、図５～図１０に示すように、絶縁層２０に対して厚さ方向ｚの一方側に配置された電気絶縁部材である。保護層６０は、絶縁層２０および第１配線層３４を覆っている。第１電極３１よび第２電極３２のそれぞれ一部ずつは、保護層６０に覆われている。保護層６０の構成材料は、たとえば窒化ケイ素（Ｓｉ3Ｎ4）である。保護層６０は、窒化ケイ素に替えて、ポリイミドを含んでもよい。
次に、半導体素子Ａ１０の作用効果について説明する。
半導体素子Ａ１０の構成によれば、図１１に示すように、第１抵抗素子４１に対して第１電極３１に直列接続された保護素子５０を備える。保護素子５０は、導電経路における両端がともに同一極性となるようにｐｎ接合により構成された一対のダイオードを含む。これにより、第１電極３１に静電気が印加された際、当該一対のダイオードのうち、第１電極３１側がカソードであるダイオードに逆方向電圧が印加される。当該逆方向電圧がある一定の値を超えると、第１電極３１側がカソードであるダイオードにブレークダウン電流が流れる。このため、静電気は、第１抵抗素子４１には流れず、保護素子５０に流れることとなる。したがって、半導体素子Ａ１０によれば、第１電極３１（ベース電極）に接続された第１抵抗素子４１が静電破壊されることを回避可能となる。
半導体素子Ａ１０は、第１抵抗素子４１と第２抵抗素子４２との間に直列接続された第１配線層３４を備える。第１配線層３４は、ベース層１２に接している。これにより、第１抵抗素子４１により変換されたベース電流をベース層１２に流し、かつ第１電極３１からのリーク電流やノイズをベース層１２に流すことなく第２抵抗素子４２に流すことができる。
半導体素子Ａ１０では、保護素子５０は、ベース層１２および第１電極３１の双方に導通している。これにより、第１電極３１に印加された静電気を、保護素子５０、ベース層１２およびエミッタ層１３を介して第２電極３２に到達させることができる。第２電極３２に到達した静電気は、第２電極３２に導通する外部接地端子に流れる。したがって、第１電極３１に印加された静電気を、第１抵抗素子４１および第２抵抗素子４２に流れることなく外部接地端子に排出させることができる。
半導体素子Ａ１０では、第１電極３１は、厚さ方向ｚから視てベース層１２に重なっている。保護素子５０は、厚さ方向ｚにおいてベース層１２と第１電極３１との間に位置している。これにより、保護素子５０を介した第１電極３１からベース層１２までの導電経路を極力短くすることができる。
半導体素子Ａ１０では、保護素子５０は、コンタクト部５１および複数の環状部５２を有する。コンタクト部５１は、第２導電型半導体であり、かつベース層１２に接している。複数の環状部５２は、厚さ方向ｚから視てコンタクト部５１を各々が囲んでいる。複数の環状部５２は、第１導電型半導体である複数の第１環状部５２１と、第２導電型半導体である複数の第２環状部５２２との各々が交互に配置されている。これにより、保護素子５０に含まれる当該一対のダイオードの数を増加させることができる。したがって、第１抵抗素子４１に対する静電破壊耐量の増加を図ることができる。
〔第２実施形態〕
図１２～図１８に基づき、本発明の第２実施形態にかかる半導体素子Ａ２０について説明する。これらの図において、先述した半導体素子Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。なお、理解の便宜上、図１２は、保護層６０を透過して示しており、図１３は、上部絶縁層２２および保護層６０を透過して示している。
半導体素子Ａ２０では、ベース層１２、エミッタ層１３、絶縁層２０（下部絶縁層２１および上部絶縁層２２）、第１電極３１、第２電極３２、第１配線層３４および保護素子５０の構成が、先述した半導体素子Ａ１０に対して異なる。半導体素子Ａ２０では、半導体素子Ａ１０に対して、第２配線層３５をさらに備える。
図１３に示すように、ベース層１２のベース主面１２Ａの面積は、半導体素子Ａ１０のベース主面１２Ａの面積よりも小である。図１５に示すように、ベース層１２は、保護素子５０に接していない。
図１６に示すように、エミッタ層１３は、エミッタ主面１３Ａから厚さ方向ｚに向けて突出する凸状部１３１を有する。
図１３および図１６に示すように、下部絶縁層２１には、下部第２開口２１２および一対の下部第３開口２１３が設けられている。下部第２開口２１２は、厚さ方向ｚから視て第２電極３２に重なり、かつエミッタ層１３のエミッタ主面１３Ａに通じている。エミッタ層１３の凸状部１３１は、下部第２開口２１２に収容されている。一対の下部第３開口２１３は、厚さ方向ｚから視て第１配線層３４に重なり、かつベース主面１２Ａに通じている。厚さ方向ｚから視て、一方の下部第３開口２１３は、第２配線層３５に対して第１配線層３４が延びる方向の一方側に位置する。厚さ方向ｚから視て、他方の下部第３開口２１３は、第２配線層３５に対して第１配線層３４が延びる方向の他方側に位置する。
図１２に示すように、上部絶縁層２２には、上部第１開口２２１、上部第２開口２２２、一対の上部第３開口２２３、上部第４開口２２４および上部第５開口２２５が設けられている。上部第２開口２２２および一対の上部第３開口２２３は、これらの構成が半導体素子Ａ１０の上部第２開口２２２および一対の上部第３開口２２３の構成と同様であるため、ここでの説明は省略する。上部第１開口２２１は、厚さ方向ｚから視て第１電極３１の中央に重なり、かつ矩形状である。なお、上部第１開口２２１は、厚さ方向ｚから視て円形状などでもよい。上部第４開口２２４は、厚さ方向ｚから視て第１電極３１に重なっている。図１７に示すように、上部第４開口２２４は、上部絶縁層２２を厚さ方向ｚに貫通し、かつ第１抵抗素子４１に通じている。上部第５開口２２５は、厚さ方向ｚから視て第２電極３２に重なっている。図１６に示すように、上部第５開口２２５は、上部絶縁層２２を厚さ方向ｚに貫通し、かつエミッタ層１３の凸状部１３１に通じている。
図１３に示すように、第１電極３１は、厚さ方向ｚから視てベース層１２に重なっていない。第１電極３１は、第１端子部３１１、第１導通部３１２および第１パッド部３１３を有する。第１端子部３１１の構成は、半導体素子Ａ１０の第１端子部３１１の構成と同様であるため、ここでの説明は省略する。
図１３～図１５に示すように、第１導通部３１２は、厚さ方向ｚから視て第１電極３１の中央に位置する。第１導通部３１２は、上部第１開口２２１に収容されている。これにより、第１導通部３１２は、厚さ方向ｚから視て矩形状である。
図１２および図１３に示すように、第１パッド部３１３は、第１端子部３１１の隅から第２方向ｙに向けて延びている。図１７に示すように、第１パッド部３１３の先端の一部は、上部絶縁層２２の上部第４開口２２４に収容され、かつ第１抵抗素子４１に接している。これにより、第１電極３１は、第１抵抗素子４１に導通している。
図１５に示すように、第１電極３１には、凸部３１４および第２凹部３１５Ｂが設けられておらず、第１凹部３１５Ａのみが設けられている。厚さ方向ｚから視て、第１凹部３１５Ａは、第１電極３１の中央に位置し、かつ矩形状である。厚さ方向ｚから視た第１凹部３１５Ａの形成位置は、第１導通部３１２の形成位置に対応している。
図１６に示すように、第２電極３２の第２導通部３２２は、エミッタ層１３の凸状部１３１に接している。第２導通部３２２は、上部絶縁層２２の上部第５開口２２５に収容されている。
図１２および図１３に示すように、第１配線層３４は、本体部３４１、一対の第３導通部３４２および一対の第３パッド部３４３を有する。本体部３４１および一対の第３パッド部３４３は、これらの構成が半導体素子Ａ１０の本体部３４１および一対の第３パッド部３４３の構成と同様であるため、ここでの説明は省略する。
図１０に示す半導体素子Ａ１０と同様に、一対の第３導通部３４２は、下部絶縁層２１の一対の下部第３開口２１３に収容されている。一対の第３導通部３４２は、ベース層１２のベース主面１２Ａに接している。第１配線層３４には、一対の凹部３４４が設けられている。厚さ方向ｚから視た一対の凹部３４４の形成位置は、一対の第３導通部３４２の形成位置に対応している。
第２配線層３５は、図１８に示すように、保護素子５０および第２電極３２を相互に導通させる導電部材である。第２配線層３５の構成材料は、多結晶シリコンを含む。第２配線層３５は、ｐ型ドーパントをイオン注入により多結晶シリコンに添加させることによって形成される。このため、第２配線層３５は、第２導電型半導体である。第２配線層３５におけるｐ型ドーパントの濃度は、ベース層１２におけるｐ型ドーパントの濃度よりも小である。したがって、断面図では、第２配線層３５を構成する第２導電型半導体を「ｐ－」と表記する。図１２、図１３および図１６に示すように、第２配線層３５は、帯状部３５１およびエミッタ接続部３５２を有する。
図１２および図１３に示すように、帯状部３５１は、厚さ方向ｚから視て保護素子５０の外縁から第２電極３２に向けて延びている。帯状部３５１の一端は、保護素子５０の外縁に接している。帯状部３５１の他端は、エミッタ接続部３５２につながっている。これにより、第２配線層３５は、保護素子５０に導通している。帯状部３５１は、厚さ方向ｚから視て第１配線層３４に交差している。図１６に示すように、帯状部３５１は、下部絶縁層２１の上に配置され、かつ上部絶縁層２２に覆われている。これにより、帯状部３５１は、絶縁層２０に覆われた構成となる。厚さ方向ｚから視て帯状部３５１に交差する第１配線層３４の本体部３４１の部分は、上部絶縁層２２の上に配置されている。
図１２、図１３および図１６に示すように、エミッタ接続部３５２は、厚さ方向ｚから視てエミッタ層１３の凸状部１３１を囲んでいる。エミッタ接続部３５２は、厚さ方向ｚにおいてエミッタ層１３のエミッタ主面１３Ａと、第２電極３２の第２端子部３２１との間に位置する。エミッタ接続部３５２は、凸状部１３１に接している。これにより、第２配線層３５は、エミッタ層１３および第２電極３２の双方に導通している。
図１４および図１５に示すように、保護素子５０は、厚さ方向ｚにおいてコレクタ層１１と第１電極３１との間に位置する。保護素子５０のコンタクト部５１は、第１電極３１の第１導通部３１２に接している。これにより、保護素子５０は、第１電極３１に導通している。厚さ方向ｚから視て最も外側に位置する保護素子５０の環状部５２は、第１環状部５２１である。当該第１環状部５２１は、第２配線層３５の帯状部３５１に接している。
図１８に示すように、半導体素子Ａ２０では、保護素子５０は、導電経路における両端がともに同一極性（アノード）となるようにｐｎ接合により構成された一対のダイオードを２つ含む。保護素子５０に接する第２配線層３５の帯状部３５１は、これに接する環状部５２の第１環状部５２１と、当該第１環状部５２１に接する環状部５２の第２環状部５２２とともに、一対のダイオードを構成している。したがって、第２配線層３５は、保護素子５０の一部を兼ね備えている。これらの一対のダイオードは、第１電極３１と第２電極３２との導電経路において、互いに直列接続されている。
＜第２実施形態の第１変形例＞
次に、図１９に基づき、半導体素子Ａ２０の第１変形例にかかる半導体素子Ａ２１について説明する。
半導体素子Ａ２１では、エミッタ層１３、第２電極３２および第２配線層３５の構成が、先述した半導体素子Ａ２０と異なる。
図１９に示すように、エミッタ層１３は、凸状部１３１を有さない構成となっている。下部絶縁層２１の下部第２開口２１２には、第２電極３２の第２導通部３２２と、第２配線層３５のエミッタ接続部３５２の一部とが収容されている。第２導通部３２２は、エミッタ層１３のエミッタ主面１３Ａに接している。エミッタ接続部３５２は、エミッタ主面１３Ａおよび第２導通部３２２の双方に接している。エミッタ接続部３５２は、厚さ方向ｚから視て第２導通部３２２の周縁の一部に接している。
＜第２実施形態の第２変形例＞
次に、図２０および図２１に基づき、半導体素子Ａ２０の第２変形例にかかる半導体素子Ａ２２について説明する。
半導体素子Ａ２２では、保護素子５０の構成が、先述した半導体素子Ａ２０と異なる。
図２０に示すように、保護素子５０の一部を構成する複数の環状部５２は、厚さ方向ｚにおいてエミッタ層１３と第２電極３２との間に位置し、かつ厚さ方向ｚから視てエミッタ層１３の凸状部１３１と、第２配線層３５のエミッタ接続部３５２との間に位置する。当該複数の環状部５２は、厚さ方向ｚから視て凸状部１３１を各々が囲んでいる。凸状部１３１には、環状部５２の第２環状部５２２が接している。当該第２環状部５２２には、環状部５２の第１環状部５２１が接している。当該第１環状部５２１には、エミッタ接続部３５２が接している。当該複数の環状部５２と、エミッタ接続部３５２とにより、ｐｎ接合による一対のダイオードが構成されている。これらの一対のダイオードの各々は、その導電経路における両端がともに同一極性である。当該極性は、アノードである。
図２１に示すように、半導体素子Ａ２２では、保護素子５０は、導電経路における両端がともに同一極性（アノード）となるようにｐｎ接合により構成された一対のダイオードを３つ含む。第２配線層３５は、帯状部３５１に加えてエミッタ接続部３５２も保護素子５０の一部を兼ね備えている。これらの一対のダイオードは、第１電極３１と第２電極３２との導電経路において、互いに直列接続されている。なお、これらの一対のダイオードには、エミッタ層１３の凸状部１３１と、凸状部１３１に接する環状部５２の第２環状部５２２とによってｐｎ接合により構成された１つのダイオードが直列接続されている。
次に、半導体素子Ａ２０の作用効果について説明する。
半導体素子Ａ２０の構成によれば、図１８に示すように、第１抵抗素子４１に対して第１電極３１に直列接続された保護素子５０を備える。保護素子５０は、導電経路における両端がともに同一極性となるようにｐｎ接合により構成された一対のダイオードを含む。したがって、半導体素子Ａ２０によっても、第１電極３１に接続された第１抵抗素子４１が静電破壊されることを回避可能となる。
半導体素子Ａ２０は、保護素子５０および第２電極３２を相互に導通させる第２配線層３５を備える。第２配線層３５は、第２電極３２に接している。これにより、第１電極３１に印加された静電気を、保護素子５０および第２配線層３５を介して第２電極３２に到達させることができる。したがって、第１電極３１に印加された静電気が、半導体素子Ａ２０においてバイポーラトランジスタを構成するコレクタ層１１、ベース層１２およびエミッタ層１３に流れないため、静電気に対するこれらの半導体層の保護効果が得られる。
保護素子５０は、コンタクト部５１および複数の環状部５２を有する。これらは、半導体素子Ａ１０と同一の導電型の半導体により構成される。このため、半導体素子Ａ２０によっても、保護素子５０に含まれる当該一対のダイオードの数を増加させることができる。したがって、第１抵抗素子４１に対する静電破壊耐量の増加を図ることができる。
半導体素子Ａ２２では、保護素子５０の一部を構成する複数の環状部５２が、厚さ方向ｚにおいてエミッタ層１３と第２電極３２との間に位置し、かつ厚さ方向ｚから視てエミッタ層１３の凸状部１３１と、第２配線層３５のエミッタ接続部３５２との間に位置する。これにより、第１抵抗素子４１に対する静電破壊耐量を、半導体素子Ａ２０よりも増加させることができる。
〔第３実施形態〕
図２２～図２８に基づき、本発明の第３実施形態にかかる半導体素子Ａ３０について説明する。これらの図において、先述した半導体素子Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。なお、理解の便宜上、図２２は、保護層６０を透過して示しており、図２３は、上部絶縁層２２および保護層６０を透過して示している。図２４は、第１電極３１を透過して示している。図２４において透過した第１電極３１は、想像線で示している。
半導体素子Ａ３０では、ベース層１２、第１抵抗素子４１および保護素子５０の構成が、先述した半導体素子Ａ１０に対して異なる。半導体素子Ａ３０では、半導体素子Ａ１０に対して、補助保護素子７０をさらに備える。
図２３に示すように、ベース層１２のベース主面１２Ａの面積は、半導体素子Ａ１０のベース主面１２Ａの面積よりも小である。図２５に示すように、ベース層１２は、保護素子５０に接していない。
図２３および図２７に示すように、第１抵抗素子４１は、厚さ方向ｚから視て補助保護素子７０の周縁に接している。
図２５および図２６に示すように、保護素子５０は、コレクタ層１１に接している。保護素子５０は、第１拡散層５３１および第２拡散層５３２を有する。第１拡散層５３１は、コレクタ層１１に接している。第１拡散層５３１は、ベース層１２と同様に、ｐ型ドーパントをイオン注入によりコレクタ層１１の一部に添加させることによって形成される。このため、第１拡散層５３１は、コレクタ層１１の一部が第２導電型半導体に置き換えられたものである。第１拡散層５３１におけるｐ型ドーパントの濃度は、ベース層１２におけるｐ型ドーパントの濃度よりも小である。第１拡散層５３１は、ベース層１２から離間している。第２拡散層５３２は、第１拡散層５３１に接している。第２拡散層５３２は、エミッタ層１３と同様に、ｎ型ドーパントをイオン注入により第１拡散層５３１の一部に添加させることによって形成される。このため、第２拡散層５３２は、第１拡散層５３１の一部が第１導電型半導体に置き換えられたものである。第２拡散層５３２におけるｎ型ドーパントの濃度は、コレクタ層１１におけるｎ型ドーパントの濃度よりも大である。したがって、断面図では、第１拡散層５３１を構成する第１導電型半導体を「ｐ－」と表記し、第２拡散層５３２を構成する第２導電型半導体を「ｎ＋」と表記する。
図２６に示すように、厚さ方向ｚの一方側を向く第１拡散層５３１および第２拡散層５３２の面は、コレクタ層１１のコレクタ主面１１Ａと面一である。これらの面は、コレクタ主面１１Ａとともに下部絶縁層２１に覆われている。下部絶縁層２１に設けられた下部第１開口２１１は、厚さ方向ｚの一方側を向く第２拡散層５３２の面に通じている。
図２６に示すように、厚さ方向ｚにおいて第２拡散層５３２と、第２拡散層５３２に接する第１拡散層５３１と、第１拡散層５３１に接するコレクタ層１１によって、ｐｎ接合により一対のダイオードが構成されている。当該一対のダイオードは、その導電経路における両端がともに同一極性である。当該極性は、カソードである。半導体素子Ａ３０では、保護素子５０は、当該一対のダイオードを含む構成をとる。このため、コレクタ層１１は、保護素子５０の一部を兼ね備えている。
補助保護素子７０は、図２８に示すように、第１抵抗素子４１に対して第１電極３１に並列接続されている。図２４および図２６に示すように、補助保護素子７０は、厚さ方向ｚにおいて保護素子５０と第１電極３１との間に位置する。補助保護素子７０は、保護素子５０および第１電極３１の双方に接している。これにより、補助保護素子７０は、保護素子５０および第１電極３１の双方に導通している。したがって、保護素子５０は、補助保護素子７０に直列接続された構成となる。補助保護素子７０は、下部絶縁層２１の上に配置され、かつ上部絶縁層２２に覆われている。これにより、補助保護素子７０は、絶縁層２０に覆われた構成となる。補助保護素子７０の構成材料は、多結晶シリコンを含む。補助保護素子７０は、多結晶シリコンにｐ型ドーパントおよびｎ型ドーパントが添加されている。補助保護素子７０は、補助コンタクト部７１および補助環状部７２を有する。
図２４および図２６に示すように、補助コンタクト部７１は、厚さ方向ｚから視て補助保護素子７０の中央に位置する。補助コンタクト部７１の一部は、下部絶縁層２１の下部第１開口２１１に収容されている。下部第１開口２１１に収容された補助コンタクト部７１の部分が、保護素子５０の第２拡散層５３２に接している。補助コンタクト部７１は、ｐ型ドーパントおよびｎ型ドーパントをイオン注入により多結晶シリコンに添加させることによって形成される。補助コンタクト部７１において、ｎ型ドーパントの濃度は、ｐ型ドーパントの濃度よりも大である。このため、補助コンタクト部７１は、第１導電型半導体である。また、補助コンタクト部７１におけるｎ型ドーパントの濃度は、コレクタ層１１におけるｎ型ドーパントの濃度よりも大である。したがって、断面図では、補助コンタクト部７１を構成する第１導電型半導体を「ｎ＋」と表記する。
図２４および図２６に示すように、複数の補助環状部７２は、厚さ方向ｚから視て補助コンタクト部７１を各々が囲んでいる。複数の補助環状部７２は、複数の第１補助環状部７２１および複数の第２補助環状部７２２を含む。複数の第１環状部５２１は、ｐ型ドーパントをイオン注入により多結晶シリコンに添加させることによって形成される。このため、複数の第１補助環状部７２１は、第２導電型半導体である。複数の第１補助環状部７２１におけるｐ型ドーパントの濃度は、ベース層１２におけるｐ型ドーパントの濃度よりも小である。複数の第２補助環状部７２２は、ｐ型ドーパントおよびｎ型ドーパントをイオン注入により多結晶シリコンに添加させることによって形成される。複数の第２補助環状部７２２において、ｎ型ドーパントの濃度は、ｐ型ドーパントの濃度よりも大である。このため、複数の第２補助環状部７２２は、第１導電型半導体である。また、複数の第２補助環状部７２２におけるｎ型ドーパントの濃度は、コレクタ層１１におけるｎ型ドーパントの濃度よりも大である。したがって、断面図では、複数の第１補助環状部７２１を構成する第２導電型半導体を「ｐ－」と表記し、複数の第２補助環状部７２２を構成する第１導電型半導体を「ｎ＋」と表記する。
図２４および図２６に示すように、厚さ方向ｚから視て複数の補助環状部７２は、複数の第１補助環状部７２１および複数の第２補助環状部７２２の各々が交互に配置されている。隣り合う第１補助環状部７２１および第２補助環状部７２２は、相互に接している。厚さ方向ｚから視て最も内側に位置する補助環状部７２は、第１補助環状部７２１である。当該第１補助環状部７２１は、補助環状部７２に接している。厚さ方向ｚから視て最も外側に位置する補助環状部７２は、第１補助環状部７２１である。当該第１補助環状部７２１は、第１電極３１の第１導通部３１２と、第１抵抗素子４１との双方に接している。これにより、第１抵抗素子４１は、当該第１補助環状部７２１を介して第１電極３１に導通している。したがって、第２電極３２は、第２抵抗素子４２、第１配線層３４、第１抵抗素子４１および当該第１補助環状部７２１を介して第１電極３１に導通していることがいえる。
図２６に示すように、補助保護素子７０には、厚さ方向ｚから視て最も外側に位置する第１補助環状部７２１と、当該第１補助環状部７２１の内周縁に接する第２補助環状部７２２と、当該第２補助環状部７２２の内周縁に接する第１補助環状部７２１とによって、ｐｎ接合による一対のダイオードが構成されている。また、補助保護素子７０には、厚さ方向ｚから視て補助コンタクト部７１に接する第１補助環状部７２１と、当該第１補助環状部７２１の外周縁に接する第２補助環状部７２２と、当該第２補助環状部７２２の外周縁に接する第１補助環状部７２１とによって、ｐｎ接合による一対のダイオードが構成されている。これらの一対のダイオードの各々は、その導電経路における両端がともに同一極性である。当該極性は、アノードである。したがって、補助保護素子７０は、導電経路における両端がともに同一極性となるようにｐｎ接合により構成された一対のダイオードを２つ含む。これらの一対のダイオードは、互いに直列接続されている。さらに、補助保護素子７０には、補助コンタクト部７１と、補助コンタクト部７１に接する第１補助環状部７２１とによって、ｐｎ接合によるダイオードが形成されている。当該ダイオードの第１電極３１側の極性は、アノードである。したがって、補助保護素子７０と保護素子５０との境界には、ｐｎ接合による障壁は形成されない。
次に、半導体素子Ａ３０の作用効果について説明する。
半導体素子Ａ３０の構成によれば、図２８に示すように、第１抵抗素子４１に対して第１電極３１に直列接続された保護素子５０を備える。保護素子５０は、導電経路における両端がともに同一極性となるようにｐｎ接合により構成された一対のダイオードを含む。したがって、半導体素子Ａ３０によっても、第１電極３１に接続された第１抵抗素子４１が静電破壊されることを回避可能となる。
半導体素子Ａ２０は、保護素子５０および第１電極３１の双方に接する補助保護素子７０を備える。これにより、第１電極３１に印加された静電気を、補助保護素子７０、保護素子５０、コレクタ層１１、ベース層１２およびエミッタ層１３を介して第２電極３２に到達させることができる。
補助保護素子７０は、補助コンタクト部７１および複数の補助環状部７２を有する。補助コンタクト部７１は、第１導電型半導体であり、かつ保護素子５０に接している。複数の補助環状部７２は、厚さ方向ｚから視て補助コンタクト部７１を各々が囲んでいる。複数の補助環状部７２は、第２導電型半導体である複数の第１補助環状部７２１と、第１導電型半導体である複数の第２補助環状部７２２との各々が交互に配置されている。これにより、補助保護素子７０において、当該一対のダイオードを増加させることができる。したがって、第１抵抗素子４１に対する静電破壊耐量の増加を図ることができる。
半導体素子Ａ３０では、保護素子５０に含まれる当該一対のダイオードにより得られる耐圧は、概ね１０Ｖである。このため、第１抵抗素子４１に対する駆動電圧（第１電極３１に印加される電圧）が当該一対のダイオードにより得られる耐圧よりも低い場合は、半導体素子Ａ３０において補助保護素子７０を備えない構成とすることができる。
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ２０，Ａ２１，Ａ２２，Ａ３０：半導体素子
１０：基板
１１：コレクタ層
１１Ａ：コレクタ主面
１２：ベース層
１２Ａ：ベース主面
１３：エミッタ層
１３Ａ：エミッタ主面
１３１：凸状部
２０：絶縁層
２１：下部絶縁層
２１Ａ：第１段差
２１Ｂ：第２段差
２１１：下部第１開口
２１２：下部第２開口
２１３：下部第３開口
２２：上部絶縁層
２２１：上部第１開口
２２２：上部第２開口
２２３：上部第３開口
２２４：上部第４開口
２２５：上部第５開口
３１：第１電極
３１１：第１端子部
３１２：第１導通部
３１３：第１パッド部
３１４：凸部
３１５Ａ：第１凹部
３１５Ｂ：第２凹部
３２：第２電極
３２１：第２端子部
３２２：第２導通部
３２３：第２パッド部
３２４：凹部
３３：第３電極
３４：第１配線層
３４１：本体部
３４２：第３導通部
３４３：第３パッド部
３４４：凹部
３５：第２配線層
３５１：帯状部
３５２：エミッタ接続部
４１：第１抵抗素子
４２：第２抵抗素子
５０：保護素子
５１：コンタクト部
５２：環状部
５２１：第１環状部
５２２：第２環状部
５３１：第１拡散層
５３２：第２拡散層
６０：保護層
７０：補助保護素子
７１：補助コンタクト部
７２：補助環状部
７２１：第１補助環状部
７２２：第２補助環状部
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

Claims (14)

  1. 第１導電型半導体であるコレクタ層と、
    第２導電型半導体であり、かつ前記コレクタ層に接するベース層と、
    前記第１導電型半導体であり、かつ前記ベース層に接するエミッタ層と、
    前記ベース層に導通する第１電極と、
    前記第１電極と前記ベース層との導電経路において、前記第１電極に直列接続された第１抵抗素子と、
    前記エミッタ層および前記第１抵抗素子の双方に導通する第２電極と、
    前記第１抵抗素子と前記第２電極との導電経路において、前記第１抵抗素子に直列接続された第２抵抗素子と、
    前記第１抵抗素子に対して前記第１電極に並列接続された保護素子と、を備え、
    前記保護素子は、導電経路における両端が互いに同一極性となるようにｐｎ接合により構成された一対のダイオードを含み、
    厚さ方向の一方側に配置され、かつ前記コレクタ層、前記ベース層および前記エミッタ層の各々に接する絶縁層と、
    前記第１抵抗素子に直列接続され、かつ前記絶縁層の上に配置された第１配線層と、をさらに備え、
    前記第１配線層は、前記ベース層に接しており、
    前記第１電極は、前記絶縁層の上に配置され、かつ前記厚さ方向に視て前記ベース層に重なり、
    前記保護素子は、前記ベース層と前記第１電極との間に位置し、かつ前記ベース層および前記第１電極の双方に接している、半導体素子。
  2. 前記保護素子は、前記第２導電型半導体であり、かつ前記ベース層に接するコンタクト部と、前記厚さ方向に視て各々が前記コンタクト部を囲む複数の環状部と、を有し、
    前記複数の環状部は、前記第１導電型半導体である複数の第１環状部と、前記第２導電型半導体である複数の第２環状部と、を含み、
    前記複数の環状部においては、前記複数の第１環状部および前記複数の第２環状部の各々が交互に配置されており、
    前記厚さ方向に視て最も内側に位置する前記複数の環状部のいずれかは、前記コンタクト部に接する前記複数の第１環状部のいずれかであり、
    前記厚さ方向に視て最も外側に位置する前記複数の環状部のいずれかは、前記第１電極および前記第１抵抗素子の双方に接する前記複数の第２環状部のいずれかである、請求項１に記載の半導体素子。
  3. 前記ベース層は、前記保護素子の一部を兼ね備える、請求項２に記載の半導体素子。
  4. 第１導電型半導体であるコレクタ層と、
    第２導電型半導体であり、かつ前記コレクタ層に接するベース層と、
    前記第１導電型半導体であり、かつ前記ベース層に接するエミッタ層と、
    前記ベース層に導通する第１電極と、
    前記第１電極と前記ベース層との導電経路において、前記第１電極に直列接続された第１抵抗素子と、
    前記エミッタ層および前記第１抵抗素子の双方に導通する第２電極と、
    前記第１抵抗素子と前記第２電極との導電経路において、前記第１抵抗素子に直列接続された第２抵抗素子と、
    前記第１抵抗素子に対して前記第１電極に並列接続された保護素子と、を備え、
    前記保護素子は、導電経路における両端が互いに同一極性となるようにｐｎ接合により構成された一対のダイオードを含み、
    厚さ方向の一方側に配置され、かつ前記コレクタ層、前記ベース層および前記エミッタ層の各々に接する絶縁層と、
    前記第１抵抗素子に直列接続され、かつ前記絶縁層の上に配置された第１配線層と、
    前記保護素子および前記第２電極を相互に導通させる第２配線層と、をさらに備え、
    前記第１配線層は、前記ベース層に接しており、
    前記第１電極は、前記絶縁層の上に配置されており、
    前記保護素子は、前記コレクタ層と前記第１電極との間に位置し、かつ前記第１電極に接しており、
    前記第２配線層は、前記第２導電型半導体であり、かつ前記保護素子の一部を兼ね備える、半導体素子。
  5. 前記保護素子は、前記第２導電型半導体であり、かつ前記第１電極に接するコンタクト部と、前記厚さ方向に視て各々が前記コンタクト部を囲む複数の環状部と、を有し、
    前記複数の環状部は、前記第１導電型半導体である複数の第１環状部と、前記第２導電型半導体である複数の第２環状部と、を有し、
    前記複数の環状部においては、前記複数の第１環状部および前記複数の第２環状部の各々が交互に配置されており、
    前記厚さ方向に視て最も内側に位置する前記複数の環状部のいずれかは、前記コンタクト部に接する前記複数の第１環状部のいずれかであり、
    前記厚さ方向に視て最も外側に位置する前記複数の環状部のいずれかは、前記第２配線層に接する前記複数の第１環状部のいずれかである、請求項４に記載の半導体素子。
  6. 前記第２配線層は、前記厚さ方向に視て前記第１配線層に交差する帯状部を有し、
    前記帯状部は、前記絶縁層に覆われている、請求項５に記載の半導体素子。
  7. 前記第１抵抗素子および前記保護素子は、前記絶縁層に覆われている、請求項１ないし６のいずれかに記載の半導体素子。
  8. 前記保護素子の構成材料は、多結晶シリコンを含む、請求項７に記載の半導体素子。
  9. 第１導電型半導体であるコレクタ層と、
    第２導電型半導体であり、かつ前記コレクタ層に接するベース層と、
    前記第１導電型半導体であり、かつ前記ベース層に接するエミッタ層と、
    前記ベース層に導通する第１電極と、
    前記第１電極と前記ベース層との導電経路において、前記第１電極に直列接続された第１抵抗素子と、
    前記エミッタ層および前記第１抵抗素子の双方に導通する第２電極と、
    前記第１抵抗素子と前記第２電極との導電経路において、前記第１抵抗素子に直列接続された第２抵抗素子と、
    前記第１抵抗素子に対して前記第１電極に並列接続された保護素子と、を備え、
    前記保護素子は、導電経路における両端が互いに同一極性となるようにｐｎ接合により構成された一対のダイオードを含み、
    厚さ方向の一方側に配置され、かつ前記コレクタ層、前記ベース層および前記エミッタ層の各々に接する絶縁層と、
    前記第１抵抗素子に直列接続され、かつ前記絶縁層の上に配置された第１配線層と、
    前記保護素子および前記第２電極を相互に導通させる第２配線層と、をさらに備え、
    前記第１配線層は、前記ベース層に接しており、
    前記第１電極は、前記絶縁層の上に配置されており、
    前記保護素子は、前記コレクタ層に接しており、
    前記コレクタ層は、前記保護素子の一部を兼ね備える、半導体素子。
  10. 前記保護素子と前記第１電極との間に位置し、かつ前記保護素子および前記第１電極の双方に接する補助保護素子をさらに備え、
    前記補助保護素子は、前記第１導電型半導体であり、かつ前記保護素子に接する補助コンタクト部と、前記厚さ方向に視て各々が前記補助コンタクト部を囲む複数の補助環状部と、を有し、
    前記複数の補助環状部は、前記第２導電型半導体である複数の第１補助環状部と、前記第１導電型半導体である複数の第２補助環状部と、を有し、
    前記複数の補助環状部においては、前記複数の第１補助環状部および前記複数の第２補助環状部の各々が交互に配置されており、
    前記厚さ方向に視て最も内側に位置する前記複数の補助環状部のいずれかは、前記補助コンタクト部に接する前記複数の第１補助環状部のいずれかであり、
    前記厚さ方向に視て最も外側に位置する前記複数の補助環状部のいずれかは、前記第１電極および前記第１抵抗素子の双方に接する前記複数の第１補助環状部のいずれかである、請求項９に記載の半導体素子。
  11. 前記第１抵抗素子および前記補助保護素子は、前記絶縁層に覆われている、請求項１０に記載の半導体素子。
  12. 前記補助保護素子の構成材料は、多結晶シリコンを含む、請求項１１に記載の半導体素子。
  13. 前記第１抵抗素子および前記第２抵抗素子の各々の構成材料は、多結晶シリコンを含む、請求項１ないし１２のいずれかに記載の半導体素子。
  14. 前記厚さ方向の他方側に配置され、かつ前記コレクタ層に導通する第３電極をさらに備える、請求項１ないし１３のいずれかに記載の半導体素子。
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Citations (1)

* Cited by examiner, † Cited by third party
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH069208B2 (ja) * 1987-02-27 1994-02-02 ロ−ム株式会社 半導体装置
JPH05299588A (ja) * 1992-04-17 1993-11-12 Rohm Co Ltd 半導体装置
JP3226437B2 (ja) * 1995-05-17 2001-11-05 シャープ株式会社 半導体集積回路用静電気保護素子
JP3411954B2 (ja) 1997-01-17 2003-06-03 シャープ株式会社 トランジスタ増幅器
JP3810246B2 (ja) * 2000-03-15 2006-08-16 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JP2007317869A (ja) * 2006-05-25 2007-12-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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